JP4813762B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
従来、高耐圧のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として縦型パワーＭＯＳＦＥＴが知られている。
パワーＭＯＳＦＥＴにおいて重要な特性としては、オン抵抗（Ｒｏｎ）とブレークダウン耐圧（ＢＶＤＳＳ）があるが、一般のパワーＭＯＳＦＥＴにおいては、オン抵抗を低減させる設計にするとブレークダウン耐圧が低下してしまい、反対にブレークダウン耐圧を向上させる設計にするとオン抵抗が増大してしまうといったトレードオフが存在する。
近年、高耐圧ＭＯＳＦＥＴにおける耐圧特性を維持したままオン抵抗を低減する技術として、スーパージャンクション（Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）と呼ばれる技術が提案されている。
図１７は、このようなスーパージャンクション構造（以下、ＳＪ構造）の従来の半導体装置１００を示す断面図である。
図１７に示すように、半導体装置１００は、半導体基板１０１上に形成され電界緩和層として機能するドリフト領域１０２と、該ドリフト領域１０２の上層部に形成されたベース領域１０８と、該ベース領域１０８に形成されたソース領域１０９と、ゲート酸化膜１０６Ａと、該ゲート酸化膜１０６Ａ上のゲート電極１０７Ａと、ソース領域１０９の一部及びゲート電極１０７Ａの上面に形成された層間絶縁膜１１０と、この層間絶縁膜１１０に形成されたコンタクトホール１１０ａを介してソース領域１０９上に形成されたソース電極１１１と、ドリフト領域１０２内におけるベース領域１０８下方の領域に形成されたコラム領域２０４と、半導体基板１０１の裏面に形成されたドレイン電極１１２と、を備えている。
ここで、ドリフト領域１０２は半導体基板１０１と同じ導電型（例えばＮ型）とされ、ソース領域１０９も半導体基板１０１と同じ導電型（例えばＮ+型）とされ、ベース領域１０８及びコラム領域２０４は逆導電型（例えばＰ型）とされている。
また、コラム領域２０４とドリフト領域１０２とで、各々のドーズ量が相互にほぼ等しく設定されている。
図１７に示すように、ＳＪ構造の半導体装置１００は、基本的には、通常の縦型構造のパワーＭＯＳＦＥＴと同様の構造であるが、コラム領域２０４を備える点で、通常の縦型構造のパワーＭＯＳＦＥＴと異なる。
このようなＳＪ構造の半導体装置１００では、ゲート−ソース間にバイアスされていない場合にドレイン−ソース間に逆バイアスされると、ドリフト領域１０２とベース領域１０８、並びに、ドリフト領域１０２とコラム領域２０４の２つの接合から空乏層が拡がり、ドレイン−ソース間には電流が流れずオフ状態となる。
つまり、ドリフト領域１０２とコラム領域２０４との界面は深さ方向に延在するが、この界面から空乏層が拡がるため、図１７の距離ｄが空乏化されるとドリフト領域１０２とコラム領域２０４の全体が空乏化される。
また、ＳＪ構造の半導体装置１００のＢＶＤＳＳ（ブレークダウン耐圧）は、距離ｄが十分小さければ電界緩和層の濃度に依存せず、濃度を高くして（低抵抗化して）Ｒｏｎ（オン抵抗）を低減しつつＢＶＤＳＳを維持することができる。
このようにＳＪ構造の半導体装置１００では高い耐圧特性を維持したままでオン抵抗の低減を実現している。
なお、このようなＳＪ構造の半導体装置は、例えば、特許文献１に記載されている。
特開２００１−２９８１８９号公報（図３）
ところで、従来のＳＪ構造の半導体装置においては、逆バイアス印加時にベース領域１０８下端のＰ／Ｎ接合部又はゲート酸化膜１０６Ａ直下の領域に電界が集中してしまい、これらの領域にアバランシェ電流が流れてしまう場合がある。これらの領域にアバランシェ電流が流れてしまうと、ゲート酸化膜１０６Ａの特性劣化を生じる可能性がある。
このような傾向は、特に、ゲート電極１０７Ａが、図１７に示すようなトレンチゲート構造の場合に顕著となる。
本発明は、上記のような問題点を解決するためになされたもので、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを防止できる半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明の半導体装置は、一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置において、前記コラム領域が、深さ方向において複数の分割部分に分離された分離構造をなしていることを特徴としている。
本発明の半導体装置は、例えば、前記ゲート電極が前記ベース領域から前記ドリフト領域内に達する深さに形成されたトレンチゲート構造をなしていることを好適な一例としている。
この場合、前記複数の分割部分のうち、最も浅い分割部分の下端位置が、トレンチゲート下端よりも深い位置に設定されていることが好ましい。
本発明の半導体装置においては、前記コラム領域の複数の分割部分のうち、少なくとも何れか１つの分割部分における不純物濃度が、深さ方向の少なくとも何れか１箇所において、該分割部分における平均濃度よりも高濃度に設定されていることが好ましい。
本発明の半導体装置においては、前記コラム領域の複数の分割部分のうち、少なくとも何れか１つの分割部分における不純物濃度が、深さ方向の少なくとも何れか１箇所において、該分割部分における平均濃度よりも高濃度に設定され、前記分割部分において不純物濃度が前記高濃度に設定された箇所は、トレンチゲート下端よりも深い箇所であることが好ましい。
本発明の半導体装置においては、前記分割部分において不純物濃度が前記高濃度に設定された箇所には、該分割部分の底部が少なくとも含まれていることが好ましい。
本発明の半導体装置は、一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置において、前記コラム領域における不純物濃度が、深さ方向の少なくとも何れか１箇所において、該コラム領域における平均濃度よりも高濃度に設定されていることを特徴としている。
本発明の半導体装置は、例えば、前記ゲート電極が前記ベース領域から前記ドリフト領域内に達する深さに形成されたトレンチゲート構造をなしていることを好適な一例としている。
この場合、前記コラム領域において不純物濃度が前記高濃度に設定された箇所は、トレンチゲート下端よりも深い箇所であることが好ましい。
また、前記コラム領域において不純物濃度が前記高濃度に設定された箇所には、該コラム領域の底部が少なくとも含まれていることが好ましい。
また、本発明の半導体装置においては、前記ベース領域にはトレンチが形成され、前記コラム領域は、前記トレンチの下方に配置されていることが好ましい。
また、本発明の製造方法は、一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置を製造する方法において、前記コラム領域を形成するコラム領域形成工程では、前記コラム領域を、深さ方向において複数の分割部分に分離させて形成することを特徴としている。
本発明の製造方法においては、前記コラム領域形成工程では、前記コラム領域における複数の分割部分を、注入エネルギーを相互に違えたイオン注入によって、それぞれ形成することが好ましい。
本発明の製造方法は、一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置を製造する方法において、前記コラム領域を形成するコラム領域形成工程では、前記コラム領域を、深さ方向の少なくとも何れか１箇所における不純物濃度が、該コラム領域における平均濃度よりも高濃度となるように形成することを特徴としている。
本発明の製造方法においては、前記コラム領域形成工程では、前記コラム領域を、注入エネルギーを相互に違えて複数回のイオン注入を行うことにより形成し、且つ、少なくとも何れか１回のイオン注入におけるドーズ量を他よりも大きい値に設定することが好ましい。
本発明の製造方法においては、前記イオン注入は、前記コラム領域に対応する部分が開口したマスクを介して行うことが好ましい。
本発明の製造方法においては、前記ベース領域内にトレンチを形成した後で、前記トレンチを介して、前記コラム領域形成工程におけるイオン注入を行うことが好ましい。
本発明によれば、コラム領域が深さ方向において複数の分割部分に分離された分離構造をなしているので、逆バイアス印加時に局所的に電界が高まる。このため、アバランシェ降伏はコラム領域内で優先的に発生し、コラム領域内で発生したアバランシェ電流はベース領域を介してソースコンタクトに直接流れる。よって、アバランシェ電流がゲート電極付近に集中してしまうことを防止でき、ゲート酸化膜へのダメージを防止できる。
また、本発明によれば、コラム領域における不純物濃度が深さ方向の少なくとも何れか１箇所においてコラム領域における平均濃度よりも高濃度に設定されているので、逆バイアス印加時に局所的に電界が高まる。このため、アバランシェ降伏はコラム領域内で優先的に発生し、コラム領域内で発生したアバランシェ電流はベース領域を介してソースコンタクトに直接流れる。よって、アバランシェ電流がゲート電極付近に集中してしまうことを防止でき、ゲート酸化膜へのダメージを防止できる。
以下、図面を参照して、本発明に係る実施形態について説明する。
〔第１の実施形態〕
図１は第１の実施形態に係る半導体装置１を示す正面断面図である。
図１に示すように、半導体装置１は、トレンチゲートのパワーＭＯＳＦＥＴで、且つＳＪ構造を有する半導体装置であり、半導体基板１０１上に形成されたドリフト領域１０２と、該ドリフト領域１０２の上層部に形成されたベース領域１０８と、ベース領域１０８の上層部に形成されたソース領域１０９と、ゲート酸化膜１０６Ａと、該ゲート酸化膜１０６Ａ上に形成されたゲート電極１０７Ａと、ソース領域１０９の一部及びゲート電極１０７Ａの上面に形成された層間絶縁膜１１０と、この層間絶縁膜１１０に形成されたコンタクトホール１１０ａを介してソース領域１０９上に形成されたソース電極１１１と、ドリフト領域１０２内におけるベース領域１０８下方の領域に形成されたコラム領域４と、半導体基板１０１の裏面に形成されたドレイン電極１１２と、を備えている。
ここで、半導体基板１０１が、例えばＮ+型（一導電型）であるとすると、ドリフト領域１０２はＮ型（一導電型）、ソース領域１０９はＮ+型（一導電型）、ベース領域１０８及びコラム領域４はＰ型（逆導電型）である。
本実施形態に係る半導体装置１においては、コラム領域４は、深さ方向において複数の分割部分４１、４２に分離された分離構造をなしている。つまり、これら分割部分４１、４２は、深さ方向において相互に離間した配置となっている。
また、半導体装置１は、例えば、トレンチゲート構造をなし、ゲート電極１０７Ａはベース領域１０８からドリフト領域１０２内にまで達する深さに形成されている。
ここで、コラム領域４を構成する複数の分割部分４１、４２のうち、最も浅い位置にある分割部分４２の下端は、例えば、トレンチゲートの下端よりも深い位置に設定されている。
なお、ドリフト領域１０２とコラム領域４では、相互の空乏電荷量がほぼ同一となるように、各々のドーズ量が設定されている。
次に、以上のような構成の半導体装置１の製造方法について、図２乃至図７の工程図を参照して説明する。
先ず、図２に示すように、高濃度のＮ型半導体基板１０１上に、電界緩和層となるＮ型ドリフト領域１０２を、Ｐ（リン）をドープしたエピタキシャル成長により形成する。
次に、ドリフト領域１０２の表面に酸化膜１１３をＣＶＤ法により形成し、該形成した酸化膜１１３をフォトリソグラフィ技術により選択的にエッチングすることにより該酸化膜１１３に開口部１１３ａを形成する。これにより、酸化膜１１３は、以下で説明するコラム領域形成の際のマスクとなる。
次に、酸化膜１１３をマスクとしてドリフト領域１０２内にボロンイオン注入を行うことにより、開口部１１３ａの下方の領域にＰ型コラム領域４を形成する。ここで、コラム領域４は、ボロン（Ｂ）のイオン注入を、エネルギーを相互に違えて複数回行うことにより形成する。
本実施形態の場合、例えば、３回に分けてイオン注入を行うものとする。
例えば、先ず、深い側の分割部分４１を、比較的高エネルギーのイオン注入を行うことにより形成する（図３）。
続いて、比較的低エネルギーのイオン注入を行うことにより、浅い側の分割部分４２を構成するうちの下部領域４２１を形成する（図４）。
続いて、下部領域４２１形成の際よりも更に低エネルギーのイオン注入を行うことにより、分割部分４２を構成するうちの上部領域４２２を、下部領域４２１と連続的に形成する（図５）。
これにより、複数（本実施形態の場合、例えば２つ）の分割部分４１、４２からなるコラム領域４が形成される。
なお、下部領域４２１、上部領域４２２及び分割部分４１の形成順序は問わない。また、コラム領域４形成のためのイオン注入の際には、酸化膜１１３の開口部１１３ａの内周壁にて都合良くイオンの散乱が生じるため、下部領域４２１、上部領域４２２及び分割部分４１は、球状とはならず、それぞれ例えばほぼ円柱状の形状となる。
次に、図６に示すように、フォトリソグラフィ技術により選択的にドリフト領域１０２をエッチングしてトレンチ１０４を形成し、熱酸化によりトレンチ１０４の内周面にゲート酸化膜１０６Ａを形成する。
次に、ポリシリコンをＣＶＤ法により成長することにより、トレンチ１０４内にポリシリコンを埋め込む。続いて、エッチバックにより、トレンチ１０４内に埋め込まれたポリシリコンのみを残して該成長したポリシリコンを除去する。このようにトレンチ１０４内に残されたポリシリコンは、ゲート電極１０７Ａを構成する。
次に、図７に示すように、ゲート電極１０７Ａをマスクとしてセルフアラインでボロンをイオン注入して熱処理を行い、ドリフト領域１０２の上層部をＰ型ベース領域１０８に変化させる（ドリフト領域１０２の上層部にＰ型ベース領域１０８を形成する）。
次に、Ｐ型ベース領域１０８にフォトリソグラフィ技術により選択的にＡｓ（ヒ素）を注入して熱処理を行い、ベース領域１０８の周縁部における上層部をＮ型ソース領域１０９に変化させる（ベース領域１０８の周縁部における上層部にＮ型ソース領域１０９を形成する）。
次に、図１に示すようにＢＰＳＧをＣＶＤ法で成長することにより層間絶縁膜１１０を形成し、該層間絶縁膜１１０をフォトリソグラフィ技術で選択的にエッチングすることによりベース領域１０８及びソース領域１０９を含む領域にコンタクトホール１１０ａを形成する。
更に、このコンタクトホール１１０ａの内側を含む表面にアルミニウム膜をスパッタ形成してソース電極１１１を形成する。
また、半導体基板１０１の裏面にはドレイン電極１１２を形成する。
以上により、半導体装置１を得ることができる。
次に、半導体装置１の動作を説明する。
先ず、ゲート−ソース間にバイアスされていない場合にドレインーソース間に逆バイアスされると、ドリフト領域１０２とベース領域１０８、並びに、ドリフト領域１０２とコラム領域４の２つの接合より空乏層が拡がり、ドレイン−ソース間に電流は流れず、オフ状態となる。また、ドリフト領域１０２とコラム領域４との縦方向の接合から空乏層が拡がるため、図１の距離ｄが空乏化されるとドリフト領域１０２とコラム領域４の全体が空乏化される。
他方、ゲート−ソース間にバイアスされている時は、ベース領域１０８の表面が反転状態となりドレイン−ソース間の電圧に応じた電流が流れ、オン状態となる。Ｒｏｎ（オン抵抗）はドリフト領域１０２の抵抗率に依存し、Ｒｏｎを下げるためドリフト領域１０２の不純物濃度を高くしても、距離ｄが十分に小さければドリフト領域１０２とコラム領域４の全体が空乏化され、ＢＶＤＳＳ（ブレークダウン耐圧）の低下は生じない。
ここで、図８は、コラム領域４を貫通する深さ方向に沿った、アクセプター濃度ＮA並びに逆バイアス印加時の電界強度Ｅの変化を示す図である。図８において、電界強度Ｅは実線で示され、アクセプター濃度ＮAは点線で示されている。
また、図８において、深さＺ１の位置は、コラム領域４を構成する上側の分割部分４２の下端に相当し、深さＺ２の位置は、同じく下側の分割部分４１の下端に相当する。これら深さＺ１、Ｚ２の位置においては、局所的に電界が大きくなっていることが分かる。
半導体装置１においては、上側の分割部分４２の下端において、ドリフト領域１０２との界面でＰ／Ｎ接合部が形成されている。このため、図８に示すように、このＰ／Ｎ接合部に相当する深さＺ１において、局所的にアクセプター濃度ＮAの濃度勾配が増加し、電界も局所的に大きくなっているのである。
すなわち、半導体装置１においては、コラム領域４を上下に分割した分離構造とした結果、逆バイアス印加時に電界が局所的に大きくなる部分を備えたことになっている。
これにより、逆バイアス印加時のアバランシェ降伏は、コラム領域４内で優先的に発生し、該コラム領域４内で発生したアバランシェ電流は、ベース領域１０８を通してソースコンタクトに直接流れることになる。
次に、濃度勾配と電界との関係について説明する。
空乏化した状態では、Ｐ型領域は負に帯電する一方、Ｎ型領域は正に帯電する。このため、図９に示すように、Ｐ／Ｎ接合部にはＮ型領域からＰ型領域に向かう電界Ｅpnが発生する。
なお、Ｐ／Ｎ接合部の界面にはビルトインポテンシャルに相当する電位差Ｖbi（例えば、０．７Ｖ〜０．８Ｖ程度）が存在し、このような条件のもとでポアソン方程式を解くと接合近傍の電界分布を求めることができる。
また、本実施形態のようなＳＪ構造での典型的な不純物濃度（アクセプター濃度：ＮA、ドナー濃度：ＮD）として、例えば、ＮA＝ＮD＝２×１０16ｃｍ-3と仮定すると、最大電界Ｅpnは５×１０4Ｖ／ｃｍ以下程度となる。
つまり、コラム領域４を複数分割した結果としてＰＮ接合部が生じると、デバイスの深さ方向に印加される電圧Ｅextに加えてＥpn成分が追加される。
ここで、ＮA＝ＮD＝２×１０16ｃｍ-3付近での臨界電界ＥC（これ以上の電界が加わるとブレークダウンが発生する電界強度）は約３×１０5Ｖ／ｃｍであるため、Ｅpnによる総電界の変調はかなり大きいといえる。
＜実施例１＞
次に、実施例１として、コラム領域の形成条件の例について説明する。
図１０は、実施例１（図１０（Ａ）及び図１０（Ｂ））と、その比較例（図１０（Ｃ））におけるコラム領域のドーズ量、耐圧特性及び耐圧決定点の関係を示す図である。
なお、図１０（Ａ）〜（Ｃ）の何れにおいても、例えば、セルサイズ＝４μｍ、コラム領域形成用の開口部１１３ａの幅＝１μｍとし、コラム領域の総ドーズ量＝１．２×１０13ｃｍ-2としている。
このうち図１０（Ａ）に示すのは、図１の半導体装置１におけるコラム領域４の形成条件の例を示したものであり、従って、イオン注入の回数は３回である。図１０（Ａ）の場合の１回毎のボロンドーズ量は、分割部分４１、下部領域４２１及び上部領域４２２でそれぞれ４×１０12ａｔｏｍｓ／ｃｍ2とした。また、イオン打ち込みエネルギーは、分割部分４１で１５００ＫｅＶ、下部領域４２１で５００ＫｅＶ、上部領域４２２で２００ＫｅＶとした。なお、分割部分４１の下端、すなわちコラム領域４の下端の深さは、例えば約３μｍとなった。
また、図１０（Ｂ）に示すのは、コラム領域４の分割部分４２が上部領域４２２を有しておらず、従って、該分割部分４２が下部領域４２１のみからなる点でのみ図１と異なる半導体装置におけるコラム領域４の形成条件を示したものである。よって、図１０（Ｂ）の場合はイオン注入回数が２回であり、１回毎のボロンドーズ量は分割部分４１及び分割部分４２（下部領域４２１）でそれぞれ６×１０12ａｔｏｍｓ／ｃｍ2とした。また、イオン打ち込みエネルギーは分割部分４１で１５００ＫｅＶ、分割部分４２で５００ＫｅＶとした。
また、図１０（Ｃ）に示すのは、比較例の半導体装置（図示略）におけるコラム領域の形成条件を示したものである。ここで、比較例の半導体装置は、図１の半導体装置と比べて、コラム領域が分離構造とされていない点でのみ異なる。すなわち、比較例の半導体装置においては、図１のコラム領域４における下部領域４２１と分割部分４１との間の部分も一連のコラム領域とされている（後述する第２の実施形態と同様の構造）。図１０（Ｃ）の場合、イオン注入回数は４回であり、１回毎のボロンドーズ量は、分割部分４１に相当する第１部分、下部領域４２１と分割部分４１との間隔部分に相当する第２部分、下部領域４２１に相当する第３部分、及び、上部領域４２２に相当する第４部分でそれぞれ３×１０12ａｔｏｍｓ／ｃｍ2とした。また、イオン打ち込みエネルギーは、第１部分で１５００ＫｅＶ、第２部分で１０００ＫｅＶ、第３部分で５００ＫｅＶ、第４部分で２００ＫｅＶとした。
図１０に示すそれぞれの場合において、耐圧は、図１０（Ａ）で７３Ｖ、図１０（Ｂ）で７８Ｖとなっており、これら何れの場合にも、図１０（Ｃ）のようにコラム領域が分離構造となっていない場合の耐圧７８Ｖと比べて遜色ない特性が得られている。
また、耐圧決定点は、コラム領域４を分離構造とした図１０（Ａ）及び図１０（Ｂ）の場合には共にコラム領域内（より具体的には分割部分４２の下端のＰ／Ｎ接合部）となっている。このため、図１０（Ａ）及び図１０（Ｂ）の場合には、アバランシェ電流はコラム領域４を流れ、ゲート酸化膜１０６Ａにダメージを与えることがない。
対して、コラム領域を分離構造としていない図１０（Ｃ）の場合には、耐圧決定点がトレンチゲートの下端（図１のトレンチ１０４の下端に相当）となっている。従って、図１０（Ｃ）の場合には、アバランシェ電流はゲート酸化膜１０６Ａの近傍を流れ、該ゲート酸化膜１０６Ａにダメージを生じてしまう可能性がある。
以上のような第１の実施形態の半導体装置１によれば、先ず、ドリフト領域１０２内におけるベース領域１０８下方の領域に形成されたコラム領域４を備えるＳＪ構造をなしているので、従来のパワーＭＯＳＦＥＴに比べて耐圧−オン抵抗のトレードオフ関係を大幅に改善することができる。すなわち、耐圧特性を維持したままオン抵抗を低減することができる。
また、コラム領域４が深さ方向において複数の分割部分４１、４２に分離された分離構造をなしているので、逆バイアス印加時に局所的に電界が高まる。このため、アバランシェ降伏はドリフト領域１０２よりもコラム領域４内で優先的に発生し、コラム領域４内で発生したアバランシェ電流はベース領域１０８を介してソースコンタクトに直接流れる。よって、アバランシェ電流がゲート電極１０７Ａ付近（つまり、ベース領域１０８において、トレンチ１０４に沿ったゲートトレンチ側の部分）に集中してしまうことを防止でき、ゲート酸化膜１０６Ａへのホール注入などの電気的ストレス印加を回避することができる。つまり、ゲート酸化膜１０６Ａへのダメージを防止できる。
加えて、コラム領域４を構成する複数の分割部分４１、４２のうち、最も浅い位置にある分割部分４２の下端が、ゲートトレンチの下端よりも深い位置に設定されているため、逆バイアス印加時に局所的に電界が高まる箇所とゲートトレンチの下端とが離間した位置関係となり、コラム領域４内を通るアバランシェ電流がゲートトレンチ側（ベース領域１０８においてトレンチ１０４に沿った部分）に流れてしまうことをより確実に防止できる。
更に、コラム領域４形成の際には、酸化膜１１３の開口部１１３ａの内周壁にて都合良くイオンの散乱が生じるため、下部領域４２１、上部領域４２２及び分割部分４１の側周面とドリフト領域１０２と界面（深さ方向に延在する界面）を、深さ方向においてほぼ直線状に形成することができる。
なお、上記の実施形態１においては、コラム領域４が２分割された例を説明したが、この例に限らず、コラム領域４を３つ以上の部分に分割しても良い。
また、コラム領域４の形状は、例えば、図１１に示すように、各分割部分４１、４２が略円柱状であっても良いし、或いは、例えば、図１２に示すように、半導体基板１０１の板面方向に延在する壁状であっても良い。
＜変形例＞
次に、図１３を参照して、変形例の半導体装置１０について説明する。
図１３に示す半導体装置１０は、ベース領域１０８の略中央部にトレンチ１０３が形成されている点と、該トレンチ１０３内にもソース電極１１１が形成されている点でのみ上記の第１の実施形態に係る半導体装置１と異なり、その他の点では半導体装置１と同様であるため、同様の構成要素には同一の符号を付し、その説明を省略する。
また、半導体装置１０の製造方法は、以下に説明する点でのみ上記の第１の実施形態に係る半導体装置１の製造方法と異なる。
すなわち、半導体装置１０を製造するには、図２の段階で、酸化膜１１３をマスクとしたエッチングによりドリフト領域１０２の上部にトレンチ１０３を形成する。
また、コラム領域４の形成は、酸化膜１１３をマスクとし、トレンチ１０３を介してドリフト領域１０２内にボロンイオン注入することにより行う。
そして、ソース電極１１１は、トレンチ１０３内も埋めるように形成する。
このような変形例によれば、上記の第１の実施形態と同様の効果が得られる他に、ベース領域１０８にトレンチ１０３が形成されているので、コラム領域４の形成に際し、同じイオン打ち込みエネルギーであれば、上記の第１の実施形態の場合よりも深い領域に該コラム領域４を形成することができる。
〔第２の実施形態〕
上記の第１の実施形態では、コラム領域を深さ方向に複数分割する結果として、局所的に電界が大きくなる部分を有する例を説明したが、第２の実施形態では、コラム領域における不純物濃度を、深さ方向の少なくとも何れか１箇所にて、該コラム領域における平均濃度よりも高濃度に設定する結果として、局所的に電界が大きくなる部分を有する例について説明する。
図１４に示すように、第２の実施形態に係る半導体装置２は、そのコラム領域４０のみが上記の第１の実施形態に係る半導体装置１と異なり、その他の点については該半導体装置１と同様に構成されているため、同様の構成要素には同一の符号を付し、その説明を省略する。
図１４に示すように、半導体装置２のコラム領域４０は、相互にエネルギーが異なる複数回（例えば４回）のイオン注入を行うことにより、例えば、第１部分４３、第２部分４４、第３部分４５及び第４部分４６が、この順に下側から積み重なるようにして、一体的に構成されている。
本実施形態においては、これら第１〜第４部分４３〜４６のうち、少なくとも何れか１つの部分のドーズ量を他の部分よりも大きい値に設定することにより、コラム領域４０における不純物濃度を、深さ方向の少なくとも何れか１箇所で高濃度にしている。
なお、第１〜第４部分４３〜４６のうち、不純物濃度が高濃度の部分は、例えば、トレンチゲート下端よりも深い箇所である。
図１５は、第２部分４４のみを大きいドーズ量に設定して形成した場合の、コラム領域４０を貫通する深さ方向におけるアクセプター濃度ＮA並びに逆バイアス印加時の電界強度Ｅの変化を示す図である。
図１５において、深さＺ３の位置は、第２部分４４と第１部分４３との界面に相当し、深さＺ４の位置は、第１部分４３の下端に相当する。これら深さＺ３、Ｚ４の位置においては、それぞれ局所的に電界が大きくなっていて、特に、深さＺ３の位置での電界増加が顕著であることが分かる。
これにより、第２の実施形態の場合も、第１の実施形態と同様に、逆バイアス印加時のアバランシェ降伏はドリフト領域１０２よりもコラム領域４０内で優先的に発生し、該コラム領域４０内で発生したアバランシェ電流は、ベース領域１０８を通してソースコンタクトに直接流れることになる。よって、アバランシェ電流が、ゲート電極１０７Ａ付近（ベース領域１０８においてトレンチ１０４に沿った部分）に集中してしまうことを防止でき、ゲート酸化膜１０６Ａへのダメージを防止できる。
＜実施例２＞
次に、実施例２として、コラム領域の形成条件の例について説明する。
図１６は、実施例２（図１６（Ａ）、図１６（Ｂ）及び図１６（Ｃ））と、その比較例（図１６（Ｄ））におけるコラム領域４０のドーズ量、耐圧特性及び耐圧決定点の関係を示す図である。
このうち図１６（Ａ）に示すのは、ボロンドーズ量を第２部分４４のみ大きい値（例えば、４×１０12ａｔｏｍｓ／ｃｍ2）に設定し、第１部分４３、第３部分４５及び第４部分４６はそれぞれ２×１０12ａｔｏｍｓ／ｃｍ2に設定した例である。
図１６（Ｂ）に示すのは、ボロンドーズ量を第３部分４５のみ大きい値（例えば、４×１０12ａｔｏｍｓ／ｃｍ2）に設定し、第１部分４３、第２部分４４及び第４部分４６はそれぞれ２×１０12ａｔｏｍｓ／ｃｍ2に設定した例である。
図１６（Ｃ）に示すのは、ボロンドーズ量を第１部分４３のみ大きい値（例えば、４×１０12ａｔｏｍｓ／ｃｍ2）に設定し、第２部分４４、第３部分４５及び第４部分４６はそれぞれ２×１０12ａｔｏｍｓ／ｃｍ2に設定した例である。つまり、図１６（Ｃ）に示す例では、コラム領域４０の底部のドーパント濃度が他の部分よりも高い構造となっている。
対して、図１６（Ｄ）に示すのは、ボロンドーズ量を第１〜第４部分４３〜４６の何れにおいても同一の値（例えば、２×１０12ａｔｏｍｓ／ｃｍ2）に設定した例である。
なお、図１６（Ａ）〜（Ｄ）の何れにおいても、例えば、セルサイズ＝４μｍ、コラム領域４０形成用の開口部１１３ａの幅＝１μｍとし、コラム領域４０の総ドーズ量＝１．２×１０13ａｔｏｍｓ／ｃｍ-2としている。
また、図１６（Ａ）〜（Ｄ）の何れにおいても、イオン打ち込みエネルギーは第１部分４３で１５００ＫｅＶ、第２部分４４で１０００ＫｅＶ、第３部分４５で５００ＫｅＶ、第４部分４６で２００ＫｅＶとした。なお、第１部分４３の下端、すなわちコラム領域４０の下端の深さは、例えば約３μｍとなった。
図１６に示すそれぞれの場合において、耐圧は、図１６（Ａ）で６９Ｖ、図１６（Ｂ）で７３Ｖ、図１６（Ｃ）で７６Ｖとなっており、これら何れの場合にも、図１６（Ｄ）のようにコラム領域４０の深さ方向において不純物濃度が一定である場合の耐圧７６Ｖと比べて遜色ない特性が得られている。
また、耐圧決定点は、コラム領域４０の不純物濃度を深さ方向における１箇所で局所的に高めた構造とした図１６（Ａ）、図１６（Ｂ）及び図１６（Ｃ）の場合には共にコラム領域内（より具体的には、第１〜第４部分４３〜４６のうち不純物濃度が高い部分の下端部）となっている。このため、図１６（Ａ）〜図１６（Ｃ）の場合には、アバランシェ電流はコラム領域４０を流れ、ゲート酸化膜１０６Ａにダメージを与えることがない。
対して、コラム領域４０の不純物濃度が深さ方向において一定である図１６（Ｄ）の場合には、耐圧決定点がゲートトレンチ（図１４のトレンチ１０４に相当）の下端となっている。従って、図１６（Ｄ）の場合には、アバランシェ電流はゲート酸化膜１０６Ａの近傍を流れ、該ゲート酸化膜１０６Ａにダメージを生じてしまう可能性がある。
以上のように本発明に係る第２の実施形態によれば、上記の第１の実施形態と同様に、ドリフト領域１０２内におけるベース領域１０８下方の領域に形成されたコラム領域４０を備えるＳＪ構造をなしているので、耐圧特性を維持したままオン抵抗を低減することができる。
また、特に、コラム領域４０の不純物濃度が、深さ方向の少なくとも何れか１箇所で高濃度に設定されているので、逆バイアス印加時に局所的に電界が高まる。このため、アバランシェ降伏はコラム領域内で優先的に発生し、コラム領域内で発生したアバランシェ電流はベース領域１０８を介してソースコンタクトに直接流れる。よって、アバランシェ電流がゲート電極１０７Ａ付近（つまり、ベース領域１０８において、トレンチ１０４に沿ったゲートトレンチ側の部分）に集中してしまうことを防止でき、ゲート酸化膜１０６Ａへのダメージを防止できる。
加えて、第１〜第４部分４３〜４６のうち、不純物濃度が高濃度の部分が、トレンチゲート下端よりも深いため、逆バイアス印加時に局所的に電界が高まる箇所とゲートトレンチの下端とが離間した位置関係となり、コラム領域４内を通るアバランシェ電流がゲートトレンチ側（ベース領域１０８においてトレンチ１０４に沿った部分）に流れてしまうことをより確実に防止できる。
なお、上記の第２の実施形態においては、コラム領域４０の深さ方向における１箇所のみ（つまり、例えば、第１〜第４部分４３〜４６のうち１つの部分のみ）のドーズ量を高めた構造を例示したが、コラム領域４０の深さ方向における２箇所以上でドーズ量を高めた構造としても良い。
また、上記の第２の実施形態においては、コラム領域４０が深さ方向において一体的に構成されている場合に、深さ方向において局所的にドーズ量を高めた構造を例示したが、例えば、上記の第１の実施形態の例のように、コラム領域４が深さ方向において複数分割された場合に、その何れかの分割部分の深さ方向における少なくとも何れか１箇所で不純物濃度を高濃度に設定することとしても良い。具体的には、例えば、図１に示す例の場合に、分割部分４２の下側領域４２１のボロンドーズ量を上側領域４２２よりも高めること（分割部分４２の底部の不純物濃度を高めること）が好ましい一例として挙げられる。
また、上記の第２の実施形態においても、上記の第１の実施形態の変形例と同様に、ベース領域１０８にトレンチ１０３を形成することとしても良い。
更に、上記の各実施形態における各構成要素の導電型は、上記の説明とは逆の導電型としても良い。すなわち、半導体基板１０１が、例えばＰ+型（一導電型）であるとすると、ドリフト領域１０２はＰ型（一導電型）、ソース領域１０９はＰ+型（一導電型）、ベース領域１０８及びコラム領域４（４０）はＮ型（逆導電型）とすると良い。
なお、上記の第１及び第２の実施例で例示したような不純物濃度分布では、濃度が一様に設定された理想的なコラム構造の場合と比べて若干（例えば１０％程度）耐圧が低下しているが、この程度の耐圧低下は、ＳＪ構造の特徴である大幅な耐圧向上及びＲｏｎ低減の利点を損なうものではない。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置のコラム領域を通る深さ方向におけるアクセプター濃度ＮA並びに逆バイアス印加時の電界強度Ｅの変化を示す図である。 図１の半導体装置の動作を説明するための断面図である。 第１の実施形態の半導体装置とその比較例の半導体装置におけるコラム領域のドーズ量、耐圧特性及び耐圧決定点の関係を示す図である。 コラム領域の形状の一例を示す模式的な斜視図である。 コラム領域の形状の他の一例を示す模式的な斜視図である。 第１の実施形態の変形例の半導体装置を示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 図１４の半導体装置のコラム領域を通る深さ方向におけるアクセプター濃度ＮA並びに逆バイアス印加時の電界強度Ｅの変化を示す図である。 第２の実施形態の半導体装置とその比較例の半導体装置におけるコラム領域のドーズ量、耐圧特性及び耐圧決定点の関係を示す図である。 ＳＪ構造の従来の半導体装置を示す断面図である。
符号の説明
１ 半導体装置
４ コラム領域
４１ 分割部分
４２ 分割部分
４２１ 下側領域（底部）
１０１ 半導体基板
１０２ ドリフト領域
１０８ ベース領域
１０９ ソース領域
１０６Ａ ゲート酸化膜
１０７Ａ ゲート電極
１０３ トレンチ
２ 半導体装置
４０ コラム領域
４３ 第１部分（底部）

Claims (9)

  1. 一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置において、
    前記ゲート電極が前記ベース領域から前記ドリフト領域内に達する深さに形成されたトレンチゲート構造をなし、
    前記コラム領域が、深さ方向において複数の分割部分に分離された分離構造をなしており、
    前記複数の分割部分のうち、少なくとも何れか１つの分割部分の底部における不純物濃度が、前記複数の分割部分における平均濃度よりも高濃度に設定され、
    当該不純物濃度が高濃度に設定された底部は、前記トレンチゲート構造の下端よりも深い位置に形成されていることを特徴とする半導体装置。
  2. 一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置において、
    前記ゲート電極が前記ベース領域から前記ドリフト領域内に達する深さに形成されたトレンチゲート構造をなし、
    前記コラム領域の底部は、前記トレンチゲート構造の下端よりも深い位置に形成されており、
    前記コラム領域の底部における不純物濃度が、前記コラム領域における平均濃度よりも高濃度に設定されていることを特徴とする半導体装置。
  3. 前記ベース領域の略中央部にトレンチが形成され、その中にソース電極が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置を製造する方法において、
    前記コラム領域を形成するコラム領域形成工程では、
    前記コラム領域が深さ方向において複数の分割部分に分離された分離構造をなし、当該複数の分割部分のうち、少なくとも何れか１つの分割部分の底部における不純物濃度が、前記複数の分割部分における平均濃度よりも高濃度に設定され、当該不純物濃度が高濃度に設定された底部が、前記ゲート電極が前記ベース領域から前記ドリフト領域内に達する深さに形成されたトレンチゲート構造の下端よりも深い位置に形成されるように、前記コラム領域を形成することを特徴とする半導体装置の製造方法。
  5. 前記コラム領域形成工程では、
    前記コラム領域における複数の分割部分を、注入エネルギーを相互に違えたイオン注入によって、それぞれ形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置を製造する方法において、
    前記コラム領域を形成するコラム領域形成工程では、
    前記コラム領域の底部が、前記ゲート電極が前記ベース領域から前記ドリフト領域内に達する深さに形成されたトレンチゲート構造の下端よりも深い位置に形成され、前記コラム領域の底部における不純物濃度が、前記コラム領域における平均濃度よりも高濃度となるように、前記コラム領域を形成することを特徴とする半導体装置の製造方法。
  7. 前記コラム領域形成工程では、
    前記コラム領域を、注入エネルギーを相互に違えて複数回のイオン注入を行うことにより形成し、且つ、前記コラム領域の底部のイオン注入におけるドーズ量を他よりも大きい値に設定することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記イオン注入は、前記コラム領域に対応する部分が開口したマスクを介して行うことを特徴とする請求項５又は７に記載の半導体装置の製造方法。
  9. 前記ベース領域内にトレンチを形成した後で、前記トレンチを介して、前記コラム領域形成工程におけるイオン注入を行うことを特徴とする請求項５、７、８のいずれか一項に記載の半導体装置の製造方法。
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