JP3392665B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大電力の制御に用
いられる半導体装置に係わり、特に、オン状態での電圧
降下を低下し得る半導体装置に関する。
【０００２】
【従来の技術】最近、電力制御用の半導体装置としてＳ
ｉ ＭＯＳＦＥＴが広く用いられている。このＭＯＳＦ
ＥＴは、ユニポーラ素子であり、高速性、制御の容易性
などの種々の利点を有している。
【０００３】図４９はこの種のＭＯＳＦＥＴの構成を示
す模式図である。このＭＯＳＦＥＴは、ｎ型ドレイン層
としてのｎ型基板３０１上にｎ型ベース層３０２が形成
され、ｎ型ベース層３０２の表面には複数のｐ型ベース
層３０３が選択的に拡散形成されており、各ｐ型ベース
層３０３の表面にはｎ型ソース層３０４が選択的に形成
されている。
【０００４】ｐ型ベース層３０３及びｎ型ソース層３０
４からｎ型ベース層３０２を介して他方のｐ型ベース層
３０３及びｎ型ソース層３０４に至る領域上には、ゲー
ト絶縁膜３０５を介して、ゲート電極３０６が設けられ
ている。また、ゲート電極３０６を挟むように、一方の
ｐ型ベース層３０３上及びｎ型ソース層３０４上と、他
方のｐ型ベース層３０３上及びｎ型ソース層３０４上と
には各々ソース電極３０７が形成されている。
【０００５】また、ｎ型基板３０１は、ｎ型ベース層３
０２とは反対側の表面上にドレイン電極３０８が形成さ
れている。
【０００６】このようなＭＯＳＦＥＴは、１種類のキャ
リアが伝導に寄与するユニポーラデバイスである。よっ
て、ＭＯＳＦＥＴの抵抗を低下させるためには、ｎ型ベ
ース層３０２の不純物濃度を増加させて抵抗率を低下さ
せ、ｎ型ベース層３０２の厚さを薄くすることが要求さ
れる。
【０００７】しかしながら、ｎ型ベース層３０２の不純
物濃度を増加させると、ＭＯＳＦＥＴのオフ状態でｐ型
ベース層３０３の直下に形成される電界強度の最大値が
大きくなる。このため、ＭＯＳＦＥＴでは、この電界強
度の最大値がｎ型ベース層３０２の電界強度の限界値を
越えないようにｎ型ベース層３０２中の不純物濃度が抑
制される必要がある。また、ＭＯＳＦＥＴは、耐圧がｎ
型ベース層３０２中の不純物の総量によって決定される
ので、耐圧を向上させるときにはｎ型ベース層３０２が
厚く形成される。このため、高耐圧ＭＯＳＦＥＴではオ
ン状態での電圧降下が急激に大きくなる。
【０００８】まとめると、この種のＭＯＳＦＥＴは、耐
圧の向上とオン抵抗の低下が望まれており、耐圧の向上
にはｎ型ベース層３０２の厚さＷを厚くする方式か、ｎ
型ベース層３０２のキャリア密度Ｎを低下させる方式が
ある。
【０００９】しかしながら、これらの方式は、図５０の
実線で示すように、耐圧を１桁も向上させないうちに、
オン抵抗を２桁程度も増加させてしまうことが理論的に
求められている。すなわち、図５０の実線によれば、Ｓ
ｉの物性値から求められる理論限界であり、耐圧の高い
ＭＯＳＦＥＴはＩＧＢＴ等に比べてオン抵抗も高いこと
が理論的に分かっている。
【００１０】次に、ＭＯＳＦＥＴと同様に電力制御に用
いられるバイポーラトランジスタ（以下、ＢＪＴとい
う）及びＩＧＢＴについて順次説明する。
【００１１】図５１はバイポーラトランジスタの構成を
模式的に示す断面図である。このＢＪＴは、ｎ型コレク
タ層としてのｎ型基板３１１上にｎ型ベース層３１２が
形成されている。ｎ型ベース層３１２の表面にはｐ型ベ
ース層３１３が選択的に拡散形成されている。ｐ型ベー
ス層３１３の表面にはｎ型エミッタ層３１４が選択的に
形成されている。ｐ型ベース層３１３上にはベース電極
３１５が形成されている。ｎ型エミッタ層３１４上には
エミッタ電極３１６が形成されている。
【００１２】また、ｎ型基板３１１には、ｎ型ベース層
３１２とは反対側の表面上にコレクタ電極３１７が形成
されている。
【００１３】このようなＢＪＴは、ｎ型ベース層３１２
中を流れる電流の大部分が電子によるので、ＭＯＳＦＥ
Ｔと同様に、耐圧の上昇に従って急激にオン状態での電
圧降下が増大してしまう。
【００１４】また一方、ＩＧＢＴのように高抵抗のｎ型
ベース層を高注入状態にして、オン状態での電圧降下を
低下させる試みがなされている。
【００１５】図５２はＩＧＢＴの構成を模式的に示す断
面図である。このＩＧＢＴは、高抵抗のｎ型ベース層３
２１の表面には複数のｐ型ベース層３２２が選択的に形
成されている。各ｐ型ベース層３２２の表面にはｎ型ソ
ース層３２３が選択的に拡散形成されている。ｐ型ベー
ス層３２２およびｎ型ソース層３２３からｎ型ベース層
３２１を介して他方のｐ型ベース層３２２に至る領域上
には、ゲート絶縁膜３２４を介して、ゲート電極３２５
が設けられている。また、ゲート電極３２５を挟むよう
に、一方のｐ型ベース層３２２上およびｎ型ソース層３
２３上と、他方のｐ型ベース層３２２上およびｎ型ソー
ス層３２３上とには各々ソース電極３２６が形成されて
いる。また、ｎ型ベース層３２１の裏面にはｐ型ドレイ
ン層３２７を介してドレイン電極３２８が形成されてい
る。
【００１６】このようなＩＧＢＴは、ゲート電極３２５
に正の電圧が印加されると、ｐ型ベース層３２２のゲー
ト電極３２５下の部分にｎ型の反転層が形成され、ｎ型
ベース層３２１とｎ型ソース層３２３とが短絡される。
よって、ｎ型ベース層３２１中に電子が注入され、その
電子の量に応じてｐ型ドレイン層３２７から正孔が注入
されてｎ型ベース層３２１が高注入状態となりＩＧＢＴ
がオン状態となる。このオン状態のときには、ｎ型ベー
ス層３２１が高注入状態であるため、ｎ型ベース層３２
１の抵抗率が高くてもＩＧＢＴの抵抗が低くなる。
【００１７】
【発明が解決しようとする課題】しかしながら、このＩ
ＧＢＴは、ソース電極３２６とドレイン電極３２８との
間に、ｎ型ベース層３２１とｐ型ドレイン層３２７の拡
散電位差以上の電圧が印加されなければ電流が流れな
い。従って、このＩＧＢＴは、図５３に示すように、電
流値が低いときにはＭＯＳＦＥＴに比べてオン状態での
電圧降下が高くなり、通電損失が大きくなる。
【００１８】詳しくは、ＭＯＳＦＥＴ又はＢＪＴは、耐
圧が高くなるにしたがって、オン状態での電圧降下が急
激に増大する問題がある。一方、ＩＧＢＴは低電流状態
のときに通電損失が大きくなる問題がある。
【００１９】本発明は上記実情を考慮してなされたもの
で、高耐圧であってもオン状態での電圧降下を低下し得
る半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】請求項１に対応する発明
は、第１の主電極と、第２の主電極と、前記第１の主電
極と前記第２の主電極との間に介在して設けられた高抵
抗の第１導電型半導体層と、前記第１の主電極と第２の
主電極とを結ぶ方向とは略直交する層であって、電流経
路となる複数の間隙を有し、前記第１の主電極付近から
伸びる空乏層が達したときにパンチスルー状態となって
半導体装置本体のどの電極とも異なる電位となる、前記
第１導電型半導体層中に選択的に形成された第２導電型
埋込み層とを備えたことを特徴とする縦型の半導体装置
である。
【００２１】また、請求項２に対応する発明は、第１の
主電極と、第２の主電極と、前記第１の主電極と前記第
２の主電極との間に介在して設けられた高抵抗の第１導
電型半導体層と、前記第１導電型半導体層に接して設け
られ、前記第１の主電極から前記第２の主電極へ流れる
電流を制御するための制御電極を有する電流制御構造
と、前記第１の主電極と前記第２の主電極とを結ぶ方向
とは略直交する層であって、前記第１導電型半導体層中
に選択的に形成され、前記第１の主電極付近から伸びる
空乏層が達したときにパンチスルー状態となって電位固
定される第２導電型埋込み層とを備えた縦型の半導体装
置である。
【００２２】さらに、請求項３に対応する発明は、ドレ
イン層と、このドレイン層の表面上に形成されたドレイ
ン電極と、前記ドレイン層における前記ドレイン電極と
は反対側の面に形成された高抵抗の第１導電型半導体層
と、この第１導電型半導体層の前記ドレイン層を形成し
た側とは反対側の表面上に選択的に形成された第２導電
型ベース層と、この第２導電型ベース層の表面に選択的
に形成された第１導電型ソース層と、この第１導電型ソ
ース層と前記第２導電型ベース層とに形成されたソース
電極と、前記第１導電型ソース層と前記第２導電型ベー
ス層と前記第１導電型半導体層とにゲート絶縁膜を介し
て接するゲート電極と、前記ドレイン電極と前記ソース
電極とを結ぶ方向とは略直交する層であって、電流経路
となる複数の間隙を有して前記第１導電型半導体層中に
選択的に形成され、前記ソース電極付近から伸びる空乏
層が達したときにパンチスルー状態となって電位固定さ
れる第２導電型埋込み層とを備えた縦型の半導体装置で
ある。
【００２３】また、請求項４に対応する発明は、請求項
３に対応する半導体装置であって、前記ゲート絶縁膜と
前記ゲート電極とは、前記第２導電型ベース層を貫通
し、前記第１導電型半導体層の途中の深さまで達する溝
内に形成されている半導体装置である。
【００２４】さらに、請求項５に対応する発明は、請求
項１乃至請求項３のいずれか１項に対応する半導体装置
であって、前記第２導電型埋込み層がメッシュ形状を有
する半導体装置である。
【００２５】また、請求項６に対応する発明は、請求項
１乃至請求項３のいずれか１項に対応する半導体装置で
あって、前記第２導電型埋込み層がストライプ形状を有
する半導体装置である。さらに、請求項７に対応する発
明は、請求項１乃至請求項３のいずれか１項に対応する
半導体装置であって、前記第２導電型埋込み層がドット
形状を有する半導体装置である。また、請求項８に対応
する発明は、請求項７に対応する半導体装置であって、
前記第２導電型埋込み層としては、前記ドット形状を有
する各ドットが１行毎に半間隔ずれ、互いに隣り合う行
及び列のドットと等間隔に配置された半導体装置であ
る。
【００２６】さらに、請求項９に対応する発明は、請求
項３に対応する半導体装置であって、前記ドレイン層が
第１導電型である半導体装置である。
【００２７】また、請求項１０に対応する発明は、請求
項３に対応する半導体装置であって、前記ドレイン層が
第２導電型である半導体装置である。
【００２８】さらに、請求項１１に対応する発明は、請
求項２に対応する半導体装置であって、前記第２導電型
埋込み層が前記制御電極とは異なる電位である半導体装
置である。
【００２９】また、請求項１２に対応する発明は、請求
項１又は請求項２に対応する半導体装置であって、前記
第１の主電極と前記第２の主電極との間の耐圧ＢＶと、
前記第１の主電極と前記第２の主電極との間における前
記第２導電型埋込み層の層数Ｍと、これら第２導電型埋
込み層により（Ｍ＋１）層に分割された第１導電型半導
体層のうち、前記第１の主電極に最も近い第１導電型半
導体層の分担する電圧Ｖ1 と、前記第１の主電極に最も
近い第１導電型半導体層の不純物濃度Ｎ1 と、前記第１
の主電極に最も近い第１導電型半導体層の厚さＷ1 と、
前記各第２導電型埋込み層により（Ｍ＋１）層に分割さ
れた第１導電型半導体層のうち、前記第２の主電極に最
も近い第１導電型半導体層の分担する電圧Ｖ2 と、前記
第２の主電極に最も近い第１導電型半導体層の不純物濃
度Ｎ2 と、前記各第２導電型埋込み層により（Ｍ＋１）
層に分割された第１導電型半導体層のうち、前記第１の
主電極及び前記第２の主電極から離れた（Ｍ−１）層の
第１導電型半導体層の分担する電圧Ｖｓと、前記（Ｍ−
１）層の第１導電型半導体層の不純物濃度Ｎｓと、前記
（Ｍ−１）層の第１導電型半導体層の厚さＷｓとが下記
式の関係にある半導体装置である。
【００３０】 Ｖｓ＝（ＢＶ−Ｖ1 −Ｖ2 ）／（Ｍ−１）［Ｖ］ Ｖ1 ≧Ｖｓ Ｖ2 ≧Ｖｓ Ｎ1 ＜１．８９７ ×１０18×Ｖ1 -1.35 ［ｃｍ-3］ Ｎ2 ＜１．８９７ ×１０18×Ｖ2 -1.35 ［ｃｍ-3］ Ｎｓ＜１．８９７ ×１０18×Ｖｓ-1.35 ［ｃｍ-3］ Ｗ1 ＜１．１２４７×１０10×Ｎ1 -0.85 ［ｃｍ］ Ｗｓ＜１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］ さらに、請求項１３に対応する発明は、請求項３に対応
する半導体装置であって、前記ソース電極と前記ドレイ
ン電極との間の耐圧ＢＶと、前記ソース電極と前記ドレ
イン電極との間における前記第２導電型埋込み層の層数
Ｍと、これら第２導電型埋込み層により（Ｍ＋１）層に
分割された第１導電型半導体層のうち、前記第２導電型
ベース層に接する第１導電型半導体層の分担する電圧Ｖ
1 と、前記第２導電型ベース層に接する第１導電型半導
体層の不純物濃度Ｎ1 と、前記第２導電型ベース層に接
する第１導電型半導体層の厚さＷ1 と、前記各第２導電
型埋込み層により（Ｍ＋１）層に分割された第１導電型
半導体層のうち、前記ドレイン層に接する第１導電型半
導体層の分担する電圧Ｖ2 と、前記ドレイン層に接する
第１導電型半導体層の不純物濃度Ｎ2 と、前記各第２導
電型埋込み層により（Ｍ＋１）層に分割された第１導電
型半導体層のうち、前記第２導電型ベース層及び前記ド
レイン層の双方に接しない（Ｍ−１）層の第１導電型半
導体層の分担する電圧Ｖｓと、前記（Ｍ−１）層の第１
導電型半導体層の不純物濃度Ｎｓと、前記（Ｍ−１）層
の第１導電型半導体層の厚さＷｓとが下記式の関係にあ
る半導体装置である。
【００３１】 Ｖｓ＝（ＢＶ−Ｖ1 −Ｖ2 ）／（Ｍ−１）［Ｖ］ Ｖ1 ≧Ｖｓ Ｖ2 ≧Ｖｓ Ｎ1 ＜１．８９７ ×１０18×Ｖ1 -1.35 ［ｃｍ-3］ Ｎ2 ＜１．８９７ ×１０18×Ｖ2 -1.35 ［ｃｍ-3］ Ｎｓ＜１．８９７ ×１０18×Ｖｓ-1.35 ［ｃｍ-3］ Ｗ1 ＜１．１２４７×１０10×Ｎ1 -0.85 ［ｃｍ］ Ｗｓ＜１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］ また、請求項１４に対応する発明は、請求項１乃至請求
項３のいずれか１項に対応する半導体装置であって、前
記第２導電型埋込み層を取り囲むように略方形状に形成
された埋込み第２導電型ガードリング領域を備えた半導
体装置である。
【００３２】さらに、請求項１５に対応する発明は、請
求項１乃至請求項３のいずれか１項対応する半導体装置
であって、前記第２導電型埋込み層を取り囲むように略
方形状に形成され、前記第２導電型埋込み層のキャリア
密度よりも低いキャリア密度を有する埋込み第２導電型
リサーフ領域を備えた半導体装置である。
【００３３】また、請求項１６に対応する発明は、請求
項１乃至請求項３のいずれか１項に対応する半導体装置
であって、前記第１導電型半導体層の終端部が、傾斜を
有するベベル構造に形成された半導体装置である。さら
に、請求項１７に対応する発明は、第１の主電極と、第
２の主電極と、前記第１の主電極と前記第２の主電極と
の間に介在して設けられた高抵抗の第１導電型半導体層
と、前記第１導電型半導体層中に選択的に形成され、浮
いた電位を有して前記第１の主電極と第２の主電極とを
結ぶ方向とは略直交する方向に拡がって配置されてお
り、電流経路として機能する複数の間隙を有し、前記第
１の主電極付近から伸びる空乏層が自己に達したときに
半導体装置本体のどの電極とも異なる前記浮いた電位と
なる第２導電型埋込み層とを備えた半導体装置であっ
て、前記第１の主電極と前記第２の主電極との間の耐圧
ＢＶと、前記第１の主電極と前記第２の主電極との間に
おける前記第２導電型埋込み層の層数Ｍと、前記第２導
電型埋込み層と前記第１の主電極との間で前記第１の主
電極に近接して配置された前記第１導電型半導体層の第
１領域の分担する電圧Ｖ 1 と、前記第１導電型半導体層
の第１領域の不純物濃度Ｎ 1 と、前記第１導電型半導体
層の第１領域の厚さＷ 1 と、前記第２導電型埋込み層と
前記第２の主電極との間で前記第２の主電極に近接して
配置された第１導電型半導体層の第２領域の分担する電
圧Ｖ 2 と、前記第１導電型半導体層の第２領域の不純物
濃度Ｎ 2 と、前記第１導電型半導体層における第１領域
と第２領域との間である第３領域の分担する電圧Ｖｓ
と、前記第１導電型半導体層の第３領域の不純物濃度Ｎ
ｓ と、前記第１導電型半導体層の第３領域の厚さＷ
ｓ と、が下記式の関係にある半導体装置である。 Ｖｓ＝（ＢＶ−Ｖ 1 −Ｖ 2 ）／（Ｍ−１）［Ｖ］ Ｖ 1 ≧Ｖｓ Ｖ 2 ≧Ｖｓ Ｎ 1 ＜１．８９７ ×１０ 18 ×Ｖ 1 -1.35 ［ｃｍ -3 ］ Ｎ 2 ＜１．８９７ ×１０ 18 ×Ｖ 2 -1.35 ［ｃｍ -3 ］ Ｎｓ＜１．８９７ ×１０ 18 ×Ｖｓ -1.35 ［ｃｍ -3 ］ Ｗ 1 ＜１．１２４７×１０ 10 ×Ｎ 1 -0.85 ［ｃｍ］ Ｗｓ＜１．１２４７×１０ 10 ×Ｎｓ -0.85 ［ｃｍ］ また、請求項１８に対応する発明は、請求項１７に対応
する半導体装置であって、前記第１導電型半導体層に接
して設けられ、前記第１の主電極から前記第２の主電極
へ流れる電流を制御するための制御電極を有する電流制
御構造を備えた半導体装置である。さらに、請求項１９
に対応する発明は、ドレイン層と、このドレイン層の表
面上に形成されたドレイン電極と、前記ドレイン層にお
ける前記ドレイン電極とは反対側の面に形成された高抵
抗の第１導電型半導体層と、この第１導電型半導体層の
前記ドレイン層を形成した側とは反対側の表面に選択的
に形成された第２導電型ベース層と、この第２導電型ベ
ース層の表面に選択的に形成された第１導電型ソース層
と、この第１導電型ソース層と前記第２導電型ベース層
とに形成されたソース電極と、前記第１導電型ソース層
と前記第２導電型ベース層と前記第１導電型半導体層と
にゲート絶縁膜を介して接するゲート電極と、前記第１
導電型半導体層中に選択的に形成され、浮いた電位を有
して前記ドレイン電極と前記ソース電極とを結ぶ方向と
は略直交する方向に拡がって配置されており、電流経路
として機能する複数の間隙を有し、前記ソース電極付近
から伸びる空乏層が自己に達したときに半導体装置本体
のどの電極とも異なる前記浮いた電位となる第２導電型
埋込み層とを備えた半導体装置であって、前記ドレイン
電極と前記ソース電極との間の耐圧ＢＶと、前記ドレイ
ン電極と前記ソース電極との間における前記第２導電型
埋込み層の層数Ｍと、前記第２導電型埋込み層と前記ソ
ース電極との間で前記ソース電極に近接して配置された
前記第１導電型半導体層の第１領域の分担する電圧Ｖ 1
と、前記第１導電型半導体層の第１領域の不純物濃度Ｎ
1 と、前記第１導電型半導体層の第１領域の厚さＷ
1 と、前記第２導電型埋込み層と前記ドレイン電極との
間で前記ドレイン電極に近接して配置された第１導電型
半導体層の第２領域の分担する電圧Ｖ 2 と、前記第１導
電型半導体層の第２領域の不純物濃度Ｎ 2 と、前記第１
導電型半導体層における第１領域と第２領域との間であ
る第３領域の分担する電圧Ｖｓと、前記第１導電型半導
体層の第３領域の不純物濃度Ｎ ｓ と、前記第１導電型半
導体層の第３領域の厚さＷ ｓ と、が下記式の関係にある
半導体装置である。 Ｖｓ＝（ＢＶ−Ｖ 1 −Ｖ 2 ）／（Ｍ−１）［Ｖ］ Ｖ 1 ≧Ｖｓ Ｖ 2 ≧Ｖｓ Ｎ 1 ＜１．８９７ ×１０ 18 ×Ｖ 1 -1.35 ［ｃｍ -3 ］ Ｎ 2 ＜１．８９７ ×１０ 18 ×Ｖ 2 -1.35 ［ｃｍ -3 ］ Ｎｓ＜１．８９７ ×１０ 18 ×Ｖｓ -1.35 ［ｃｍ -3 ］ Ｗ 1 ＜１．１２４７×１０ 10 ×Ｎ 1 -0.85 ［ｃｍ］ Ｗｓ＜１．１２４７×１０ 10 ×Ｎｓ -0.85 ［ｃｍ］
【００３４】（作用）従って、請求項１に対応する発明
は以上のような手段を講じたことにより、オフ状態の際
に、印加電圧の増加に比例して空乏層が第１導電型半導
体層中を第２の主電極側から第１の主電極側に広がり、
この空乏層が第２導電型埋込み層に到達したとき、パン
チスルー現象により、第２導電型埋込み層が当該空乏層
中の電界強度を固定してその上昇を抑止するので、この
ときの電界強度の最大値を越える電界強度の限界値をも
つ範囲で第１導電型半導体層の不純物濃度を増加させて
オン抵抗を低下させることにより、高耐圧であってもオ
ン状態での電圧降下を低下させることができる。
【００３５】また、請求項２の発明によれば、請求項１
に対応する作用に加え、電流制御構造により、第１の主
電極から第２の主電極へ流れる電流を制御することがで
きる。
【００３６】さらに、請求項３の発明によれば、オフ状
態の際に、印加電圧の増加に比例して空乏層が第２導電
型ベース層からドレイン電極側に広がり、この空乏層が
第２導電型埋込み層に到達したとき、パンチスルー現象
により、第２導電型埋込み層が当該空乏層中の電界強度
を固定してその上昇を抑止するので、このときの電界強
度の最大値を越える電界強度の限界値をもつ範囲で第１
導電型半導体層の不純物濃度を増加させてオン抵抗を低
下させることにより、高耐圧であってもオン状態での電
圧降下を低下させることができる。
【００３７】また、請求項４の発明によれば、ゲート絶
縁膜とゲート電極とが第２導電型ベース層を貫通し、第
１導電型半導体層の途中の深さまで達する溝内に形成さ
れているので、請求項３に対応する作用を奏するトレン
チ構造の半導体装置を実現させることができる。
【００３８】さらに、請求項５の発明によれば、請求項
１乃至請求項３のいずれかに対応する作用に加え、第２
導電型埋込み層がメッシュ形状を有しているため、スト
ライプ形状に比べて容易に高耐圧化させることができ
る。
【００３９】また、請求項６の発明によれば、第２導電
型埋込み層がストライプ形状を有しているため、請求項
１乃至請求項３のいずれかと同様の作用を奏することが
できる。さらに、請求項７の発明によれば、第２導電型
埋込み層がドット形状を有することにより、請求項１乃
至請求項３のいずれかと同様の作用に加え、素子の終端
部にてガードリングと同様に作用するため、プレーナ構
造の場合、高耐圧の半導体装置を形成することができ
る。また、請求項８の発明によれば、第２導電型埋込み
層としては、ドット形状を有する各ドットが１行毎に半
間隔ずれ、互いに隣り合う行及び列のドットと等間隔に
配置されたので、請求項７に対応する作用に加え、高密
度なドットパターンを形成でき、耐圧的に有利なものと
なる。
【００４０】さらに、請求項９の発明によれば、請求項
３に対応する作用に加え、高耐圧であっても、オン状態
での電圧降下を低下できるＭＯＳＦＥＴ等の半導体装置
を実現させることができる。
【００４１】また、請求項１０の発明によれば、請求項
３の効果に加え、ドレイン電極側に第２導電型ドレイン
層を有するバイポーラ素子であっても、前述同様に、高
耐圧であっても、オン状態での電圧降下を低下できるＩ
ＧＢＴ等の半導体装置を提供できる。
【００４２】さらに、請求項１１の発明によれば、第２
導電型埋込み層が、制御電極とは異なる電位であり、電
位的に浮いた状態であるので、請求項２に対応する作用
と同様の作用を奏することができる。
【００４３】また、請求項１２，１７，１８の発明によ
れば、第１の主電極と第２の主電極との間の耐圧ＢＶ
と、第１の主電極と第２の主電極との間における第２導
電型埋込み層の層数Ｍと、これら第２導電型埋込み層に
より（Ｍ＋１）層に分割された第１導電型半導体層のう
ち、第１の主電極に最も近い第１導電型半導体層の分担
する電圧Ｖ1 と、第１の主電極に最も近い第１導電型半
導体層の不純物濃度Ｎ1と、第１の主電極に最も近い第
１導電型半導体層の厚さＷ1 と、各第２導電型埋込み層
により（Ｍ＋１）層に分割された第１導電型半導体層の
うち、第２の主電極に最も近い第１導電型半導体層の分
担する電圧Ｖ2 と、第２の主電極に最も近い第１導電型
半導体層の不純物濃度Ｎ2 と、各第２導電型埋込み層に
より（Ｍ＋１）層に分割された第１導電型半導体層のう
ち、第１の主電極及び第２の主電極から離れた （Ｍ−
１）層の第１導電型半導体層の分担する電圧Ｖｓと、
（Ｍ−１）層の第１導電型半導体層の不純物濃度Ｎｓ
と、（Ｍ−１）層の第１導電型半導体層の厚さＷｓとの
夫々の設計条件を所定の式にて明確化しているので、請
求項１又は請求項２の効果に加え、確実に動作する素子
を再現性よく形成することができる。
【００４４】さらに、請求項１３，１９の発明によれ
ば、ソース電極とドレイン電極との間の耐圧ＢＶと、ソ
ース電極とドレイン電極との間における第２導電型埋込
み層の層数Ｍと、これら第２導電型埋込み層により（Ｍ
＋１）層に分割された第１導電型半導体層のうち、第２
導電型ベース層に接する第１導電型半導体層の分担する
電圧Ｖ1 と、第２導電型ベース層に接する第１導電型半
導体層の不純物濃度Ｎ1と、第２導電型ベース層に接す
る第１導電型半導体層の厚さＷ1 と、各第２導電型埋込
み層により（Ｍ＋１）層に分割された第１導電型半導体
層のうち、ドレイン層に接する第１導電型半導体層の分
担する電圧Ｖ2 と、ドレイン層に接する第１導電型半導
体層の不純物濃度Ｎ2 と、各第２導電型埋込み層により
（Ｍ＋１）層に分割された第１導電型半導体層のうち、
第２導電型ベース層及びドレイン層の双方に接しない
（Ｍ−１）層の第１導電型半導体層の分担する電圧Ｖｓ
と、（Ｍ−１）層の第１導電型半導体層の不純物濃度Ｎ
ｓと、（Ｍ−１）層の第１導電型半導体層の厚さＷｓと
の夫々の設計条件を所定の式にて明確化しているので、
請求項３の効果に加え、確実に動作する素子を再現性よ
く形成することができる。
【００４５】また、請求項１４の発明によれば、第２導
電型埋込み層を取り囲むように略方形状に形成された埋
込み第２導電型ガードリング領域を備えた終端構造なの
で、請求項１乃至請求項３のいずれかの効果に加え、各
埋込み第２導電型ガードリング領域により、半導体装置
終端部における等電位線の間隔を広げて電界集中を緩和
すると共に、半導体装置終端部の耐圧劣化を阻止するこ
とができる。
【００４６】さらに、請求項１５の発明によれば、第２
導電型埋込み層を取り囲むように略方形状に形成され、
第２導電型埋込み層のキャリア密度よりも低いキャリア
密度を有する埋込み第２導電型リサーフ領域を備えたの
で、請求項１乃至請求項３のいずれかに対応する作用と
同様の作用を奏することができる。
【００４７】また、請求項１６の発明によれば、請求項
１乃至請求項３のいずれかに対応する作用に加え、第１
導電型半導体層の終端部が、傾斜を有するベベル構造に
形成されたことにより、ｐｎ接合終端の電界強度を緩和
するベベル構造の利点を奏することができる。
【００４８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の実施形態
では第１導電型をｎ型、第２導電型をｐ型としている。
また、添付図面中の同類の参照符号は数多の図中の同等
部分を示すものである。
【００４９】（第１の実施の形態）図１は本発明の第１
の実施の形態に係るＭＯＳＦＥＴの構成を示す模式図で
ある。このＭＯＳＦＥＴは、ｎ型ドレイン層としてのｎ
型基板１１上にドレイン電極１２が形成されている。ま
た、ｎ型基板１１におけるドレイン電極１２とは反対側
の表面には下段のｎ型ベース層１３がエピタキシャル成
長により形成され、下段のｎ型ベース層１３の表面には
ストライプ形状をもつ下側の（floating mesh layer と
しての）ｐ型埋込み層１４が形成される。
【００５０】下側のｐ型埋込み層１４上には中段の第２
のｎ型ベース層１５がｎ型ベース層１３と同様に形成さ
れ、中段のｎ型ベース層１５の表面にはストライプ形状
をもつ上側のｐ型埋込み層１６が形成され、同様に、上
側のｐ型埋込み層１６上には上段のｎ型ベース層１７が
形成される。上段のｎ型ベース層１７の表面には複数の
ｐ型ベース層１８が選択的に拡散形成されており、各ｐ
型ベース層１８の表面にはｎ型ソース層１９が選択的に
形成されている。
【００５１】ｐ型ベース層１８及びｎ型ソース層１９か
ら上段のｎ型ベース層１７を介して他方のｐ型ベース層
１８及びｎ型ソース層１９に至る領域上には、Ｓｉ酸化
膜２０を介して、ゲート電極２１が設けられている。ま
た、ゲート電極２１を挟むように、一方のｐ型ベース層
１８上及びｎ型ソース層１９上と、他方のｐ型ベース層
１８上及びｎ型ソース層１９上とには各々ソース電極２
２が形成されている。
【００５２】ここで、このＭＯＳＦＥＴは耐圧ＢＶが６
００Ｖである。
【００５３】下段、中段及び上段のｎ型ベース層１３，
１５，１７の各々は、耐圧ＢＶ＝６００Ｖを電圧Ｖｓ＝
２００Ｖずつ分担するため、不純物濃度Ｎｓ＜１．８９
７×１０18×Ｖｓ-1.35 ［ｃｍ-3］となっており、ここ
では前式にＶｓ＝２００を代入した結果に２５％の余裕
をみて不純物濃度Ｎｓ＝１×１０15［ｃｍ-3］となるよ
うに形成されている。なお、この不純物濃度Ｎｓは、従
来よりも３倍程度増加された値となっている。
【００５４】また、中段及び上段のｎ型ベース層１５，
１７の各々は、厚さＷｓ＜１．１２４７×１０10×Ｎｓ
-0.85 ［ｃｍ］となっており、同様にこの式にＮｓ＝１
×１０15を代入した結果に２５％の余裕をみて厚さＷｓ
＝１４μｍとなるように形成されている。
【００５５】一方、下側及び上側のｐ型埋込み層１４，
１６の各々は、図２に示すように、その厚さｔと、形成
間隔Ｗとの関係が５ｔ＞Ｗを満たすように形成されてい
る。理由は、形成間隔Ｗが狭いと電流経路が狭くなって
ＪＦＥＴ効果によりオン抵抗の増大を招き、形成間隔Ｗ
が広いとｐ型埋込み層１４，１６を設けない素子と等価
な構造となるからである。
【００５６】また、下側及び上側のｐ型埋込み層１４，
１６の各々は、下段乃至上段のｎ型ベース層１３，１
５，１７の各々の厚さをｌbulkとしたとき、３Ｗｓ＞ｔ
Ｗ／Ｗｓの関係を満たすように形成される。これらｐ型
埋込み層１４，１６は、電位的に浮いた状態を有し、そ
れぞれストライプ状の複数のｐ型領域が終端部にて互い
に接続されるように形成されている。
【００５７】次に、このようなＭＯＳＦＥＴの作用を説
明する。
【００５８】２００Ｖ以下の印加電圧の場合、図３
（ａ）に示すように、通常のＭＯＳＦＥＴと同様に、ｐ
型ベース層１８からドレイン電極１２側に向けて上段の
ｎ型ベース層１７中に空乏層が広がり、ｐ型ベース層１
８と上側のｎ型ベース層１７との間の界面近傍に電界の
最強点が発生する。
【００５９】印加電圧が２００Ｖに到達すると、図３
（ｂ）に示すように、空乏層が上側のｐ型埋込み層１６
に到達したとき、ｎ型ベース層１７が空乏化し、ｐ型埋
込み層１６がパンチスルー状態となって電位固定され
る。これにより、ｐ型ベース層１８側の電界の最強点の
上昇が抑止される。なお、ｐ型埋込み層１６の全領域で
パンチスルーする必要は無く、ｐ型埋込み層１６の一部
でのみパンチスルーすればよい。
【００６０】印加電圧が２００Ｖを越えると、図３
（ｃ）に示すように、新たに空乏層がこのｐ型埋込み層
１６からドレイン電極１２側に向けて中段のｎ型ベース
層１５中を広がり、前述した電界の最強点とは別に、電
界の最強点がｐ型埋込み層１６側に発生する。
【００６１】印加電圧が４００Ｖに到達すると、図３
（ｄ）に示すように、空乏層が下側のｐ型埋込み層１４
に到達し、ｐ型埋込み層１４がパンチスルー状態となっ
て電位固定される。
【００６２】以下同様に、印加電圧が４００Ｖを越える
と、図３（ｅ）に示すように、このｐ型埋込み層１４か
らドレイン電極１２側に向けて下段のｎ型ベース層１３
中を空乏層が広がる。
【００６３】印加電圧が６００Ｖに到達すると、図３
（ｆ）に示すように、空乏層がｎ型基板１１に到達す
る。なお、このような電界強度分布の２次元数値計算に
よる算出結果を図４に示す。
【００６４】このように、ｎ型ベース層を３分割するよ
うに２つのｐ型埋込み層１４，１６を設け、これら各ｐ
型埋込み層１４，１６により各ｎ型ベース層１３，１
５，１７における電界の最大強度を固定することにより
各ｎ型ベース層１３，１５，１７に夫々２００Ｖずつを
分担させ、もって、耐圧６００Ｖを実現することができ
る。
【００６５】また、電界の最大強度を越える電界の限界
値をもつ範囲でｎ型ベース層１３，１５，１７の不純物
濃度を増加させてオン抵抗を低下させるように素子を設
計することにより、高耐圧であってもオン状態での電圧
降下を低下させることができる。
【００６６】詳述すると、本実施の形態に係るＭＯＳＦ
ＥＴにおいては、図５（ａ）に示すように、ｎ型ベース
層１３，１５，１７の不純物濃度が１×１０15ｃｍ-3で
ある。しかしながら、従来、この不純物濃度では耐圧２
５０Ｖしか実現できず、図５（ｂ）に示すように、耐圧
６００Ｖを実現するには約１／３の不純物濃度の３．３
×１０14ｃｍ-3にする必要があった。本実施の形態に係
るＭＯＳＦＥＴは、ｐ型埋込み層１４，１６で分割され
た３つのｎ型ベース層が２００Ｖづつ電圧を分担するの
で、１×１０15ｃｍ-3という高い不純物濃度でも、耐圧
６００Ｖを実現することができる。また、高耐圧ＭＯＳ
ＦＥＴのオン抵抗は高抵抗層（ｎ型ベース層）のキャリ
ア密度に反比例して低下する。このため、従来型ＭＯＳ
ＦＥＴでは低オン抵抗が実現不可であるのに対し、本実
施の形態に係るＭＯＳＦＥＴでは、従来とは異なり、大
幅にオン状態での電圧降下を低下させることができる。
【００６７】次に、このような作用を奏するＭＯＳＦＥ
Ｔの設計方法を具体的に説明する。
【００６８】下段、中段及び上段のｎ型ベース層１３，
１５，１７の各々は、耐圧ＢＶ＝６００Ｖを電圧Ｖｓ＝
２００Ｖずつ分担する。なお、この電圧Ｖｓ＝２００Ｖ
は次の（１）式により得られる。
【００６９】Ｖｓ＝ＢＶ／（Ｍ＋１） …（１） 但し、Ｍ；ｐ型埋込み層１４，１６の層数（＝２；本実
施の形態の場合）。また、この（１）式は、各ｎ型ベー
ス層１３，１５，１７の分担する電圧Ｖｓあるいは不純
物濃度Ｎｓが互いに等しい場合の式である。
【００７０】また、各ｎ型ベース層１３，１５，１７
は、この電圧Ｖｓにより、図６又は次の（２）式に基づ
いて、不純物濃度Ｎｓが決定される。
【００７１】 Ｎｓ＜１．８９７×１０18×Ｖｓ-1.35 ［ｃｍ-3］ …（２） 具体的には、各ｎ型ベース層１３，１５，１７は、
（２）式に２５％程度の余裕をもたせた（３）式に基づ
いて、不純物濃度Ｎｓ＝１×１０15［ｃｍ-3］をもつよ
うに形成される。
【００７２】 Ｎｓ〜０．７５×１．８９７×１０18×Ｖｓ-1.35 ［ｃｍ-3］ …（３） また、中段及び上段のｎ型ベース層１５，１７の各々
は、この不純物濃度Ｎｓにより、図７又は次の（４）式
に基づいて、厚さＷｓが決定される。
【００７３】 Ｗｓ＜１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］ …（４） 但し、厚さＷｓは、中段のｎ型ベース層１５では各ｐ型
埋込み層１４，１６相互間の最短距離であり、上段のｎ
型ベース層１７ではｐ型ベース層１８と上側のｐ型埋込
み層１６との間の最短距離を意味している。
【００７４】ところで具体的には、中段及び上段のｎ型
ベース層１５，１７の各々は、（４）式に２５％程度の
余裕をもたせた（５）式に基づいて、厚さＷｓ＝１４μ
ｍをもつように形成される。
【００７５】 Ｗｓ〜０．７５×１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］ …（５） 一方、下段のｎ型ベース層１３の厚さＷｓは、（４）式
及び（５）式を適用せず、（４）式の値を越える値でも
よい。これは、下段のｎ型ベース層１３はｎ型基板１１
に接する層であるため、空乏層が伸びてパンチスルーさ
せる必要がないためである。
【００７６】続いて、ｐ型埋込み層１４，１６の設計方
法について述べる。
【００７７】本実施の形態に係るＭＯＳＦＥＴは、図８
に示すように、ＭＯＳＦＥＴと２つのＳＩＴ（Static I
nduction Transistor ）とが直列接続されたものと仮定
でき、オン抵抗が次の（６）式にて示される。
【００７８】 オン抵抗＝Ｒch＋ＲJFET１＋Ｒbulk１＋ＲJFET２＋Ｒbulk２＋ＲJFET３＋Ｒbu lk３ …（６） オン抵抗を低減するには、（６）式によると、ＲJFET１
〜３を低い値に抑える必要がある。
【００７９】ところで、従来型のＭＯＳＦＥＴのオン抵
抗のうちのｎ型ベース層３０２の抵抗は、本実施の形態
のＭＯＳＦＥＴのパラメータを使うと、次の（７）式の
ように示される。
【００８０】従来型の ｎ型ベース層の抵抗＝（Ｍ＋１）×Ｗｓ／（ｑμ（Ｎｓ／（Ｍ＋１））） ＝（Ｍ＋１）2 ×Ｗｓ／（ｑμＮｓ） …（７） 但し、ｑは素電荷であり、μは移動度である。また、従
来型ＭＯＳＦＥＴのキャリア密度は、本実施の形態のキ
ャリア密度Ｎｓの１／（Ｍ＋１）倍である。
【００８１】一方、本実施の形態のＭＯＳＦＥＴのオン
抵抗のうちのｎ型ベース層１３，１５，１７の抵抗は、
次の（８）式のように示される。
【００８２】本実施の形態の ｎ型ベース層の抵抗＝（Ｍ＋１）Ｗｓ／（ｑμＮｓ）＋Ｍ（ｔＷ／Ｗｓ）／（ｑ μＮｓ） …（８） これより、本実施の形態のオン抵抗が従来のＭＯＳＦＥ
Ｔに比べて小さい条件は、上の（７）式及び（８）式に
基づいて次の（９）式のように示される。
【００８３】 （Ｍ＋１）Ｗｓ＞ｔＷ／Ｗｓ …（９） このような設計方法により、本実施の形態に係るＭＯＳ
ＦＥＴを確実に作成することができる。
【００８４】図９はこのように設計されたＭＯＳＦＥＴ
におけるオン抵抗と耐圧の関係を示す図である。図示す
るように、耐圧６００Ｖの場合に理論限界の半分のオン
抵抗を実現している。また、耐圧１２００Ｖの場合に
は、理論限界の数分の一までオン抵抗を低減可能なこと
を示している。
【００８５】図１０は本発明に係るＭＯＳＦＥＴにて理
論的に可能なオン抵抗と耐圧の関係を示す図である。図
示するように、ｐ型埋込み層の層数Ｍに比例してオン抵
抗が低減可能となっている。なお、図９と図１０とは層
数Ｍの増加に伴ってずれが生じるが、これは図９に示す
関係は、本素子が３次元構造をもつのに対して数値計算
上、２次元構造と仮定したからである。
【００８６】上述したように第１の実施の形態によれ
ば、オフ状態の際に、印加電圧の増加に比例して空乏層
がｐ型ベース層１８からドレイン電極１２側に広がり、
この空乏層がｐ型埋込み層１６に到達したとき、パンチ
スルー現象により、ｐ型埋込み層１６が当該空乏層中の
電界強度を固定してその上昇を抑止するので、このとき
の電界強度の最大値を越える電界強度の限界値をもつ範
囲でｎ型ベース層１７のキャリア密度を増加させてオン
抵抗を低下させることにより、高耐圧であってもオン状
態での電圧降下を低下させることができる。
【００８７】また、本実施の形態によれば、設計条件を
（１）式〜（２）式、（４）式や図６及び図７にて明確
化しているので、確実に動作する素子を再現性よく形成
することができる。
【００８８】（第２の実施の形態）次に、本発明の第２
の実施の形態に係るＭＯＳＦＥＴについて説明する。
【００８９】図１１（ａ）はこのＭＯＳＦＥＴのｐ型埋
込み層の構成を示す模式図であり、図１１（ｂ）は図１
に示すｐ型埋込み層の拡大図であって、図１と同一部分
には同一符号を付してその詳しい説明は省略し、ここで
は異なる部分についてのみ述べる。
【００９０】すなわち、このＭＯＳＦＥＴは、第１の実
施の形態の変形構成であり、図１１（ｂ）に示すごとき
ｐ型埋込み層１６（又は１４）内部のｐ型部相互間の抵
抗ＲJFETを低減させてオン抵抗の低下を図るものであっ
て、具体的には図１１（ａ）に示すように、ｐ型埋込み
層１６（又は１４）内部のｐ型部相互間のｎ型ベース層
１５に該ｎ型ベース層１５のキャリア密度Ｎｓよりも高
いキャリア密度を有するｎ+ 型層１５ａを設けた構成と
なっている。
【００９１】これにより、第１の実施の形態の効果に加
え、ＲJFETを低減したので、より一層、オン抵抗を低下
させることができる。
【００９２】（第３の実施の形態）次に、本発明の第３
の実施の形態に係るショットキーバリアダイオードにつ
いて説明する。
【００９３】図１２はこのショットキーバリアダイオー
ドの構成を示す模式図である。このショットキーバリア
ダイオードは、ｎ型基板３１上に下段のｎ型ベース層３
２が拡散形成され、下段のｎ型ベース層３２の表面には
ストライプ形状のｐ型埋込み層３３が形成される。
【００９４】ｐ型埋込み層３３上には上段のｎ型ベース
層３４が形成され、上段のｎ型ベース層３４の表面には
ショットキー電極３５が形成される。なお、上段のｎ型
ベース層３４の厚さは、ショットキー接合からのリーク
電流の少ない低電圧でショットキー界面の空乏層がｐ型
埋込み層３３に到達するように設計される。一方、ｎ型
基板３１における下段のｎ型ベース層３２とは反対側の
表面にはオーミック電極３６が形成される。
【００９５】次に、このショットキーバリアダイオード
の作用を説明する。
【００９６】このショットキーバリアダイオードにおい
ては、逆バイアス電圧（ショットキー電極３５に負電
圧、オーミック電極３６に正電圧）が印加されたとす
る。
【００９７】このとき、下段のｎ型ベース層３４では、
ショットキー電極３５との界面から空乏層がオーミック
電極３６側に向けて広がり、このショットキー電極３５
界面に電界の最強点が発生する。
【００９８】しかしながら、逆バイアス電圧の上昇に伴
なって空乏層がｐ型埋込み層３３に到達し、前述同様に
ショットキー界面の電界の最強点が固定されて上昇しな
くなり、空乏層は埋込み層より新たにアノード側（図中
下方）に広がる。ここで、逆バイアス電圧は低い値であ
るように設計されているので、ショットキー界面での電
界も低い値で固定される。これにより、リーク電流を低
減させることができる。
【００９９】なお、このショットキーバリアダイオード
によれば、特に高温動作時のリーク電流を低減させるこ
とができる。さらに、周知技術とは異なり、ｐ型層によ
るガードリングを形成する必要がなく、また、ガードリ
ング部分でバイポーラ動作が起こる問題もない。
【０１００】（第４の実施の形態）次に、本発明の第４
の実施の形態に係るショットキーバリアダイオードにつ
いて説明する。
【０１０１】図１３はこのショットキーバリアダイオー
ドの構成を示す模式図であり、図１２と同一部分には同
一符号を付してその詳しい説明は省略し、ここでは異な
る部分についてのみ述べる。
【０１０２】すなわち、このショットキーバリアダイオ
ードは、第３の実施の形態の変形構成であり、高耐圧化
及びオン状態での電圧降下の低減化を図るものであり、
具体的には図１３に示すように、ｎ型基板３１上に複数
のｎ型ベース層３２1 〜３２3 、複数のｐ型埋込み層３
３1 〜３３3 とが互いに個別に積層されて形成されてい
る。
【０１０３】これにより、第３の実施の形態の効果に加
え、前述同様に、各ｐ型埋込み層３３1 〜３３3 により
分割されたｎ型ベース層３２1 〜３２3 が耐圧を分担す
るので、従来実現不可能であった高耐圧で、オン状態で
の電圧降下の低いショットキーバリアダイオードを実現
することができる。
【０１０４】（第５の実施の形態）次に、本発明の第５
の実施の形態に係るＩＧＢＴについて説明する。
【０１０５】図１４はこのＩＧＢＴの構成を示す模式図
である。このＩＧＢＴは、ｐ型エミッタ層としてのｐ型
基板４１上にドレイン電極４２が形成されている。ま
た、ｐ型基板４１におけるドレイン電極４２とは反対側
の表面にはｎ型バッファ層４３及び下段のｎ型ベース層
４４が形成され、下段のｎ型ベース層４４の表面にはス
トライプ形状のｐ型埋込み層４５が形成される。
【０１０６】ｐ型埋込み層４５上には上段のｎ型ベース
層４６が形成され、上段のｎ型ベース層４６の表面には
このｎ型ベース層４６のキャリア密度よりも高いキャリ
ア密度を有するｎ+ 型層４７が形成されている。ｎ+ 型
層４７にはｎ型ベース層４６に達する深さをもつ複数の
ｐ型ベース層４８が選択的に拡散形成されており、各ｐ
型ベース層４８の表面にはｎ型ソース層４９が選択的に
形成されている。なお、ｐ型埋込み層４５とｐ型ベース
層４８とは、電界の最大強度を低い値に抑えるように互
いに近い位置に形成される。
【０１０７】ｐ型ベース層４８及びｎ型ソース層４９か
らｎ+ 型層４７を介して他方のｐ型ベース層４８及びｎ
型ソース層４９に至る領域上には、Ｓｉ酸化膜５０を介
して、ゲート電極５１が設けられている。また、ゲート
電極５１を挟むように、一方のｐ型ベース層４８上及び
ｎ型ソース層４９上と、他方のｐ型ベース層４８上及び
ｎ型ソース層４９上とには各々ソース電極５２が形成さ
れている。
【０１０８】このような構成としても、ｎ+ 型層４７が
キャリア密度の高さに比例してオン状態での電圧降下を
低下させる効果を有し、さらに、このオン状態での電圧
降下の低下に伴なう耐圧の低下をｐ型埋込み層４５によ
って阻止している。すなわち、ｐ型埋込み層４５をｐ型
ベース層４８に近い部分に設けたことにより、ｎ+ 型層
４７付近での電界の最強点の上昇を低めに抑えるので、
オン状態での電圧降下の低下と高耐圧化とを同時に実現
することができる。
【０１０９】（第６の実施の形態）次に、本発明の第６
の実施の形態に係るＩＧＢＴについて説明する。
【０１１０】図１５はこのＩＢＧＴの構成を示す模式図
であり、図１４と同一部分には同一符号を付し、ほぼ同
一部分にはａの添字を付してその詳しい説明は省略し、
ここでは異なる部分についてのみ述べる。
【０１１１】すなわち、このＩＧＢＴは、第５の実施の
形態の変形構成であり、さらなるオン状態での電圧降下
の低下を図るものであり、具体的には図１５に示すよう
に、ｎ+ 型層４７及び上段のｎ型ベース層４６に代え
て、ｎ+ 型層４７と上段のｎ型ベース層４６との領域を
有するｎ+ 型層４７ａがｐ型埋込み層４５上に形成され
ている。
【０１１２】ｎ+ 型層４７ａは、前述同様に、ｎ型ベー
ス層４４のキャリア密度よりも高いキャリア密度を有し
ている。
【０１１３】このように、高いキャリア密度をもつｎ+
型層４７ａをｐ型埋込み層４５の上全体に形成したの
で、第５の実施の形態の効果に加え、一層、オン状態で
の電圧降下を低下させることができる。
【０１１４】（第７の実施の形態）次に、本発明の第７
の実施の形態に係るＩＧＢＴについて説明する。
【０１１５】図１６はこのＩＧＢＴの構成を示す模式図
であり、図１４と同一部分には同一符号を付してその詳
しい説明は省略し、ここでは異なる部分についてのみ述
べる。
【０１１６】すなわち、このＩＧＢＴは、第５の実施の
形態の変形構成であり、より一層のオン状態での電圧降
下の低下を図るものであり、具体的には図１６に示すよ
うに、複数のｎ型ベース層４４1 〜４４4 ，４６と複数
のｐ型埋込み層４５1 〜４５4 とが個別に交互に積層形
成されている。
【０１１７】このような構成としても、第５の実施の形
態の効果に加え、複数のｐ型埋込み層４５1 〜４５4 の
存在によりｎ型ベース層４４1 〜４４4 、４６のキャリ
ア密度が増加可能となるので、より一層オン状態での電
圧降下を低下させることができる。
【０１１８】次に、上記実施の形態に係るＭＯＳＦＥＴ
及びショットキーバリアダイオードの具体的な４通りの
形成方法（ａ）〜（ｄ）を図１７乃至図２０に示す工程
断面図を用いて説明する。なお、以下の説明は、ｎ型基
板に代えて、ｎ型バッファ層を上部に有するｐ型基板
（ｐ型エミッタ層）を用いることにより、ＩＧＢＴの形
成方法にも適用可能である。
【０１１９】（形成方法Ａ）図１７（ａ）〜１７（ｂ）
に示すように、ｎ型ドレイン層としてのｎ型基板６１に
対し、第１のｎ型ベース層６２をエピタキシャル成長さ
せる。
【０１２０】続いて図１７（ｃ）に示すように、第１の
ｎ型ベース層６２上にマスク６３を形成し、しかる後、
インジウム、ガリウム、ボロン等のいずれかのイオン６
４をイオン注入する。このとき、イオンを高電圧で加速
し、表面から０．２μｍ〜３μｍ程度の深さまで打ち込
むことにより、後のエピタキシャル成長時のｐの拡散を
小さくでき、ｐ型埋込み層のメッシュを細かく形成でき
る。なお、このイオン注入層６５がｐ型埋込み層の元と
なる。イオン注入後、マスク６３を除去し、図１７
（ｄ）に示すように、イオン注入された第１のｎ型ベー
ス層６２の表面上に第２のｎ型ベース層６６をエピタキ
シャル成長させる。
【０１２１】以下同様に、イオン注入とエピタキシャル
成長とを繰返すことにより、層数Ｍのｐ型埋込み層をも
つＭＯＳＦＥＴ（又はショットキーバリアダイオード、
ＩＧＢＴ等）を形成することができる。
【０１２２】（形成方法Ｂ）前述した図１７（ａ）〜１
７（ｂ）と同様にして第１のｎ型ベース層６２を上部に
有するｎ型基板６１を用意する。
【０１２３】一方、図１８（ａ）に示すように、このｎ
型基板６１よりも低キャリア密度のｎ型基板６７上にマ
スク６３を形成し、しかる後、インジウム、ガリウム、
ボロン等のいずれかのイオン６４をイオン注入する。イ
オン注入後、図１８（ｂ）に示すように、マスク６３を
除去する。
【０１２４】続いて図１８（ｃ）に示すように、このイ
オン注入面を前述した第１のｎ型ベース層６２に接着す
る。
【０１２５】さらに、図１８（ｄ）に示すように、反転
接着したｎ型基板６７をポリッシングして所定の厚さに
形成する。
【０１２６】以下同様に、選択イオン注入とウエハ接着
とを繰り返すことにより、任意の層数Ｍのｐ型埋込み層
をもつＭＯＳＦＥＴ（又はショットキーバリアダイオー
ド、ＩＧＢＴ等）を形成することができる。なお、ウエ
ハ接着後、イオン注入及びエピタキシャル成長によりＭ
ＯＳＦＥＴを形成してもよい。
【０１２７】（形成方法Ｃ）前述同様に、図１９（ａ）
〜１９（ｃ）に示すように、ｎ型基板６１上に第１のｎ
型ベース層６２を形成し、第１のｎ型ベース層６２の表
面にイオン注入層６５を選択的に形成する。
【０１２８】しかる後、図１９（ｄ）に示すように、こ
の第１のｎ型ベース層６２の表面上に、他のｎ型基板６
８を接着する。
【０１２９】このような形成方法Ｃとしても、形成方法
Ｂと同様に、層数Ｍのｐ型埋込み層をもつＭＯＳＦＥＴ
等を形成することができる。
【０１３０】これら形成方法（Ａ）〜（Ｃ）において
は、ｐ型埋込み層は、逐次拡散させてもよい。しかしな
がら、全てのｐ型埋込み層を形成した後、ｐ型ベース層
を形成する際に、同時に拡散させる方がｐ型埋込み層の
大きさ、厚さ及び間隔を均一化する観点から好ましい。
【０１３１】また、層数Ｍのｐ型埋込み層を形成する際
に、形成時の温度などの影響により、上層のｐ型埋込み
層１６よりも下層のｐ型埋込み層１４の方が大きく形成
される場合があるので、図２１に示すように、ｐ型埋込
み層１４，１６における各ｐ型部相互間の間隔を下層の
ｐ型埋込み層１４ほど大きくすることが望ましい。
【０１３２】また、ｐ型埋込み層は、拡散により形成し
なくてもポリシリコンを埋込んで形成してもよい。
【０１３３】（形成方法ｄ）図２０（ａ）〜２０（ｃ）
に示すように、ｎ型ドレイン層としてのｎ型基板６１に
対し、ｎ型ベース層６２をエピタキシャル成長させる。
続いて、所定のパターンにパタ−ニングされたマスク６
３がｎ型ベース層６２上に形成される。次に高エネルギ
ー加速器により、ＢＦ2 等のｐ型不純物層を形成するイ
オン６４がｎ型ベース層６２中に注入される。なお、イ
オン注入時の加速エネルギーを変化させることにより、
所定の深さにイオン注入層６５を形成することができ
る。次に、マスク６３を除去した後、ｎ型基板６１及び
ｎ型ベース層６２が高温で熱処理されることにより、イ
オン注入層６５のイオンは拡散され及び活性化されてｐ
型埋込み層となる。なお、この熱処理により、イオン注
入の際に、図２０（ｂ）の図中点線で囲まれた領域６５
ａに生じた欠陥が消滅され、ｎ型ベース層６２の結晶性
が回復される。
【０１３４】また、互いに異なる加速エネルギーを用
い、数回、不純物イオンをｎ型ベース層６２中に注入す
ることにより、夫々異なる深さの数層のｐ型電位固定層
を形成することもできる。
【０１３５】次に、このような形成方法に用いられるマ
スクパターンについて説明する。
【０１３６】図２２乃至図２９は夫々ｐ型埋込み層を形
成するためのマスクパターンの平面図である。図２２は
ストライプ形状のｐ型埋込み層１４，…を形成するため
のマスクパターンを示す平面図である。このマスクパタ
ーンは、略正方形の枠部７１と、枠部７１の内側に形成
されたストライプ部７２と、枠部７１の内側の略中央に
配置された略正方形の中心部７３とからなり、これら枠
部７１、ストライプ部７２及び中心部７３は互いにつな
がって構成されている。
【０１３７】ここで、中心部７３はパンチスルーにより
ｐ型埋込み層１４，…の電位を決定するためのものであ
り、同図２２のXXXV−XXXV線矢視断面図である図３０に
示すように、ゲート電極パッド７４下方にて空乏層の広
がる（図中破線でしめす）領域７５に位置するように位
置合せされる。また、中心部７３は、位置合せによりゲ
ート電極パッド７４の下方に破線で示す広い面積の領域
７５を用いて電位決定しているので、形成工程上のばら
つきにより位置合せがズレても重なる部分が十分あるこ
とから耐圧変化を無くして歩留まり向上を期待でき、ま
た、半導体装置の有効面積の縮小化を回避できる。但
し、耐圧の向上効果のみであれば、位置合せをしなくて
もよい。
【０１３８】図２３は図２２の変形パターンを示す平面
図であり、中心部７３と枠部７１との間にストライプ部
７２と直交するように直線状の接続部７６を有してい
る。この接続部７６は、中心部７３と枠部７１とを確実
に電気的に接続するためのものであり、ストライプ部７
２の個々の平行直線の幅よりも広い幅を有している。
【０１３９】図２４及び図２５はメッシュ形状のｐ型埋
込み層を形成するためのマスクパターンを示す平面図で
あり、夫々図２２又は図２３のストライプ部７２に代え
て、格子状のメッシュ部７７を有している。これらメッ
シュ形状のマスクパターンによれば、ストライプ状のマ
スクパターンを用いた場合よりも高耐圧の半導体装置を
形成することができる。
【０１４０】図２６はドット状のマスクパターンを示す
平面図である。このマスクパターンは、複数のドット７
８が行方向及び列方向に互いに等間隔に配置されてい
る。ドット状に形成されたｐ型埋込み層は、互いに電気
的に接続されていないので、素子の終端部にてガードリ
ングと同様に作用するため、プレーナ構造の場合、高耐
圧の半導体装置を形成することができる。
【０１４１】図２７は図２６の変形パターンを示す平面
図であり、図２６と比べ、各ドット７８が１行毎に半間
隔ずれ、互いに隣り合う行及び列のドット７８と等間隔
に配置される高密度なドットパターンを形成しているた
め、耐圧的に有利である。
【０１４２】図２８はストライプ形状で且つ位置合せの
不要なマスクパターンを示す平面図であり、複数の平行
直線からなるストライプ部８１と、ストライプ部８１と
直交するように互いに平行に配置された複数の接続部８
２を有している。この接続部８２は、ストライプ部８１
の個々の平行直線の幅よりも広い幅を有し、ストライプ
部８１の各平行直線相互を確実に電気的に接続する機能
と、パンチスルーによりｐ型埋込み層１４，…の電位を
決定する機能とをもっている。
【０１４３】ここで、各接続部８２の間隔は、少なくと
も１本の接続部８２が各チップの素子部分に位置するよ
う、チップの大きさに基づいて設定されている。なお、
各接続部８２とストライプ部８１とは互いに斜交する関
係でもよい。
【０１４４】図２９は図２８の変形パターンを示す平面
図であり、接続部８２よりも広い幅をもつ方形部８３を
設けている。この方形部８３は、パンチスルーによりｐ
型埋込み層の電位が決定される領域を広くするものであ
り、ｐ型埋込み層の電位の変動を阻止している。また、
この方形部は、位置合せなしでも、各チップの素子部分
には少なくとも１つが入るように大きさ及び間隔が設定
される。
【０１４５】なお、前述した図２２乃至図２９におい
て、枠部７１、中心部７３、接続部７６、接続部８２及
び方形部８３はそれぞれ白抜きで示されているが、実線
以外の白抜き部分もマスクパターンにおける露光部であ
り、その他の部分が遮光部となっている。
【０１４６】（第８の実施の形態）次に、本発明の第８
の実施の形態に係るＭＯＳＦＥＴについて説明する。
【０１４７】図３１はこのＭＯＳＦＥＴの終端構造を示
す模式図であり、図１と同一部分には同一符号を付して
その詳しい説明は省略し、ここでは異なる部分について
のみ述べる。
【０１４８】すなわち、このＭＯＳＦＥＴは、各実施の
形態の変形構成であり、プレーナ構造の素子終端部での
耐圧劣化の阻止を図るものであって、具体的には図３１
に示すように、各ｐ型埋込み層１４，１６の外周側に、
素子上方からみてｐ型埋込み層１４，１６を取り囲むよ
うに略方形状に形成された複数の埋込みガードリング９
１を備えている。
【０１４９】従って、このような終端構造によれば、各
埋込みガードリング９１により、素子終端部における等
電位線９２の間隔を広げて電界強度を緩和すると共に、
素子終端部の耐圧劣化を阻止することができる。
【０１５０】（第９の実施の形態）次に、本発明の第９
の実施の形態に係るＭＯＳＦＥＴについて説明する。
【０１５１】図３２はこのＭＯＳＦＥＴの終端構造を示
す模式図であり、図３１と同一部分には同一符号を付し
てその詳しい説明は省略し、ここでは異なる部分につい
てのみ述べる。
【０１５２】すなわち、このＭＯＳＦＥＴは、上記実施
の形態の変形構成であり、プレーナ構造の素子終端部で
の耐圧劣化の阻止を図るものであって、具体的には図３
２に示すように、各ｐ型埋込み層１４，１６の外周部
に、素子上方からみてｐ型埋込み層１４，１６を取り囲
むように略方形状に形成され、ｐ型埋込み層１４，１６
よりも低いキャリア密度を有する埋込みリサーフ（RESU
RF）９３を備えている。
【０１５３】このような構成としても、第８の実施例と
同様の効果を得ることができる。
【０１５４】（第１０の実施の形態）次に、本発明の第
１０の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０１５５】図３３はこのＭＯＳＦＥＴの終端構造を示
す模式図であり、図１と同一部分には同一符号を付し、
ほぼ同一部分にはａの添字を付してその詳しい説明は省
略し、ここでは異なる部分についてのみ述べる。
【０１５６】すなわち、このＭＯＳＦＥＴは、第１の実
施の形態の変形構成であり、ベベル構造又はメサエッチ
ングによる終端構造をもつものであり、具体的には図３
３に示すように、素子終端部に傾斜を有するベベル構造
が形成され、且つ素子終端部のｐ型埋込み層１４ａ，１
６ａがストライプ部又はメッシュ部を取り囲むように略
方形の枠形状に形成されている。
【０１５７】従って、このような終端構造によれば、ｐ
ｎ接合終端の電界を緩和するベベル構造の利点に加え、
終端部のｐ型埋込み層１４ａ，１６ａが枠形状を有して
いるので終端部の電位を決定でき、もって、動作の信頼
性向上を図ることができる。
【０１５８】（第１１の実施の形態）次に、本発明の第
１１の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０１５９】図３４はこのＭＯＳＦＥＴの終端構造を示
す模式図であり、図３３と同一部分には同一符号を付し
てその詳しい説明は省略し、ここでは異なる部分につい
てのみ述べる。
【０１６０】すなわち、このＭＯＳＦＥＴは、第１０の
実施の形態の変形構成であり、ベベル構造又はメサエッ
チングによる終端構造にてｐ型埋込み層１４ａ，１６ｂ
の形状を変えたものであって、具体的には図３４に示す
ように、ｐ型埋込み層１４ａ，１６ａの枠形状に代え
て、ストライプ部又はメッシュ部が素子終端部にまで延
長して形成されている。
【０１６１】従って、このような終端構造によれば、ｐ
ｎ接合端面の電界集中を緩和するベベル構造の利点に加
え、ｐ型埋込み層１４，１６が枠形状をもたないので、
ｐ型埋込み層１４，１６のマスクパターンの位置合せを
省略することができる。
【０１６２】次に、本発明の第１２の実施の形態に係る
ＭＯＳＦＥＴについて説明する。
【０１６３】図３５はこのＭＯＳＦＥＴの構成を模式的
に示す断面図であり、図３６はこのＭＯＳＦＥＴの平面
図である。このＭＯＳＦＥＴは、基板１０１上にｎ- 型
層（又はｐ- 型層）１０２が形成され、ｎ- 型層１０２
上に不純物総量（ドーズ量）が１×１０12ｃｍ-2以上の
ｎ型オフセット層１０３が選択的に形成される。ｎ型オ
フセット層１０３表面には、ｎ型ドレイン層１０５がｎ
- 型層１０２に達する深さに選択的に形成される一方、
ｐ型埋込み層１０４がドット状に選択的に形成されてい
る。なお、ｐ型埋込み層１０４は、図３７に示すよう
に、ストライプ状としてもよい。また、ｐ型埋込み層１
０４におけるドット状（又はストライプ状）のパターン
は、図３７（又は図３６）と異なって不揃いでもよい。
【０１６４】また、ｎ- 型層１０２表面にはｐ型ベース
層１０６がｎ型オフセット層１０３に接するように選択
的に形成され、ｐ型ベース層１０６表面にはｎ型ソース
層１０７が選択的に形成されている。
【０１６５】ｐ型ベース層１０６上及びｎ型ソース層１
０７上にはソース電極１０８が選択的に形成されてい
る。ｎ型ソース層１０７上、ｐ型ベース層１０６上及び
ｎ型オフセット層１０３上には酸化膜１０９を介してゲ
ート電極１１０が選択的に埋込み形成されている。
【０１６６】ｎ型ドレイン層１０５上には、選択的にド
レイン電極１１１が形成されている。
【０１６７】ここで、ｎ型オフセット層１０３の表面に
ｐ型埋込み層１０４を形成することにより、前述同様に
ｎ型オフセット層１０３では不純物量を増加可能となる
ため、オン抵抗を低減することができる。
【０１６８】（第１３の実施の形態）次に、本発明の第
１３の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０１６９】図３８はこのＭＯＳＦＥＴの構成を示す模
式図であり、図３５と同一部分には同一符号を付してそ
の詳しい説明は省略し、ここでは異なる部分についての
み述べる。
【０１７０】すなわち、このＭＯＳＦＥＴは、第１２の
実施の形態の変形構成であり、具体的には図３８に示す
ように、ｐ型埋込み層１０４に代えて、ｎ型オフセット
層１０３表面に、ｐ型ソース層１０６の深さと同様の深
さまで選択的に形成されたｐ型埋込み層１１２を備えて
いる。
【０１７１】ここで、ｐ型埋込み層１１２は、ｎ型オフ
セット層１０３上に形成されたマスクにＲＩＥ等により
トレンチ（例えば丸穴）を形成し、イオン注入等により
トレンチを介してｐ型のドーパントをｎ型オフセット層
１０３及びｎ- 型層１０２にドーピングし、マスクを除
去することにより形成可能である。なお、ｎ型オフセッ
ト層１０３表面にｎ- 型層１０２まで到達する深さのト
レンチを形成し、このトレンチにｐ型多結晶を埋込んで
もよい。
【０１７２】このような構成としても、第１２の実施の
形態と同様の効果を得ることができる。
【０１７３】（第１４の実施の形態）次に、本発明の第
１４の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０１７４】図３９はこのＭＯＳＦＥＴの構成を示す模
式図である。このＭＯＳＦＥＴは、ＳＯＩ（Silicon-On
-Insulator）基板を用いたものであり、基板１２１上に
埋込み酸化膜１２２及びＳｉのｎ型オフセット層１２３
が順次形成されている。
【０１７５】ｎ型オフセット層１２３はドーズ量が１×
１０12ｃｍ-2以上であり、表面にｐ型ベース層１２４及
びｎ型ドレイン層１２５が選択的に形成され、ｐ型ベー
ス層１２４は表面にｎ型ソース層１２６が選択的に形成
されている。また、ｎ型オフセット層１２３は、ｐ型ベ
ース層１２４とｎ型ドレイン層１２５との間の表面から
埋込み酸化膜１２２に達するｐ型埋込み層１２７が例え
ばＲＩＥによる丸穴形状で選択的に形成されている。
【０１７６】ｐ型ベース層１２４上及びｎ型ソース層１
２６上にはソース電極１２８が選択的に形成されてい
る。ｎ型ソース層１２６上、ｐ型ベース層１２４上及び
ｎ型オフセット層１２３上には酸化膜１２９を介してゲ
ート電極１３０が選択的に埋込み形成されている。
【０１７７】ｎ型ドレイン層１２５上には、選択的にド
レイン電極１３１が形成されている。
【０１７８】このような構成としても、第１２及び第１
３の実施の形態と同様の効果を得ることができる。
【０１７９】（第１５の実施の形態）次に、本発明の第
１５の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０１８０】図４０はこのＭＯＳＦＥＴの構成を示す模
式図であり、図４１は図４０のXLVI−XLVI線矢視断面図
であって、図３５と同一部分には同一符号を付してその
詳しい説明は省略し、ここでは異なる部分についてのみ
述べる。
【０１８１】すなわち、このＭＯＳＦＥＴは、第１２の
実施の形態の変形構成であり、形成工程上のばらつきに
よる耐圧劣化を阻止するものであって、具体的には図４
０及び図４１に示すように、ｎ型オフセット層１０３
上、ｐ型埋込み層１０４上及びｎ型ドレイン層１０５上
に絶縁膜１４１が形成され、この絶縁膜１４１表面に各
ｐ型埋込み層１０４に達するようにコンタクトホール１
４２が形成され、ゲート電極から等距離の各ｐ型埋込み
層１０４相互を接続するように４本の等電位電極１４３
が形成されている。
【０１８２】ここで、４本の等電位電極１４３は、コン
タクトホール１４２の径よりも長い幅を有し、この径か
ら突出る部分がドレイン電極１１１側に突出していわゆ
るフィールドプレート構造となるように形成されてい
る。
【０１８３】従って、等電位電極１４３により、ゲート
電極１１０からの等距離の各ｐ型埋込み層１０４が等電
位に接続されて形成工程上のばらつきによる耐圧劣化を
阻止でき、且つ、等電位電極１４３がフィールドプレー
ト構造をとることにより、ｐ型埋込み層１０４での電界
集中を阻止して耐圧の向上を図ることができる。
【０１８４】（第１６の実施の形態）次に、本発明の第
１６の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０１８５】図４２はこのＭＯＳＦＥＴの構成を示す模
式図であり、図４０と同一部分には同一符号を付してそ
の詳しい説明は省略し、ここでは異なる部分についての
み述べる。
【０１８６】すなわち、このＭＯＳＦＥＴは、第１５の
実施の形態の変形構成であり、ｐ型埋込み層による抵抗
ＲJFETの低下を図るものであって、具体的には図４２に
示すように、ｎ型オフセット層１０３内のｐ型埋込み層
１０４を省略し、ｎ型オフセット層１０３上及びｎ型ド
レイン層１０５上に絶縁膜１４１が形成され、この絶縁
膜表面にｎ型オフセット層に達するように複数のコンタ
クトホール１４２がドット状（又は図３７と同様のスト
ライプ状）に形成され、コンタクトホール１４２に埋込
まれたｐ形多結晶によりｐ型埋込み層１４４が形成さ
れ、前述同様に、ゲート電極１１０から等距離の各ｐ型
埋込み層１４４相互を接続するように４本のｐ型接続層
１４５が形成されている。
【０１８７】ここで、４本のｐ型接続層１４５は、前述
同様に、フィールドプレート構造となるように形成され
ている。
【０１８８】従って、第１５の実施の形態の効果に加
え、ｐ形埋込み層１４４をｎ型オフセット層１０３上に
形成したことにより、ｐ型埋込み層１４４による抵抗Ｒ
JFETを低下させることができる。
【０１８９】（第１７の実施の形態）次に、本発明の第
１７の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０１９０】図４３はこのＭＯＳＦＥＴの構成を示す模
式図であり、図４０と同一部分には同一符号を付してそ
の詳しい説明は省略し、ここでは異なる部分についての
み述べる。
【０１９１】すなわち、このＭＯＳＦＥＴは、第１２の
実施の形態の変形構成であり、ＳＩＰＯＳ（Semi-Insul
ating POlycrystalline Silicon ）等の抵抗膜を用いて
各ｐ型埋込み層１０４の電位を固定するものである。
【０１９２】本実施形態に係るＭＯＳＦＥＴは、ＳＩＰ
ＯＳ等の高抵抗膜を介して電極に接続された状態に関す
る。
【０１９３】具体的にはこのＭＯＳＦＥＴは、図４３に
示すように、ｎ型オフセット層１０３上、ｐ型埋込み層
１０４上及びｎ型ドレイン層１０５上に絶縁膜１４１が
形成され、この絶縁膜１４１表面に各ｐ型埋込み層１０
４に達するようにコンタクトホール１４２が形成され、
この絶縁膜１４１上にゲート電極１１０からドレイン電
極１１１に向けて各ｐ型埋込み層１０４相互と当該両電
極１１０，１１１を接続するようにＳＩＰＯＳ部１４６
が形成されている。
【０１９４】従って、ＳＩＰＯＳ部１４６の有する電気
抵抗により、ゲート電極１１０とドレイン電極１１１と
の間の電圧が各ｐ型埋込み層１０４に分担され、各ｐ型
埋込み層１０４が電位固定されるため、高耐圧化を期待
することができる。
【０１９５】（第１８の実施の形態）次に、本発明の第
１８の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０１９６】図４４はこのＭＯＳＦＥＴの構成を示す模
式図であり、図４０と同一部分には同一符号を付してそ
の詳しい説明は省略し、ここでは異なる部分についての
み述べる。
【０１９７】すなわち、このＭＯＳＦＥＴは、第１２又
は第１７の実施の形態の変形構成であり、ＳＩＰＯＳ等
の抵抗膜を用いて各ｐ型埋込み層の電位を固定するもの
であり、具体的には図４４に示すように、ｎ型オフセッ
ト層１０３上、ｐ型埋込み層１０４上及びｎ型ドレイン
層１０５上に絶縁膜１４１が形成され、この絶縁膜１４
１表面に各ｐ型埋込み層１０４に達するようにコンタク
トホール１４２が形成され、この絶縁膜１４１上にソー
ス電極１０８からドレイン電極１１１に向けて各ｐ型埋
込み層１０４相互と当該両電極１０８，１１１を接続す
るようにＳＩＰＯＳ部１４７が形成されている。
【０１９８】従って、ＳＩＰＯＳ部１４７の有する電気
抵抗により、ソース電極１０８とドレイン電極１１１と
の間の電圧が各ｐ型埋込み層１０４に分担され、各ｐ型
埋込み層１０４が電位固定されるため、高耐圧化を期待
することができる。
【０１９９】（第１９の実施の形態）次に、本発明の第
１９の実施の形態に係るＭＯＳＦＥＴについて説明す
る。
【０２００】図４５はこのＭＯＳＦＥＴの構成を模式的
に示す断面図である。このＭＯＳＦＥＴは、ｎ型ドレイ
ン層としてのｎ型基板２０１上にｎ型ベース層２０２が
形成され、ｎ型ベース層２０２内にはストライプ状のｐ
型埋込み層２１０が形成されている。また、ｎ型ベース
層２０２の表面にはｐ型ベース層２０３が形成されてい
る。ｐ型ベース層２０３およびｎ型ベース層２０２内に
は、ｐ型ベース層２０３を貫通し、ｎ型ベース層２０２
の途中の深さまで達する深さの複数のトレンチ２０４が
形成される。トレンチ２０４内にはゲート絶縁膜２０５
を介してゲート電極２０６が埋め込み形成されている。
【０２０１】ｐ型ベース層２０３の表面内にはトレンチ
２０４の上部に接してｎ型ソース層２０７が形成されて
いる。ｐ型ベース層２０３およびｎ型ソース層２０７の
両方にコンタクトするようにソース電極２０８が設けら
れている。また、ｎ型基板２０１には、ｎ型ベース層２
０２とは反対側の表面上にドレイン電極２０９が形成さ
れている。
【０２０２】ここで、ｐ型埋込み層２１０は、前述同様
に、複数のストライプ状のｐ型領域が終端部にて互いに
接続されて形成されている。
【０２０３】次に、このようなＭＯＳＦＥＴの作用を説
明する。
【０２０４】始めに、このＭＯＳＦＥＴのオン状態につ
いて述べる。
【０２０５】いま、ソース電極２０８に対して正となる
電圧がドレイン電極２０９に印加された状態で、ゲート
電極２０６が正バイアスされたとする。このゲート電極
２０６の正バイアスにより、ｐ型ベース層２０３のトレ
ンチ２０４に接した部分はｎ型の反転層が形成される。
よって、電子がこの反転層を通ってｎ型ソース層２０７
からｎ型ベース層２０２に流れ、ＭＯＳＦＥＴが導通状
態となる。
【０２０６】次に、このＭＯＳＦＥＴのオフ状態につい
て説明する。
【０２０７】いま、ゲート電極２０６が０バイアス又は
負バイアスされた状態で、ソース電極２０８に対して正
となる電圧がドレイン電極２０９に印加されたとする。
【０２０８】このとき、ｎ型ベース層２０２では、ｐ型
ベース層２０３からドレイン電極２０９に向けて空乏層
が広がり、各トレンチ２０４に挟まれたｎ型ベース層２
０２内に、電界の最強点が発生する。
【０２０９】さらに、ソース−ドレイン間電圧が上昇す
ると、空乏層がｐ型埋込み層２１０に到達し、ｐ型埋込
み層２１０はパンチスルー状態となって電位が固定され
る。またさらに、ソース−ドレイン間電圧が上昇する
と、空乏層はｐ型埋込み層２１０からドレイン電極２０
９側に広がる。したがって、ｎ型ベース層２０２内の電
界最強点の電界は固定されて上昇が阻止される。
【０２１０】ここで、ｐ型埋込み層２１０とトレンチ２
０４との間の距離と、ｎ型ベース層２０２の不純物濃度
とを、電界最強点の電界がｎ型ベース層２０２の電界強
度の限界値を越えないように設計することにより、半導
体装置の高耐圧化、低抵抗化を図ることができる。
【０２１１】また、ｎ型ベース層２０２内にｐ型埋込み
層２１０を複数積層することにより、更に高耐圧化、低
抵抗化を図ることができる。
【０２１２】（第２０の実施の形態）図４６は本発明の
第２０の実施の形態に係る半導体装置の構成を模式的に
示す断面図である。この半導体装置は、ｎ型ドレイン層
としてのｎ型基板２１１上にｎ型ベース層２１２が形成
され、ｎ型ベース層２１２内にはストライプ状のｐ型埋
込み層２２０が形成されている。また、ｎ型ベース層２
１２の表面にはｎ型ソース層２１３が形成されている。
また、ｎ型ベース層２１２内にはｐ型ベース層２１４が
埋め込み形成されている。各々のｐ型ベース層２１４は
電気的に接続されており、ｐ型ベース層２１４に接して
ベース電極２１５が設けられている。またｎ型ソース層
２１３の表面にはソース電極２１６が設けられている。
さらに、ｎ型基板２１１には、ｎ型ベース層２１２とは
反対側の表面上にドレイン電極２１７が形成されてい
る。
【０２１３】次に、この半導体装置の動作を説明する。
【０２１４】いま、ベース電極２１５が０バイアスされ
た状態で、ソース電極２１６に対して正となる電圧がド
レイン電極２１７に印加されたとする。半導体装置は、
電子がｎ型ソース層２１３から各ｐ型ベース層２１４の
間を通ってｎ型ドレイン層２１１に流れ、導通状態とな
る。
【０２１５】ここで、ベース電極２１５を正バイアス状
態にすると、正孔がｐ型ベース層２１４からｎ型ベース
層２１２中に注入され、ｐ型ベース層２１４の近傍で導
伝変調が起こり、半導体装置の抵抗が減少する。
【０２１６】一方、半導体装置のオフ状態、すなわちベ
ース電極２１５が負バイアスされた状態で、ソース電極
２１６に対して正となる電圧がドレイン電極２１７に印
加されたとする。ベース電極２１５が負バイアスされる
と、空乏層が各ｐ型ベース層２１４からｎ型ベース層中
に広がり、これら空乏層同士が接触して電流経路が遮断
される。さらに、ドレイン電極２１７に向かって空乏層
が広がり、ｐ型ベース層２１４直下に電界の最強点が発
生する。
【０２１７】さらに、ソース・ドレイン間電圧が上昇す
ると、空乏層がｐ型埋込み層２２０に到達し、このと
き、ｐ型埋込み層２２０はパンチスルー状態となって電
位が固定される。またさらに、ソース−ドレイン間電圧
が上昇すると、空乏層は埋込み層２２０からドレイン電
極側に広がる。したがって、ｎ型ベース層２内の電界最
強点の電界は固定されて上昇が阻止される。
【０２１８】ｐ型埋込み層２２０とｐ型ベース層２１４
との間の距離と、ｎ型ベース層２１２の不純物濃度と
を、電界最強点の電界がｎ型ベース層２１２の電界強度
の限界値を越えないように設計することにより、この半
導体装置の高耐圧化、低抵抗化を図ることができる。
【０２１９】また、ｎ型ベース層２１２内にｐ型埋込み
層２２０を複数積層することにより、更に高耐圧化、低
抵抗化を図ることができる。
【０２２０】（第２１の実施の形態）図４７は本発明の
第２１の実施の形態に係る半導体装置の構成を模式的に
示す断面図であり、図４６と同一部分には同一符号を付
してその詳しい説明は省略し、ここでは異なる部分につ
いてのみ述べる。
【０２２１】すなわち、この半導体装置は、第２０の実
施形態の半導体装置の変形構成であり、ターンオフの確
実性を向上させたものである。具体的にはｎ型ベース層
２１２の途中の深さまで達するトレンチ２１８を形成
し、その側壁および底面全面にｐ型ベース層２１４が形
成されている。
【０２２２】これにより、ベース電極２１５が負バイア
スされたオフ状態のとき、破線で示すように、各々のｐ
型ベース層２１４から伸びる空乏層が接する部分が面状
になるので、電流経路を確実に遮断することができる。
【０２２３】（第２２の実施の形態）図４８は本発明の
第２２の実施の形態に係る半導体装置の構成を模式的に
示す断面斜視図である。この半導体装置は、ｎ型ドレイ
ン層としてのｎ型基板２２１上にｎ型ベース層２２２が
形成され、ｎ型ベース層２２２内にはストライプ状のｐ
型埋込み層２３０が形成されている。また、ｎ型ベース
層２２２内には、ｎ型ベース層２２２の途中の深さまで
達する深さの複数のトレンチ２２４がストライプ状に形
成されている。トレンチ２２４内には絶縁膜２２５を介
してｐ型ポリシリコン電極２２６が埋め込み形成されて
いる。また、ｎ型ベース層２２２の表面内には、トレン
チ２２４の上部に接するように、ｎ型ソース層２２７が
選択的に形成されている。ｐ型ポリシリコン電極２２６
およびｎ型ソース層２２７に接するようにソース電極２
２８が形成されている。
【０２２４】また、ｎ型ベース層２２２表面の、トレン
チ２２４の端部付近には、トレンチ２２４より深くｐ型
ベース層２２３が拡散形成されている。ｐ型ベース層２
２３の表面にはベース電極２２９が形成されている。ま
た、ｎ型基板２２１には、ｎ型ベース層２２２とは反対
側の表面上にドレイン電極２３１が形成されている。
【０２２５】次に、この半導体装置の動作を説明する。
【０２２６】この素子のソース電極２２７に対して、ド
レイン電極２３１に正電圧が印加された状態で、ベース
電極２２９が正バイアスされると、正孔がｐ型ベース層
２２３からｎ型ベース層２２２に注入されると共に、絶
縁膜２２５に沿ってｎ型ソース層２２７に向かって流れ
込む。一方、電子は、流れ込んだ正孔の量に応じてｎ型
ソース層２２７からｎ型ベース層２２２中に注入され、
ソース・ドレイン間に印加された電圧に引かれて、ドレ
イン電極２３１に向かって流れる。よって、半導体装置
が導通状態となる。このとき、ｐ型ベース層２２３から
正孔が注入されたことにより、ｎ型ベース層２２内で導
伝変調が起きるので、更に抵抗が減少する。
【０２２７】この半導体装置のオフ状態、すなわちベー
ス電極２２９が０バイアス又は負バイアスされた状態
で、ソース電極２２８に対して正となる電圧がドレイン
電極２３１に印加されたとする。
【０２２８】このとき、ｎ型ベース層２２２とｐ型ポリ
シリコン電極２２６の拡散電位差により、トレンチ２２
４から空乏層が広がり、空乏層同士が接触する。また、
ｐ型ベース層２２３からも同時に空乏層が広がるので、
電流経路が遮断される。さらに、空乏層はドレイン電極
２３１側に向かって広がり、ｐ型ベース電極２３２直下
に、電界の最強点が発生する。
【０２２９】さらに、ソース・ドレイン間電圧の上昇に
比例し、空乏層がｐ型埋込み層２３０に到達し、このと
き、ｐ型埋込み層２３０はパンチスルー状態となって電
位が固定される。さらに、ソース・ドレイン間電圧が上
昇すると、空乏層はｐ型埋込み層２３０からドレイン電
極２３１側に広がる。したがって電界最強点の電界は固
定されて上昇が阻止される。
【０２３０】ｐ型埋込み層２３０とｐ型ベース層２２３
の距離とｎ型ベース層２２２の不純物濃度を、電界最強
点の電界がｎ型ベース層２２２の電界強度の限界値を越
えないように設計することにより、この半導体装置の高
耐圧化、低抵抗化を図ることができる。また、ｎ型ベー
ス層２２２内にｐ型埋込み層２３０を複数積層すること
により、更に高耐圧化、低抵抗化を図ることができる。
【０２３１】なお、第２０ないし第２２の実施の形態に
おいては各ｐ型埋込み層２２０（，２３０）で分けられ
たｎ型ベース層２１２（，２２２）のうち、ｐ型ベース
層２１３（，２２３）と隣接するｎ型ベース層２１
２（，２２２）は濃度を薄くし且つ他のｎ型ベース層２
１２（，２２２）に比べて厚さを厚くし、且つ分担電圧
を高くすることで、さらに低抵抗化、高耐圧化を図るこ
とができる。理由は、ｐ型ベース層２１３（，２２３）
の付近は高注入状態となるので、高抵抗のｎ型ベース層
２１２（，２２２）でもオン状態の抵抗が低く抑制され
るため、ｐ型ベース層２１３（，２２３）から離れたｎ
型ベース層２１２（，２２２）の分担電圧を低下させて
抵抗を下げた方が素子全体の抵抗が低下されるからであ
る。
【０２３２】次に、このときのｐ型埋込み層の具体的な
設計方法を、前述した図１を用いて説明する。
【０２３３】例えば製品仕様により、ソース電極２２と
ドレイン電極１２との間の耐圧ＢＶと、ソース電極２２
とドレイン電極１２との間におけるｐ型埋込み層１４，
１６の層数Ｍとが決定されたとする。
【０２３４】続いて、各ｐ型埋込み層１４，１６により
（Ｍ＋１）層に分割されたｎ型ベース層１３，１５，１
７のうち、ソース電極２２側でｐ型ベース層１８に接す
るｎ型ベース層１７の分担する電圧Ｖ1 が決定される。
【０２３５】具体的には、仮に前述した（１）式による
分担電圧Ｖｓが算出され、この仮の分担電圧Ｖｓ以上と
なる値に、分担電圧Ｖ1 が次の（１０）式の通りに決定
される。
【０２３６】 Ｖ1 ≧Ｖｓ …（１０） 同様に、分担電圧Ｖ2 が次の（１０ａ）式のように得ら
れる。
【０２３７】 Ｖ2 ≧Ｖｓ …（１０ａ） 但し、Ｖ2 は、ｐ型埋込み層１４，１６により（Ｍ＋
１）層に分割されたｎ型ベース層１３，１５，１７のう
ち、ｎ型ドレイン層１１に接するｎ型ベース層１３の分
担する電圧である。
【０２３８】また、以上の決定内容に基づいて、他の部
分の分担電圧Ｖｓが次の（１１）式により得られる。な
お、ここで決定したＶｓも上記（１０）式，（１０ａ）
式を満たすのはいうまでもない。
【０２３９】 Ｖｓ＝（ＢＶ−Ｖ1 −Ｖ2 ）／（Ｍ−１）［Ｖ］ …（１１） 但し、Ｖｓは、ｐ型埋込み層１４，１６により（Ｍ＋
１）層に分割されたｎ型ベース層１３，１５，１７のう
ち、ｐ型ベース層１８及びｎ型（又はｐ型）ドレイン層
１１の双方に接しない（Ｍ−１）層のｎ型ベース層１５
の分担する電圧である。
【０２４０】Ｖ2 は、ｐ型埋込み層１４，１６により
（Ｍ＋１）層に分割されたｎ型ベース層１３，１５，１
７のうち、ｎ型ドレイン層１１に接するｎ型ベース層１
３の分担する電圧である。
【０２４１】以下、前述同様に、分担電圧Ｖ1 のｎ型ベ
ース層１７における不純物濃度Ｎ1と厚さＷ1 とが次の
（１２）式及び（１３）式に示すように得られる。
【０２４２】 Ｎ1 ＜１．８９７ ×１０18×Ｖ1 -1.35 ［ｃｍ-3］ …（１２） Ｗ1 ＜１．１２４７×１０10×Ｎ1 -0.85 ［ｃｍ］ …（１３） また同様に、分担電圧Ｖ2 のｎ型ベース層１３における
不純物濃度Ｎ2 と厚さＷ2 とが次の（１４）式及び（１
５）式に示すように得られる。
【０２４３】 Ｎ2 ＜１．８９７ ×１０18×Ｖ2 -1.35 ［ｃｍ-3］ …（１４） Ｗ2 ＜１．１２４７×１０10×Ｎ2 -0.85 ［ｃｍ］ …（１５） なお、式（１５）は一例であり、厚さＷ2 は、任意に設
定可能であって式（１５）に制限されない。
【０２４４】また同様に、分担電圧Ｖｓのｎ型ベース層
１５における不純物濃度Ｎｓと厚さＷｓとが次の（１
６）式及び（１７）式に示すように得られる。
【０２４５】 Ｎｓ＜１．８９７ ×１０18×Ｖｓ-1.35 ［ｃｍ-3］ …（１６） Ｗｓ＜１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］ …（１７） 以上のように各ｎ型ベース層１３，１５，１７に異なる
電圧を分担させることもできる。また、（１０）式〜
（１７）式に示すように設計条件を明確化しているの
で、確実に動作する素子を再現性よく形成することがで
きる。さらに、これら（１０）式〜（１７）式に示す設
計条件は、プレーナ構造やトレンチ構造あるいは縦型、
横型などの素子構造を問わず、前述した各実施形態に適
用可能である。
【０２４６】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。
【０２４７】
【発明の効果】以上説明したように請求項１の発明によ
れば、オフ状態の際に、印加電圧の増加に比例して空乏
層が第１導電型半導体層中を第２の主電極側から第１の
主電極側に広がり、この空乏層が第２導電型埋込み層に
到達したとき、パンチスルー現象により、第２導電型埋
込み層が当該空乏層中の電界強度を固定してその上昇を
抑止するので、このときの電界強度の最大値を越える電
界強度の限界値をもつ範囲で第１導電型半導体層の不純
物濃度を増加させてオン抵抗を低下させることにより、
高耐圧であってもオン状態での電圧降下を低下できる縦
型の半導体装置を提供できる。
【０２４８】また、請求項２の発明によれば、請求項１
と同様の効果に加え、電流制御構造により、第１の主電
極から第２の主電極へ流れる電流を制御できる縦型の半
導体装置を提供できる。
【０２４９】さらに、請求項３の発明によれば、オフ状
態の際に、印加電圧の増加に比例して空乏層が第２導電
型ベース層からドレイン電極側に広がり、この空乏層が
第２導電型埋込み層に到達したとき、パンチスルー現象
により、第２導電型埋込み層が当該空乏層中の電界強度
を固定してその上昇を抑止するので、このときの電界強
度の最大値を越える電界強度の限界値をもつ範囲で第１
導電型半導体層の不純物濃度を増加させてオン抵抗を低
下させることにより、高耐圧であってもオン状態での電
圧降下を低下できる縦型の半導体装置を提供できる。
【０２５０】また、請求項４の発明によれば、ゲート絶
縁膜とゲート電極とが第２導電型ベース層を貫通し、第
１導電型半導体層の途中の深さまで達する溝内に形成さ
れているので、請求項３と同様の効果を奏するトレンチ
構造の半導体装置を提供できる。
【０２５１】さらに、請求項５の発明によれば、請求項
１乃至請求項３のいずれかの効果に加え、第２導電型埋
込み層がメッシュ形状を有しているため、ストライプ形
状に比べて容易に高耐圧化できる半導体装置を提供でき
る。
【０２５２】また、請求項６の発明によれば、第２導電
型埋込み層がストライプ形状を有しているため、請求項
１乃至請求項３のいずれかと同様の作用を奏する半導体
装置を提供できる。さらに、請求項７の発明によれば、
第２導電型埋込み層がドット形状を有することにより、
請求項１乃至請求項３のいずれかの効果に加え、素子の
終端部にてガードリングと同様に作用するため、プレー
ナ構造の場合、高耐圧の半導体装置を形成できる。ま
た、請求項８の発明によれば、請求項７の効果に加え、
第２導電型埋込み層としては、ドット形状を有する各ド
ットが１行毎に半間隔ずれ、互いに隣り合う行及び列の
ドットと等間隔に配置されたので、高密度なドットパタ
ーンを形成でき、耐圧的に有利な半導体装置を提供でき
る。
【０２５３】さらに、請求項９の発明によれば、請求項
３の効果に加え、高耐圧であっても、オン状態での電圧
降下を低下できるＭＯＳＦＥＴ等の半導体装置を提供で
きる。
【０２５４】また、請求項１０の発明によれば、請求項
３の効果に加え、ドレイン電極側に第２導電型ドレイン
層を有するバイポーラ素子であっても、前述同様に、高
耐圧であっても、オン状態での電圧降下を低下できるＩ
ＧＢＴ等の半導体装置を提供できる。
【０２５５】さらに、請求項１１の発明によれば、第２
導電型埋込み層が、制御電極とは異なる電位であり、電
位的に浮いた状態であるので、請求項２と同様の効果を
奏する半導体装置を提供できる。
【０２５６】また、請求項１２，１７，１８の発明によ
れば、第１の主電極と第２の主電極との間の耐圧ＢＶ
と、第１の主電極と第２の主電極との間における第２導
電型埋込み層の層数Ｍと、これら第２導電型埋込み層に
より（Ｍ＋１）層に分割された第１導電型半導体層のう
ち、第１の主電極に最も近い第１導電型半導体層の分担
する電圧Ｖ1 と、第１の主電極に最も近い第１導電型半
導体層の不純物濃度Ｎ1と、第１の主電極に最も近い第
１導電型半導体層の厚さＷ1 と、各第２導電型埋込み層
により（Ｍ＋１）層に分割された第１導電型半導体層の
うち、第２の主電極に最も近い第１導電型半導体層の分
担する電圧Ｖ2 と、第２の主電極に最も近い第１導電型
半導体層の不純物濃度Ｎ2 と、各第２導電型埋込み層に
より（Ｍ＋１）層に分割された第１導電型半導体層のう
ち、第１の主電極及び第２の主電極から離れた （Ｍ−
１）層の第１導電型半導体層の分担する電圧Ｖｓと、
（Ｍ−１）層の第１導電型半導体層の不純物濃度Ｎｓ
と、（Ｍ−１）層の第１導電型半導体層の厚さＷｓとの
夫々の設計条件を所定の式にて明確化しているので、請
求項１又は請求項２の効果に加え、確実に動作する素子
を再現性よく形成できる半導体装置を提供できる。
【０２５７】さらに、請求項１３，１９の発明によれ
ば、ソース電極とドレイン電極との間の耐圧ＢＶと、ソ
ース電極とドレイン電極との間における第２導電型埋込
み層の層数Ｍと、これら第２導電型埋込み層により（Ｍ
＋１）層に分割された第１導電型半導体層のうち、第２
導電型ベース層に接する第１導電型半導体層の分担する
電圧Ｖ1 と、第２導電型ベース層に接する第１導電型半
導体層の不純物濃度Ｎ1と、第２導電型ベース層に接す
る第１導電型半導体層の厚さＷ1 と、各第２導電型埋込
み層により（Ｍ＋１）層に分割された第１導電型半導体
層のうち、ドレイン層に接する第１導電型半導体層の分
担する電圧Ｖ2 と、ドレイン層に接する第１導電型半導
体層の不純物濃度Ｎ2 と、各第２導電型埋込み層により
（Ｍ＋１）層に分割された第１導電型半導体層のうち、
第２導電型ベース層及びドレイン層の双方に接しない
（Ｍ−１）層の第１導電型半導体層の分担する電圧Ｖｓ
と、（Ｍ−１）層の第１導電型半導体層の不純物濃度Ｎ
ｓと、（Ｍ−１）層の第１導電型半導体層の厚さＷｓと
の夫々の設計条件を所定の式にて明確化しているので、
請求項３の効果に加え、確実に動作する素子を再現性よ
く形成できる半導体装置を提供できる。
【０２５８】また、請求項１４の発明によれば、第２導
電型埋込み層を取り囲むように略方形状に形成された埋
込み第２導電型ガードリング領域を備えた終端構造なの
で、請求項１乃至請求項３のいずれかの効果に加え、各
埋込み第２導電型ガードリング領域により、半導体装置
終端部における等電位線の間隔を広げて電界集中を緩和
すると共に、半導体装置終端部の耐圧劣化を阻止できる
半導体装置を提供できる。
【０２５９】さらに、請求項１５の発明によれば、第２
導電型埋込み層を取り囲むように略方形状に形成され、
第２導電型埋込み層のキャリア密度よりも低いキャリア
密度を有する埋込み第２導電型リサーフ領域を備えたの
で、請求項１乃至請求項３のいずれかと同様の効果を奏
する半導体装置を提供できる。
【０２６０】また、請求項１６の発明によれば、請求項
１乃至請求項３のいずれかの効果に加え、第１導電型半
導体層の終端部が、傾斜を有するベベル構造に形成され
たことにより、ｐｎ接合終端の電界強度を緩和するベベ
ル構造の利点を奏する半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＯＳＦＥＴ
の構成を示す模式図。
【図２】同実施の形態におけるｐ型埋込み層の寸法を説
明するための模式図。
【図３】図３は同実施の形態におけるＭＯＳＦＥＴの作
用を説明するための図。
【図４】同実施の形態における電界強度分布の２次元数
値計算による算出結果を示す図。
【図５】図５は同実施の形態におけるＭＯＳＦＥＴと従
来のＭＯＳＦＥＴとを比較説明するための模式図。
【図６】同実施の形態における分担電圧Ｖｓからキャリ
ア密度Ｎｓを決定するための図。
【図７】同実施の形態におけるキャリア密度Ｎｓから厚
さＷｓを決定するための図。
【図８】同実施の形態におけるＭＯＳＦＥＴの等価回路
を説明するための模式図。
【図９】同実施の形態におけるＭＯＳＦＥＴにおけるオ
ン抵抗と耐圧の関係を示す図。
【図１０】本発明に係るＭＯＳＦＥＴにて理論的に可能
なオン抵抗と耐圧の関係を示す図。
【図１１】図１１は本発明の第２の実施の形態に係るＭ
ＯＳＦＥＴのｐ型埋込み層の構成を示す模式図並びに図
１に示すｐ型埋込み層の拡大図。
【図１２】本発明の第３の実施の形態に係るショットキ
ーバリアダイオードの構成を示す模式図。
【図１３】本発明の第４の実施の形態に係るショットキ
ーバリアダイオードの構成を示す模式図。
【図１４】本発明の第５の実施の形態に係るＩＧＢＴの
構成を示す模式図。
【図１５】本発明の第６の実施の形態に係るＩＧＢＴの
構成を示す模式図。
【図１６】本発明の第７の実施の形態に係るＩＧＢＴの
構成を示す模式図。
【図１７】本発明に係る半導体装置の形成方法を説明す
るための工程断面図。
【図１８】本発明に係る半導体装置の形成方法を説明す
るための工程断面図。
【図１９】本発明に係る半導体装置の形成方法を説明す
るための工程断面図。
【図２０】本発明に係る半導体装置の形成方法を説明す
るための工程断面図。
【図２１】本発明に係る半導体装置の形成方法を説明す
るための模式図。
【図２２】本発明に係るストライプ形状のｐ型埋込み層
を形成するためのマスクパターンを示す平面図。
【図２３】本発明に係る図１６の変形パターンを示す平
面図。
【図２４】本発明に係るメッシュ形状のｐ型埋込み層を
形成するためのマスクパターンを示す平面図。
【図２５】本発明に係るメッシュ形状のｐ型埋込み層を
形成するためのマスクパターンを示す平面図。
【図２６】本発明に係るドット状のｐ型埋込み層を形成
するためのマスクパターンを示す平面図。
【図２７】本発明に係る図２６の変形パターンを示す平
面図。
【図２８】本発明に係るストライプ形状で位置合せの不
要なｐ型埋込み層のマスクパターンを示す平面図。
【図２９】本発明に係る図２８の変形パターンを示す平
面図。
【図３０】本発明に係る図２２のXXXV−XXXV線矢視断面
図、
【図３１】本発明の第８の実施の形態に係るＭＯＳＦＥ
Ｔの終端構造を示す模式図。
【図３２】本発明の第９の実施の形態に係るＭＯＳＦＥ
Ｔの終端構造を示す模式図。
【図３３】本発明の第１０の実施の形態に係るＭＯＳＦ
ＥＴの終端構造を示す模式図。
【図３４】本発明の第１１の実施の形態に係るＭＯＳＦ
ＥＴの終端構造を示す模式図。
【図３５】本発明の第１２の実施の形態に係るＭＯＳＦ
ＥＴの構成を示す模式図。
【図３６】同実施の形態におけるＭＯＳＦＥＴの平面
図。
【図３７】同実施の形態におけるＭＯＳＦＥＴの変形構
成を示す平面図。
【図３８】本発明の第１３の実施の形態に係るＭＯＳＦ
ＥＴの構成を示す模式図。
【図３９】本発明の第１４の実施の形態に係るＭＯＳＦ
ＥＴの構成を示す模式図。
【図４０】本発明の第１５の実施の形態に係るＭＯＳＦ
ＥＴの構成を示す模式図。
【図４１】同実施の形態における図４０のXLVI−XLVI線
矢視断面図。
【図４２】本発明の第１６の実施の形態に係るＭＯＳＦ
ＥＴの構成を示す模式図。
【図４３】本発明の第１７の実施の形態に係るＭＯＳＦ
ＥＴの構成を示す模式図。
【図４４】本発明の第１８の実施の形態に係るＭＯＳＦ
ＥＴの構成を示す模式図。
【図４５】本発明の第１９の実施の形態に係るＭＯＳＦ
ＥＴの構成を示す模式図。
【図４６】本発明の第２０の実施の形態に係る半導体装
置の構成を示す模式図。
【図４７】本発明の第２１の実施の形態に係る半導体装
置の構成を示す模式図。
【図４８】本発明の第２２の実施の形態に係る半導体装
置の構成を模式的に示す断面斜視図。
【図４９】従来のＭＯＳＦＥＴの構成を示す模式図。
【図５０】従来のＭＯＳＦＥＴにおけるオン抵抗と耐圧
の関係を示す図。
【図５１】従来のバイポーラトランジスタの構成を模式
的に示す断面図。
【図５２】従来のＩＧＢＴの構成を模式的に示す断面
図。
【図５３】従来のＭＯＳＦＥＴ及びＩＧＢＴにおけるオ
ン状態での電圧降下と電流との関係を示す図。
【符号の説明】
１１，３１，６１，６７，６８，２０１，２１１，２２
１…ｎ型基板 １２，４２，１１１，１３１，２０９，２１７，２３１
…ドレイン電極 １３，１５，１７，３２，３２1 〜３２3 ，３４，４
４，４４1 〜４４4 ，４６，６２，６６，２０２，２１
２，２２２…ｎ型ベース層 １４，１４ａ，１６，１６ａ，３３，３３1 〜３３3 ，
４５，４５1 〜４５4，１０４，１１２，１２７，１４
４，２１０，２３０…ｐ型埋込み層 １８，４８，１０６，１２４，２０３，２１４…ｐ型ベ
ース層 １９，４９，１０７，１２６，２０７，２１３，２２７
…ｎ型ソース層 ２０，５０…Ｓｉ酸化膜 ２１，５１，１１０，１３０，２０６…ゲート電極 ２２，５２，１０８，１２８，２０８，２１６，２２８
…ソース電極 ３５…ショットキー電極 ３６…オーミック電極 ４１…ｐ型基板 ４３…ｎ型バッファ層 ４７，４７ａ…ｎ+ 型層 ６３…マスク ６４…イオン ６５…イオン注入層 ７１…枠部 ７２，８１…ストライプ部 ７３…中心部 ７４…ゲート電極パッド ７５…領域 ７６，８２…接続部 ７７…メッシュ部 ７８…ドット ８３…方形部 ９１…埋込みガードリング ９２…等電位線 ９３…埋込みリサーフ １０１，１２１…基板 １０２…ｎ- 型層 １０３，１２３…ｎ型オフセット層 １０５，１２５…ｎ型ドレイン層 １０９，１２９…酸化膜 １２２…埋込み酸化膜 １４１，２２５…絶縁膜 １４２…コンタクトホール １４３…等電位電極 １４５…ｐ型接続層 １４６，１４７…ＳＩＰＯＳ部 ２０４，２１８，２２４…トレンチ ２０５…ゲート絶縁膜 ２１５，２２９…ベース電極 ２２６…ｐ型ポリシリコン電極 ＢＶ…耐圧 Ｖｓ，Ｖ1 ，Ｖ2 …（分担）電圧 Ｎｓ，Ｎ1 ，Ｎ2 …不純物濃度 Ｗｓ，Ｗ1 ，Ｗ2 …厚さ ｔ…厚さ Ｗ…形成間隔 Ｍ…層数
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−7154（ＪＰ，Ａ) 特開 平５−82792（ＪＰ，Ａ) 特開 平７−130996（ＪＰ，Ａ) 特開 平４−332173（ＪＰ，Ａ) 特開 平６−334188（ＪＰ，Ａ) 特開 昭64−11367（ＪＰ，Ａ) 特開 昭55−98872（ＪＰ，Ａ) 実開 昭54−108660（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/06 H01L 29/47 H01L 29/73 - 29/735 H01L 29/74 - 29/747 H01L 29/80 - 29/812 H01L 29/872

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の主電極と、 第２の主電極と、 前記第１の主電極と前記第２の主電極との間に介在して
    設けられた高抵抗の第１導電型半導体層と、 前記第１の主電極と第２の主電極とを結ぶ方向とは略直
    交する層であって、電流経路となる複数の間隙を有し、
    前記第１の主電極付近から伸びる空乏層が達したときに
    パンチスルー状態となって半導体装置本体のどの電極と
    も異なる電位となる、前記第１導電型半導体層中に選択
    的に形成された第２導電型埋込み層とを備えたことを特
    徴とする縦型の半導体装置。
  2. 【請求項２】第１の主電極と、 第２の主電極と、 前記第１の主電極と前記第２の主電極との間に介在して
    設けられた高抵抗の第１導電型半導体層と、 前記第１導電型半導体層に接して設けられ、前記第１の
    主電極から前記第２の主電極へ流れる電流を制御するた
    めの制御電極を有する電流制御構造と、 前記第１の主電極と前記第２の主電極とを結ぶ方向とは
    略直交する層であって、前記第１導電型半導体層中に選
    択的に形成され、前記第１の主電極付近から伸びる空乏
    層が達したときにパンチスルー状態となって電位固定さ
    れる第２導電型埋込み層とを備えたことを特徴とする縦
    型の半導体装置。
  3. 【請求項３】ドレイン層と、 このドレイン層の表面上に形成されたドレイン電極と、 前記ドレイン層における前記ドレイン電極とは反対側の
    面に形成された高抵抗の第１導電型半導体層と、 この第１導電型半導体層の前記ドレイン層を形成した側
    とは反対側の表面上に選択的に形成された第２導電型ベ
    ース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型ソース層と、 この第１導電型ソース層と前記第２導電型ベース層とに
    形成されたソース電極と、 前記第１導電型ソース層と前記第２導電型ベース層と前
    記第１導電型半導体層とにゲート絶縁膜を介して接する
    ゲート電極と、 前記ドレイン電極と前記ソース電極とを結ぶ方向とは略
    直交する層であって、電流経路となる複数の間隙を有し
    て前記第１導電型半導体層中に選択的に形成され、前記
    ソース電極付近から伸びる空乏層が達したときにパンチ
    スルー状態となって電位固定される第２導電型埋込み層
    とを備えたことを特徴とする縦型の半導体装置。
  4. 【請求項４】 請求項３に記載の半導体装置であって、 前記ゲート絶縁膜と前記ゲート電極とは、前記第２導電
    型ベース層を貫通し、前記第１導電型半導体層の途中の
    深さまで達する溝内に形成されていることを特徴とする
    半導体装置。
  5. 【請求項５】 請求項１乃至請求項３のいずれか１項に
    記載の半導体装置であって、 前記第２導電型埋込み層はメッシュ形状を有することを
    特徴とする半導体装置。
  6. 【請求項６】 請求項１乃至請求項３のいずれか１項に
    記載の半導体装置であって、 前記第２導電型埋込み層はストライプ形状を有すること
    を特徴とする半導体装置。
  7. 【請求項７】 請求項１乃至請求項３のいずれか１項に
    記載の半導体装置であって、 前記第２導電型埋込み層はドット形状を有することを特
    徴とする半導体装置。
  8. 【請求項８】 請求項７に記載の半導体装置であって、 前記第２導電型埋込み層は、前記ドット形状を有する各
    ドットが１行毎に半間隔ずれ、互いに隣り合う行及び列
    のドットと等間隔に配置されたことを特徴とする半導体
    装置。
  9. 【請求項９】 請求項３に記載の半導体装置であって、 前記ドレイン層は第１導電型であることを特徴とする半
    導体装置。
  10. 【請求項１０】 請求項３に記載の半導体装置であっ
    て、 前記ドレイン層は第２導電型であることを特徴とする半
    導体装置。
  11. 【請求項１１】 請求項２に記載の半導体装置であっ
    て、 前記第２導電型埋込み層は、前記制御電極とは異なる電
    位であることを特徴とする半導体装置。
  12. 【請求項１２】 請求項１又は請求項２に記載の半導体
    装置であって、 前記第１の主電極と前記第２の主電極との間の耐圧ＢＶ
    と、 前記第１の主電極と前記第２の主電極との間における前
    記第２導電型埋込み層の層数Ｍと、 これら第２導電型埋込み層により（Ｍ＋１）層に分割さ
    れた第１導電型半導体層のうち、前記第１の主電極に最
    も近い第１導電型半導体層の分担する電圧Ｖ1と、 前記第１の主電極に最も近い第１導電型半導体層の不純
    物濃度Ｎ1 と、 前記第１の主電極に最も近い第１導電型半導体層の厚さ
    Ｗ1 と、 前記各第２導電型埋込み層により（Ｍ＋１）層に分割さ
    れた第１導電型半導体層のうち、前記第２の主電極に最
    も近い第１導電型半導体層の分担する電圧Ｖ2と、 前記第２の主電極に最も近い第１導電型半導体層の不純
    物濃度Ｎ2 と、 前記各第２導電型埋込み層により（Ｍ＋１）層に分割さ
    れた第１導電型半導体層のうち、前記第１の主電極及び
    前記第２の主電極から離れた（Ｍ−１）層の第１導電型
    半導体層の分担する電圧Ｖｓと、 前記（Ｍ−１）層の第１導電型半導体層の不純物濃度Ｎ
    ｓと、 前記（Ｍ−１）層の第１導電型半導体層の厚さＷｓとが
    下記式の関係にあることを特徴とする半導体装置。 Ｖｓ＝（ＢＶ−Ｖ1 −Ｖ2 ）／（Ｍ−１）［Ｖ］ Ｖ1 ≧Ｖｓ Ｖ2 ≧Ｖｓ Ｎ1 ＜１．８９７ ×１０18×Ｖ1 -1.35 ［ｃｍ-3］ Ｎ2 ＜１．８９７ ×１０18×Ｖ2 -1.35 ［ｃｍ-3］ Ｎｓ＜１．８９７ ×１０18×Ｖｓ-1.35 ［ｃｍ-3］ Ｗ1 ＜１．１２４７×１０10×Ｎ1 -0.85 ［ｃｍ］ Ｗｓ＜１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］
  13. 【請求項１３】 請求項３に記載の半導体装置であっ
    て、 前記ソース電極と前記ドレイン電極との間の耐圧ＢＶ
    と、 前記ソース電極と前記ドレイン電極との間における前記
    第２導電型埋込み層の層数Ｍと、 これら第２導電型埋込み層により（Ｍ＋１）層に分割さ
    れた第１導電型半導体層のうち、前記第２導電型ベース
    層に接する第１導電型半導体層の分担する電圧Ｖ1 と、 前記第２導電型ベース層に接する第１導電型半導体層の
    不純物濃度Ｎ1 と、 前記第２導電型ベース層に接する第１導電型半導体層の
    厚さＷ1 と、 前記各第２導電型埋込み層により（Ｍ＋１）層に分割さ
    れた第１導電型半導体層のうち、前記ドレイン層に接す
    る第１導電型半導体層の分担する電圧Ｖ2 と、 前記ドレイン層に接する第１導電型半導体層の不純物濃
    度Ｎ2 と、 前記各第２導電型埋込み層により（Ｍ＋１）層に分割さ
    れた第１導電型半導体層のうち、前記第２導電型ベース
    層及び前記ドレイン層の双方に接しない（Ｍ−１）層の
    第１導電型半導体層の分担する電圧Ｖｓと、 前記（Ｍ−１）層の第１導電型半導体層の不純物濃度Ｎ
    ｓと、 前記（Ｍ−１）層の第１導電型半導体層の厚さＷｓと が下記式の関係にあることを特徴とする半導体装置。 Ｖｓ＝（ＢＶ−Ｖ1 −Ｖ2 ）／（Ｍ−１）［Ｖ］ Ｖ1 ≧Ｖｓ Ｖ2 ≧Ｖｓ Ｎ1 ＜１．８９７ ×１０18×Ｖ1 -1.35 ［ｃｍ-3］ Ｎ2 ＜１．８９７ ×１０18×Ｖ2 -1.35 ［ｃｍ-3］ Ｎｓ＜１．８９７ ×１０18×Ｖｓ-1.35 ［ｃｍ-3］ Ｗ1 ＜１．１２４７×１０10×Ｎ1 -0.85 ［ｃｍ］ Ｗｓ＜１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］
  14. 【請求項１４】 請求項１乃至請求項３のいずれか１項
    に記載の半導体装置であって、 前記第２導電型埋込み層を取り囲むように略方形状に形
    成された埋込み第２導電型ガードリング領域を備えたこ
    とを特徴とする半導体装置。
  15. 【請求項１５】 請求項１乃至請求項３のいずれか１項
    に記載の半導体装置であって、 前記第２導電型埋込み層を取り囲むように略方形状に形
    成され、前記第２導電型埋込み層のキャリア密度よりも
    低いキャリア密度を有する埋込み第２導電型リサーフ領
    域を備えたことを特徴とする半導体装置。
  16. 【請求項１６】 請求項１乃至請求項３のいずれか１項
    に記載の半導体装置であって、 前記第１導電型半導体層の終端部は傾斜を有するベベル
    構造に形成されたことを特徴とする半導体装置。
  17. 【請求項１７】 第１の主電極と、 第２の主電極と、 前記第１の主電極と前記第２の主電極との間に介在して
    設けられた高抵抗の第１導電型半導体層と、 前記第１導電型半導体層中に選択的に形成され、浮いた
    電位を有して前記第１の主電極と第２の主電極とを結ぶ
    方向とは略直交する方向に拡がって配置されており、電
    流経路として機能する複数の間隙を有し、前記第１の主
    電極付近から伸びる空乏層が自己に達したときに半導体
    装置本体のどの電極とも異なる前記浮いた電位となる第
    ２導電型埋込み層とを備えた半導体装置であって、 前記第１の主電極と前記第２の主電極との間の耐圧ＢＶ
    と、 前記第１の主電極と前記第２の主電極との間における前
    記第２導電型埋込み層の層数Ｍと、 前記第２導電型埋込み層と前記第１の主電極との間で前
    記第１の主電極に近接して配置された前記第１導電型半
    導体層の第１領域の分担する電圧Ｖ1 と、 前記第１導電型半導体層の第１領域の不純物濃度Ｎ
    1 と、 前記第１導電型半導体層の第１領域の厚さＷ1 と、 前記第２導電型埋込み層と前記第２の主電極との間で前
    記第２の主電極に近接して配置された第１導電型半導体
    層の第２領域の分担する電圧Ｖ2 と、 前記第１導電型半導体層の第２領域の不純物濃度Ｎ
    2 と、 前記第１導電型半導体層における第１領域と第２領域と
    の間である第３領域の分担する電圧Ｖｓと、 前記第１導電型半導体層の第３領域の不純物濃度Ｎ
    ｓと、 前記第１導電型半導体層の第３領域の厚さＷｓと、 が下記式の関係にあることを特徴とする半導体装置。 Ｖｓ＝（ＢＶ−Ｖ1 −Ｖ2 ）／（Ｍ−１）［Ｖ］ Ｖ1 ≧Ｖｓ Ｖ2 ≧Ｖｓ Ｎ1 ＜１．８９７ ×１０18×Ｖ1 -1.35 ［ｃｍ-3］ Ｎ2 ＜１．８９７ ×１０18×Ｖ2 -1.35 ［ｃｍ-3］ Ｎｓ＜１．８９７ ×１０18×Ｖｓ-1.35 ［ｃｍ-3］ Ｗ1 ＜１．１２４７×１０10×Ｎ1 -0.85 ［ｃｍ］ Ｗｓ＜１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］
  18. 【請求項１８】 請求項１７に記載の半導体装置であっ
    て、 前記第１導電型半導体層に接して設けられ、前記第１の
    主電極から前記第２の主電極へ流れる電流を制御するた
    めの制御電極を有する電流制御構造を備えたことを特徴
    とする半導体装置。
  19. 【請求項１９】ドレイン層と、 このドレイン層の表面上に形成されたドレイン電極と、 前記ドレイン層における前記ドレイン電極とは反対側の
    面に形成された高抵抗の第１導電型半導体層と、 この第１導電型半導体層の前記ドレイン層を形成した側
    とは反対側の表面に選択的に形成された第２導電型ベー
    ス層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型ソース層と、 この第１導電型ソース層と前記第２導電型ベース層とに
    形成されたソース電極と、 前記第１導電型ソース層と前記第２導電型ベース層と前
    記第１導電型半導体層とにゲート絶縁膜を介して接する
    ゲート電極と、 前記第１導電型半導体層中に選択的に形成され、浮いた
    電位を有して前記ドレイン電極と前記ソース電極とを結
    ぶ方向とは略直交する方向に拡がって配置されており、
    電流経路として機能する複数の間隙を有し、前記ソース
    電極付近から伸びる空乏層が自己に達したときに半導体
    装置本体のどの電極とも異なる前記浮いた電位となる第
    ２導電型埋込み層とを備えた半導体装置であって、 前記ドレイン電極と前記ソース電極との間の耐圧ＢＶ
    と、 前記ドレイン電極と前記ソース電極との間における前記
    第２導電型埋込み層の層数Ｍと、 前記第２導電型埋込み層と前記ソース電極との間で前記
    ソース電極に近接して配置された前記第１導電型半導体
    層の第１領域の分担する電圧Ｖ1 と、 前記第１導電型半導体層の第１領域の不純物濃度Ｎ
    1 と、 前記第１導電型半導体層の第１領域の厚さＷ1 と、 前記第２導電型埋込み層と前記ドレイン電極との間で前
    記ドレイン電極に近接して配置された第１導電型半導体
    層の第２領域の分担する電圧Ｖ2 と、 前記第１導電型半導体層の第２領域の不純物濃度Ｎ
    2 と、 前記第１導電型半導体層における第１領域と第２領域と
    の間である第３領域の分担する電圧Ｖｓと、 前記第１導電型半導体層の第３領域の不純物濃度Ｎ
    ｓと、 前記第１導電型半導体層の第３領域の厚さＷｓと、 が下記式の関係にあることを特徴とする半導体装置。 Ｖｓ＝（ＢＶ−Ｖ1 −Ｖ2 ）／（Ｍ−１）［Ｖ］ Ｖ1 ≧Ｖｓ Ｖ2 ≧Ｖｓ Ｎ1 ＜１．８９７ ×１０18×Ｖ1 -1.35 ［ｃｍ-3］ Ｎ2 ＜１．８９７ ×１０18×Ｖ2 -1.35 ［ｃｍ-3］ Ｎｓ＜１．８９７ ×１０18×Ｖｓ-1.35 ［ｃｍ-3］ Ｗ1 ＜１．１２４７×１０10×Ｎ1 -0.85 ［ｃｍ］ Ｗｓ＜１．１２４７×１０10×Ｎｓ-0.85 ［ｃｍ］
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