CN117291139A - 版图布局优化的dcdc稳压器 - Google Patents

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Abstract

本发明公开了一种版图布局优化的DCDC稳压器，包括驱动单元、静电防护单元，所述驱动单元包括PMOS驱动单元和NMOS驱动单元；所述静电防护单元位于所述PMOS驱动单元和所述NMOS驱动单元之间，以将两者分隔开，所述驱动单元和所述静电防护单元上方有多层相互接通的布线网络，所述布线网络包括交替分布的电源线、地线、VX线网络。本发明的版图布局优化的DCDC稳压器降低了闩锁效应风险、并加强了ESD能力。

Description

版图布局优化的DCDC稳压器
技术领域
本发明涉及集成电路设计领域，特别是涉及一种版图布局优化的DCDC稳压器。
背景技术
在半导体芯片设计领域，DC-DC（Direct Current - Direct Current，直流-直流）是常见的电源转换器，因其转换效率高等特点，广泛应用于各类芯片中。但由于DC-DC稳压器的电流非常大，通常上百毫安，设计人员需要在设计过程中布局布线时特别注意，一旦操作不当极易引发ESD（Electro-Static discharge，静电阻抗）及latchup（闩锁效应）风险。以BUCKDC-DC（Buck Direct Current - Direct Current，降压型直流-直流）为例，它是一种降压类型电路，主要元器件包括场效应管，电阻，电容等，通过控制场效应管的导通与关闭实现电源降压，BUCK本身的布局也很关键，因其电流较大，驱动管面积占比大，发生闩锁效应的概率就很大，同时还要兼顾电路的ESD能力。因此有必要提供一种新的解决方案来解决上述问题。
发明内容
本发明的主要目的在于提供一种版图布局优化的DCDC稳压器，旨在防止latchup风险、并提高ESD能力。
为实现上述目的，本发明提供一种版图布局优化的DCDC稳压器，包括驱动单元、静电防护单元，所述驱动单元包括PMOS驱动单元和NMOS驱动单元；所述静电防护单元位于所述PMOS驱动单元和所述NMOS驱动单元之间，以在晶片上将两者分隔开；所述驱动单元和所述静电防护单元上方有多层相互接通的布线网络，所述布线网络包括交替分布的电源线、地线、VX线网络。
优选地，所述PMOS驱动单元包括多个PMOS驱动管，所述PMOS驱动管上方包括至少一层横向交替分布的多条所述电源线和多条所述VX线、至少一层纵向交替分布的多条所述电源线和多条所述VX线；
所述NMOS驱动单元包括多个NMOS驱动管，所述NMOS驱动管上方包括至少一层横向交替分布的多条所述地线和多条所述VX线、至少一层纵向交替分布的多条所述地线和多条所述VX线；
所述PMOS驱动管上方的所述电源线延伸至所述静电防护单元上方，与位于所述NMOS驱动管上方、并延伸至所述静电防护单元上方的所述地线相互靠近，且所述电源线与所述地线之间的间距为所述电源线/所述地线线宽的1/3；所述PMOS驱动管上方的所述VX线延伸至所述静电防护单元上方，并与所述NMOS驱动管上方的所述VX线相接；
所述静电防护单元上方还包括至少一层纵向交替分布的多条所述电源线、所述地线和所述VX线。
优选地，在横向交替分布的布线网络层中，所述PMOS驱动管上方的所述电源线延伸到静电防护单元上方的部分，其宽度减小为原有的一半；所述NMOS驱动管上方的所述地线延伸到所述静电防护单元上方的部分，其宽度减小为原有的一半，与延伸到所述静电防护单元上方的所述电源线并列组成与原有宽度相当的电源线和地线，并与所述静电防护单元上方的所述VX线形成地线、电源线、VX线交替分布的布线网络。
优选地，所述PMOS驱动单元还包括第一逻辑电路，所述NMOS驱动单元还包括第二逻辑电路；所述第一逻辑电路上方包括至少一层横向分布的多条所述电源线和多条所述地线、至少一层纵向分布的所述电源线；所述第二逻辑电路上方包括至少一层横向分布的多条所述电源线和多条所述地线、至少一层纵向分布的所述地线。
优选地，在横向分布的布线网络层中，与所述第一逻辑电路、第二逻辑电路相邻的静电防护单元上方的所述电源线与所述地线交叉分布，以分别与所述第一逻辑电路和第二逻辑电路上方的电源线与地线相连。
优选地，所述静电防护单元为GGNMOS结构。
优选地，横向分布的电源线、地线、VX线位于同一层，纵向分布的电源线、地线、VX线位于同一层。
优选地，所述布线网络上方还包括封装垫，所述封装垫包括位于所述PMOS驱动管上方的电源封装垫、位于所述NMOS驱动管上方的地封装垫，以及位于所述静电防护单元上方和电源封装垫、地封装垫周围区域的VX封装垫。
优选地，所述封装垫由晶片上部的金属层形成。
优选地，所述电源线、地线和VX线由晶片上部的金属层形成。
本发明技术方案通过优化版图布局，通过静电防护单元将PMOS驱动单元和NMOS驱动单元分开的隔离技术，降低了latchup风险、并加强了ESD能力。
附图说明
图1为本发明实施例版图布局优化的DCDC稳压器中的布局示意图；
图2为本发明实施例版图布局优化的DCDC稳压器中带横向布线网络的示意图；
图3为本发明实施例版图布局优化的DCDC稳压器中带纵向布线网络的示意图；
图4为本发明实施例版图布局优化的DCDC稳压器中带封装垫的示意图。
附图标记：
PMOS驱动单元1，第一逻辑电路11，PMOS驱动管12；
NMOS驱动单元2，第二逻辑电路21，NMOS驱动管22；
静电防护单元3；
电源线31，地线32，VX线33；
电源封装垫P100，地封装垫G200，VX封装垫VX300。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
本发明实施例提供一种版图布局优化的DCDC稳压器，如图1所示，包括：驱动单元、静电防护单元3，所述驱动单元包括PMOS驱动单元1和NMOS驱动单元2；所述静电防护单元位于所述PMOS驱动单元1和所述NMOS驱动单元2之间，以将两者分隔开，所述驱动单元和所述静电防护单元3上方有多层相互接通的布线网络，所述布线网络包括交替分布的电源线31、地线32、VX线33网络。
本发明实施例通过优化版图布局，通过静电防护单元3将PMOS驱动单元1和NMOS驱动单元2分开的隔离技术，降低了latchup风险、并增强了ESD能力。
具体的，布线网络的层数与实际工作中选择的工艺、材料等因素相关。
在优选实施例中，静电防护单元3由GGNMOS管构成，用作静电保护。
在优选实施例中，如图1-图3所示，PMOS驱动单元1包括多个PMOS驱动管12，PMOS驱动管12上方包括至少一层横向交替分布的多条电源线31和多条VX线33，至少一层纵向交替分布的多条电源线31和多条VX线33；NMOS驱动单元2包括多个NMOS驱动管22，NMOS驱动管22上方包括至少一层横向交替分布的多条地线32和多条VX线33，至少一层纵向交替分布的多条地线32和多条VX线33。
PMOS驱动管12上方的电源线31延伸至静电防护单元3上方，与位于NMOS驱动管22上方、并延伸至静电防护单元3上方的地线32相互靠近，且电源线31与地线32之间的间距为电源线31/地线32线宽的1/3；PMOS驱动管12上方的VX线33延伸至静电防护单元3上方，并与NMOS驱动管22上方的VX线33相接；在另一些实施例中，电源线31与地线32之间的间距可根据不同的工艺来设计，只需满足DRC（design rule check，设计规则检查）规则即可。
静电防护单元3上方还包括至少一层纵向交替分布的多条电源线31、地线32和VX线33。具体的，在纵向分布的布线网络层中，静电防护单元3上方的电源线31、地线32和VX线33的数量与静电防护单元3实际面积相关，设计人员在满足DRC规则的前提下可尽量多的布置电源线31、地线32和VX线33。在具体实施例中，电源线31、地线32和VX线33之间的间距可根据不同的工艺来设计，只需满足DRC规则即可。
具体的，如图2所示，在横向分布的布线网络层中，PMOS驱动管12上方电源线31延伸到静电防护单元3上方的部分，其宽度减小为原有的一半；NMOS驱动管22上方的地线32延伸到静电防护单元3上方的部分，其宽度减小为原有的一半，与延伸到静电防护单元3上方的电源线31并列组成与原有宽度相当的电源线31和地线32，并与静电防护单元3上方的VX线33形成地线32、电源线31、VX线33交替分布的布线网络。具体的，并列的电源线31与地线32之间的间距为电源线31/地线32线宽的1/3。本发明实施例中使用电源线31/地线32线宽的1/3作为电源线31与地线32之间的间距，能增强电流的均匀性，有助于ESD能力的提升。
在优选实施例中，PMOS驱动单元还包括第一逻辑电路11，第一逻辑电路11上方包括至少一层横向分布的多条电源线31和多条地线32、至少一层纵向分布的电源线31。
具体的，在实际设计工作中，第一逻辑电路11在驱动单元中的位置相对较小，可根据实际面积大小来分布电源线31和地线32，但总的来说，电源线31的数量与地线32数量应该相当。同时，在第一逻辑电路11上方，纵向分布的电源线31与横向分布的电源线31是相互接通的。
NMOS驱动单元还包括第二逻辑电路21，第二逻辑电路21上方包括至少一层横向分布的多条电源线31和多条地线32、至少一层纵向分布的地线32。
具体的，在实际设计工作中，第二逻辑电路21在驱动单元中的位置相对较小，可根据实际面积大小来分布电源线31和地线32，但总的来说，电源线31的数量与地线32数量应该相当。同时，在第二逻辑电路21上方，纵向分布的地线32与横向分布的地线32是相互接通的。
具体地，如图2所示，在横向分布的布线网络层中，与第一逻辑电路11、第二逻辑电路21相邻的静电防护单元3上方的电源线31与地线32交叉分布，以分别与第一逻辑电路11和第二逻辑电路21上方的电源线31、地线32相连。在纵向分布的布线网络层中，第一逻辑电路11上方的电源线31与横向分布的电源线31相接。第二逻辑电路21上方的地线32与横向分布的地线32相接。
在具体实施例中，驱动单元上方的布线网络有多层，多层布线网络通过打孔等方式使得电源线31之间相互接通、地线32之间相互接通、VX线33之间相互接通。多层的布线网络将整个DCDC稳压器中的MOS管、逻辑电路等连接起来，以完成DCDC稳压器中的电源-电源、地-地、VX-VX的网络。
具体的，多层的布线网络中，横向分布的布线网络层与纵向分布的布线网络层交替分布于驱动单元和静电防护单元3之上，即横向分布的布线网络层上方为纵向分布的布线网络层，纵向分布的布线网络层上方为横向分布的布线网络层。
在具体实施例中，横向分布的电源线31、地线32、VX线33位于同一层，纵向分布的电源线31、地线32、VX线33位于同一层。
在优选实施例中，电源线31、地线32和VX线33由晶片上部的金属层形成。
在优选实施例中，如图4所示，布线网络上方还包括封装垫，封装垫包括位于PMOS驱动管12上方的电源封装垫P100、位于NMOS驱动管22上方的地封装垫G200，以及位于静电防护单元3上方和电源封装垫P100、地封装垫G200周围区域的VX封装垫VX300。具体的，封装垫将位于其下方的布线网络完全遮盖。封装垫由晶片上部的金属层形成，进一步增强了电流的均匀性，有助于ESD能力的提升；同时，将VX封装垫VX300置于静电防护单元3上方，从而在晶片上的投影区域与电源、地的投影区域分开，不仅屏蔽了开关电路的带来的噪声，而且有效降低了latchup风险。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种版图布局优化的DCDC稳压器，其特征在于，包括驱动单元、静电防护单元， 所述驱动单元包括PMOS驱动单元和NMOS驱动单元；所述静电防护单元位于所述PMOS驱动单元和所述NMOS驱动单元之间，以在晶片上将两者分隔开；
所述驱动单元和所述静电防护单元上方有多层相互接通的布线网络，所述布线网络包括交替分布的电源线、地线、VX线网络。
2.根据权利要求1所述的版图布局优化的DCDC稳压器，其特征在于，所述PMOS驱动单元包括多个PMOS驱动管，所述PMOS驱动管上方包括至少一层横向交替分布的多条所述电源线和多条所述VX线、至少一层纵向交替分布的多条所述电源线和多条所述VX线；
所述NMOS驱动单元包括多个NMOS驱动管，所述NMOS驱动管上方包括至少一层横向交替分布的多条所述地线和多条所述VX线、至少一层纵向交替分布的多条所述地线和多条所述VX线；
所述PMOS驱动管上方的所述电源线延伸至所述静电防护单元上方，与位于所述NMOS驱动管上方、并延伸至所述静电防护单元上方的所述地线相互靠近，且所述电源线与所述地线之间的间距为所述电源线/所述地线线宽的1/3；所述PMOS驱动管上方的所述VX线延伸至所述静电防护单元上方，并与所述NMOS驱动管上方的所述VX线相接；
所述静电防护单元上方还包括至少一层纵向交替分布的多条所述电源线、所述地线和所述VX线。
3.根据权利要求2所述的版图布局优化的DCDC稳压器，其特征在于，在横向交替分布的布线网络层中，所述PMOS驱动管上方的所述电源线延伸到静电防护单元上方的部分，其宽度减小为原有的一半；所述NMOS驱动管上方的所述地线延伸到所述静电防护单元上方的部分，其宽度减小为原有的一半，与延伸到所述静电防护单元上方的所述电源线并列组成与原有宽度相当的电源线和地线，并与所述静电防护单元上方的所述VX线形成地线、电源线、VX线交替分布的布线网络。
4.根据权利要求2所述的版图布局优化的DCDC稳压器，其特征在于，所述PMOS驱动单元还包括第一逻辑电路，所述NMOS驱动单元还包括第二逻辑电路；所述第一逻辑电路上方包括至少一层横向分布的多条所述电源线和多条所述地线、至少一层纵向分布的所述电源线；所述第二逻辑电路上方包括至少一层横向分布的多条所述电源线和多条所述地线、至少一层纵向分布的所述地线。
5.根据权利要求4所述的版图布局优化的DCDC稳压器，其特征在于，在横向分布的布线网络层中，与所述第一逻辑电路、第二逻辑电路相邻的静电防护单元上方的所述电源线与所述地线交叉分布，以分别与所述第一逻辑电路和第二逻辑电路上方的电源线与地线相连。
6.根据权利要求3所述的版图布局优化的DCDC稳压器，其特征在于，所述静电防护单元由GGNMOS管构成。
7.根据权利要求2所述的版图布局优化的DCDC稳压器，其特征在于，横向分布的电源线、地线、VX线位于同一层，纵向分布的电源线、地线、VX线位于同一层。
8.根据权利要求2所述的版图布局优化的DCDC稳压器，其特征在于，所述布线网络上方还包括封装垫，所述封装垫包括位于所述PMOS驱动管上方的电源封装垫、位于所述NMOS驱动管上方的地封装垫，以及位于所述静电防护单元上方和电源封装垫、地封装垫周围区域的VX封装垫。
9.根据权利要求8所述的版图布局优化的DCDC稳压器，其特征在于，所述封装垫由晶片上部的金属层形成。
10.根据权利要求1所述的版图布局优化的DCDC稳压器，其特征在于，所述电源线、地线和VX线由晶片上部的金属层形成。
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