CN206532778U - 版图布局优化的集成电路 - Google Patents
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Abstract
本实用新型揭露了一种版图布局优化的集成电路，其包括:信号单元组，其包括多个相邻的信号单元；地单元组，其排布于所述信号单元组的第一侧；电源单元组，其排布于所述信号单元组的第二侧；电源传递单元组，其排布于所述信号单元组的第三侧，其通过第一主电源线与电源单元组相连，通过第二主电源线与信号单元中的P型二极管以及PMOS驱动单元的次电源线相连；地传递单元组，其排布于所述信号单元组的第四侧，其通过第一主地线与地单元组相连，通过第二主地线与信号单元中的N型二极管以及NMOS驱动单元的次地线相连。这样，可以使得地单元、电源单元和信号单元可以集中打键合线，从而减少总的电源/地单元数，降低成本，同时集中打键合线的方式可以提高封装良率。
Description
【技术领域】
本实用新型涉及一种电路设计领域，尤其涉及接口单元布局优化的集成电路。
【背景技术】
现有DDR(Double Data Rate)2/DDR3/LPDDR2/LPDDR3/DDR4/LPDDR4 lvds等芯片(或称集成电路、晶片)的信号接口的版图布局，通常从内到外依次排布有：低压区域及接收单元121，PMOS(P-channel Metal Oxide Semiconductor)驱动单元的前级驱动122，NMOS(N-channel Metal Oxide Semiconductor)驱动单元的前级驱动123，PMOS驱动单元124，NMOS驱动单元125，用作静电保护的P型二极管126及N型二极管127，具体请参考图1所示，其为现有技术中未示出封装垫的信号单元的版图布局示意图。因为所需的数量及电源和地的数量较多，因而版图要求多层金属满足电流要求(如图1所示的电源线及地线)，每多一层金属，成本对应上升。尤其当采用键合线封装时，为了封装良率，信号单元的封装垫同样要求两到三层整块金属，金属层数要求进一步提高，且经常与电源/地线冲突，具体请参考图2所示，其为在图1中添加封装垫后的信号单元的版图布局示意图。在图2中，信号单元的封装垫110与其下层的电源线及地线在同一区域，解决这个冲突只能增加金属层数，现有技术一般要求八层金属及以上，成本高。
此外，现有DDR2/DDR3/LPDDR2/LPDDR3/DDR4/LPDDR4等信号接口因为电源完整性原因所需电源和地的键合线的较多，通常电源单元、地单元与信号单元交替排放，一根键合线对应一个电源单元或地单元，因而对应的电源单元和地单元的数量也相应增多，整体占用面积较大，且交替排放时左右键合线短路造成封装良率降低，成本高。
因此有必要提供一种新的解决方案来解决上述问题。
【实用新型内容】
本实用新型的目的在于提供一种版图布局优化的集成电路，其可以使得地单元、电源单元和信号单元可以集中打键合线，从而减少总的电源/地单元数，降低成本，同时集中打键合线的方式可以提高封装良率。
为了解决上述问题，本实用新型提供一种集成电路，其包括:一个信号单元组，其包括多个相邻的信号单元，所述信号单元包括封装垫、低压区域及接收单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动、PMOS驱动单元、NMOS驱动单元和用作静电保护的P型二极管及N型二极管，一个地单元组，其排布于所述信号单元组的第一侧；一个电源单元组，其排布于所述信号单元组的与第一侧相对的第二侧；一个电源传递单元组，其排布于所述信号单元组的与第一侧和第二侧相邻的第三侧，其通过第一主电源线与电源单元组相连，通过第二主电源线与P型二极管以及PMOS驱动单元的次电源线相连；一个地传递单元组，其排布于所述信号单元组的与第一侧和第二侧相邻且与第三侧相对的第四侧，其通过第一主地线与地单元组相连，通过第二主地线与N型二极管以及NMOS驱动单元的次地线相连。
在一个实施中，在P型二极管、PMOS驱动单元的上方形成有次电源线，PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成有次地线和次电源线，在NMOS驱动单元和N型二极管的上方形成有次地线，其中P型二极管、PMOS驱动单元的上方形成的次电源线比PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次电源线的数量更多，NMOS驱动单元和N型二极管的上方形成的次地线较PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次地线的数量更多。
在一个实施中，P型二极管、PMOS驱动单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方的次电源线也与所述电源单元相连；NMOS驱动单元、N型二极管、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次地线也与所述地单元相连。
在一个实施中，电源单元的电流经过第一主电源线、电源传递单元组、第二主电源线、次电源线流至P型二极管以及PMOS驱动单元，电流经由NMOS驱动单元的次地线、N型二极管的次地线、第二主地线、地传递单元组、第一主地线流至地单元。
在一个实施中，所述地单元组包括一个或多个相邻排列的地单元，每个地单元包括位于上层的一个或多个封装垫；所述电源单元组包括一个或多个相邻排列的电源单元，每个电源单元包括位于上层的一个或多个封装垫，所述电源传递单元组包括一个或多个排布成一排的电源传递单元；一个地传递单元组包括一个或多个排布成一排的地传递单元。
在一个实施中，所述信号单元的封装垫在晶片上的投影区域与用作静电保护的P型二极管、N型二极管、PMOS驱动单元和NMOS驱动单元在晶片上的投影区域分开。
在一个实施中，所述信号单元从内到外依次排布有用作静电保护的P型二极管、PMOS驱动单元、PMOS驱动单元的前级驱动、低压区域及接收单元、NMOS驱动单元的前级驱动、NMOS驱动单元和用作静电保护的N型二极管。
与现有技术相比，本实用新型改变了传统接口单元的版图布局，将信号单元与电源单元、地单元分开，不再交替排放，可以使得地单元、电源单元和信号单元可以集中打键合线，从而减少总的电源/地单元数，降低成本，同时集中打键合线的方式可以提高封装良率。
【附图说明】
结合参考附图及接下来的详细描述，本实用新型将更容易理解，其中同样的附图标记对应同样的结构部件，其中：
图1为现有技术中未示出封装垫的信号单元的版图布局示意图；
图2为在图1中添加封装垫后的信号单元的版图布局示意图；
图3为本实用新型在一个实施例中未示出封装垫的集成电路的版图布局示意图；
图4为在图3中添加封装垫后的集成电路的版图布局示意图。
【具体实施方式】
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
本实用新型通过改变传统接口单元的版图布局，将信号单元与电源单元、地单元分开，不再交替排放，可以使得地单元、电源单元和信号单元可以集中打键合线，从而减少总的电源/地单元数，降低成本，同时集中打键合线的方式可以提高封装良率。
请参考图3所示，其为本实用新型在一个实施例中未示出封装垫的集成电路的版图布局示意图；请参考图4所示，其为在图3中添加封装垫后的集成电路的版图布局示意图。
本实用新型中的集成电路可以是双倍率同步动态随机存储器的信号接口。如图3和图4所示，所述集成电路300包括一个信号单元组、一个地单元组、一个电源单元组、一个电源传递单元组和一个地传递单元组。
所述信号单元组包括多个相邻的信号单元310。所述地单元组排布于所述信号单元组的第一侧，其包括一个或多个相邻排列的地单元330。所述电源单元组排布于所述信号单元组的与第一侧相对的第二侧。所述电源单元组包括一个或多个相邻排列的电源单元320。所述电源传递单元组排布于所述信号单元组的与第一侧和第二侧相邻的第三侧，所述电源传递单元组包括一个或多个排布成一排的电源传递单元350。所述地传递单元组排布于所述信号单元组的与第一侧和第二侧相邻且与第三侧相对的第四侧，所述地传递单元组包括一个或多个排布成一排的地传递单元340。
所述信号单元310包括封装垫315(图4所示的)、低压区域及接收单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动、PMOS驱动单元、NMOS驱动单元和用作静电保护的P型二极管及N型二极管。所述电源传递单元组通过第一主电源线351与电源单元组相连，通过第二主电源线352与P型二极管、PMOS驱动单元的次电源线311相连。所述地传递单元组通过第一主地线341与地单元组相连，通过第二主地线342与N型二极管、NMOS驱动单元的次地线312相连。每个地单元330包括位于上层的一个或多个封装垫331，每个电源单元320包括位于上层的一个或多个封装垫321。
在一个实施例中，在P型二极管、PMOS驱动单元的上方形成有次电源线311，PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成有次地线314和次电源线313，在NMOS驱动单元和N型二极管的上方形成有次地线312，其中P型二极管、PMOS驱动单元的上方形成的次电源线比PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次电源线的数量更多，NMOS驱动单元和N型二极管的上方形成的次地线较PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次地线的数量更多。
在一个实施例中，P型二极管、PMOS驱动单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方的次电源线311、313也与所述电源单元320相连；NMOS驱动单元、N型二极管、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次地线312、314也与所述地单元330相连。
在使用时，电源单元320的电流经过第一主电源线351、电源传递单元350、第二主电源线352、次电源线311至P型二极管、PMOS驱动单元，电流经由NMOS驱动单元的次地线、N型二极管的次地线、第二主地线342、地传递单元340、第一主地线341至地单元330。此外，电源单元320也可以经过次电源线给P型二极管、PMOS驱动单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元供电，以完整供电方案，地单元330也可以经过次地线与N型二极管、NMOS驱动单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元电性相连，以完整供电方案，
以下结合图3和图4具体介绍本实用新型中的集成电路的版图布局。
在图3所示的具体实施例中，从内到外依次排布有用作静电保护的P型二极管、PMOS驱动单元、PMOS驱动单元的前级驱动、低压区域及接收单元、NMOS驱动单元的前级驱动、NMOS驱动单元和用作静电保护的N型二极管。在图1所示的信号单元的版图布局中，主要的电源线和地线分布在信号单元的下部区域。而本实用新型如图3所示的信号单元的版图布局中，主要的电源线分布在信号单元内侧的上部区域，主要的地线分布在信号单元外侧的下部区域，形成分离，从而降低金属走线要求。
请参考图4所示，封装垫315位于信号单元的中部区域，此区域电源线/地线数量较少；并且封装垫315在晶片上的投影区域，其与PMOS驱动单元、NMOS驱动单元、P型二极管和N型二极管在晶片上的投影区域分开。这使得接口单元中主要的电源线/地线区域与封装垫区域分开，从而减少接口单元中的封装垫的金属层与电源线/地线金属层的冲突，进而减少总的金属层数，降低成本。所述封装垫315、321、331也是由晶片上部的金属层形成。
本实用新型中的晶片或集成电路可以为双倍速率同步动态随机存储器(DDR)的接口电路或其他存在类似问题的芯片。
一方面，本实用新型通过将封装垫315在晶片上的投影区域与驱动单元在晶片上的投影区域和用作静电保护的二级管在晶片上的投影区域分开，以使得接口单元中主要的电源线/地线区域与封装垫区域分开，从而减少接口单元中的封装垫的金属层与电源线/地线金属层的冲突，进而减少总的金属层数，降低成本。此外，本发明，将信号单元310与电源单元320、地单元330分开，不再交替排放，可以使得地单元、电源单元和信号单元的封装垫331、321、315可以集中打键合线，从而减少总的电源/地单元数，降低成本，同时集中打键合线的方式可以提高封装良率。
上述说明已经充分揭露了本实用新型的具体实施方式。需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于所述具体实施方式。
Claims (9)
1.一种集成电路，其特征在于，其包括:
一个信号单元组，其包括多个相邻的信号单元，所述信号单元包括封装垫、低压区域及接收单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动、PMOS驱动单元、NMOS驱动单元和用作静电保护的P型二极管及N型二极管，
一个地单元组，其排布于所述信号单元组的第一侧；
一个电源单元组，其排布于所述信号单元组的与第一侧相对的第二侧；
一个电源传递单元组，其排布于所述信号单元组的与第一侧和第二侧相邻的第三侧，其通过第一主电源线与电源单元组相连，通过第二主电源线与P型二极管以及PMOS驱动单元的次电源线相连；
一个地传递单元组，其排布于所述信号单元组的与第一侧和第二侧相邻且与第三侧相对的第四侧，其通过第一主地线与地单元组相连，通过第二主地线与N型二极管以及NMOS驱动单元的次地线相连。
2.根据权利要求1所述的集成电路，其特征在于，
在P型二极管、PMOS驱动单元的上方形成有次电源线，
PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成有次地线和次电源线，
在NMOS驱动单元和N型二极管的上方形成有次地线，
其中P型二极管、PMOS驱动单元的上方形成的次电源线比PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次电源线的数量更多，
NMOS驱动单元和N型二极管的上方形成的次地线较PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次地线的数量更多。
3.根据权利要求2所述的集成电路，其特征在于，
P型二极管、PMOS驱动单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方的次电源线也与所述电源单元相连；
NMOS驱动单元、N型二极管、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次地线也与所述地单元相连。
4.根据权利要求2所述的集成电路，其特征在于，电源单元的电流经过第一主电源线、电源传递单元组、第二主电源线、次电源线流至P型二极管以及PMOS驱动单元，
电流经由NMOS驱动单元的次地线、N型二极管的次地线、第二主地线、地传递单元组、第一主地线流至地单元。
5.根据权利要求1所述的集成电路，其特征在于，
所述地单元组包括一个或多个相邻排列的地单元，每个地单元包括位于上层的一个或多个封装垫；
所述电源单元组包括一个或多个相邻排列的电源单元，每个电源单元包括位于上层的一个或多个封装垫，
所述电源传递单元组包括一个或多个排布成一排的电源传递单元；
一个地传递单元组包括一个或多个排布成一排的地传递单元。
6.根据权利要求5所述的集成电路，其特征在于，主电源线、主地线、次电源线、次地线、封装垫是由晶片上部的金属层形成。
7.根据权利要求1所述的集成电路，其特征在于，
所述信号单元的封装垫在晶片上的投影区域与用作静电保护的P型二极管、N型二极管、PMOS驱动单元和NMOS驱动单元在晶片上的投影区域分开。
8.根据权利要求7所述的集成电路，其特征在于，
所述信号单元从内到外依次排布有用作静电保护的P型二极管、PMOS驱动单元、PMOS驱动单元的前级驱动、低压区域及接收单元、NMOS驱动单元的前级驱动、NMOS驱动单元和用作静电保护的N型二极管。
9.根据权利要求1所述的集成电路，其特征在于，其为双倍率同步动态随机存储器的信号接口。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116432600A (zh) * | 2023-06-12 | 2023-07-14 | 北京智芯仿真科技有限公司 | 一种自动优化集成电路电源-地网络的方法和*** |
| CN117291139A (zh) * | 2023-11-27 | 2023-12-26 | 成都锐成芯微科技股份有限公司 | 版图布局优化的dcdc稳压器 |
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Legal Events
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Denomination of utility model: Integrated circuit with optimized layout Effective date of registration: 20180420 Granted publication date: 20170929 Pledgee: Wick International Holding Co., Ltd. Pledgor: Brite Semiconductor (Shanghai) Corporation Registration number: 2018310000019 |
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Date of cancellation: 20190416 Granted publication date: 20170929 Pledgee: Wick International Holding Co., Ltd. Pledgor: Brite Semiconductor (Shanghai) Corporation Registration number: 2018310000019 |
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Address after: 201203 7th floor, building 2, 1158 Zhangdong Road, Zhangjiang hi tech, Pudong New Area, Shanghai Patentee after: Canxin semiconductor (Shanghai) Co.,Ltd. Address before: 201203 7th floor, building 2, 1158 Zhangdong Road, Zhangjiang hi tech, Pudong New Area, Shanghai Patentee before: BRITE SEMICONDUCTOR (SHANGHAI) Corp. |
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| CP01 | Change in the name or title of a patent holder |