CN109148439A - 全芯片静电释放网络 - Google Patents
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Abstract
本发明公开了一种全芯片静电释放网络，包含有电源钳位电路，以及多个IO单元；所述的电源钳位电路，跨接于电源与地之间，所述的电源钳位电路还包含ESD侦测电路，用于侦测ESD信号，并在侦测到ESD信号后会产生一个触发信号；所述的多个IO单元，是多个并联并与电源钳位电路同样跨接于电源和地之间，所述的IO单元，每个单元均具有IO口，所述的IO口是会受到静电放电的影响的IO口；所述的IO单元，均包含有前驱电路、控制电路以及后驱电路，所述控制电路及后驱电路连接电源和地；所有IO单元的前驱电路均连接到ESD侦测电路的ESD触发信号端以接收ESD触发信号，然后前驱电路的输出端产生相应的控制信号提供给控制电路。
Description
技术领域
本发明涉及半导体器件设计与制造领域，特别是指一种全芯片静电释放网络。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在多个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。
随着半导体集成电路的制造工艺的特征尺寸越来越小，芯片单元的尺寸也越来越小，芯片的抗静电能力越来越变得重要。静电往往会导致半导体组件以及计算机***等形成一种永久性毁坏，因而影响集成电路的电路功能，而使电子产品工作不正常，所以必须增加保护电路来保护芯片不受静电放电现象的破坏。
通常情况下全芯片的静电释放(ESD)网络是由若干个IO单元(IO(1)～IO(n))和电源钳位单元(Power Clamp)组成，IO单元又包含有前驱电路Pre-driver以及后驱电路CMOS。在全芯片当中某一个IO单元对地进行正向静电泄放的时候，静电电流会通过IO单元里面的驱动PMOS的寄生的正向二极管泄放到电源线上，再通过电源钳位单元里面大的ESD NMOS将静电电荷泄放到地上，如图1中虚线显示的电流路径。此时其他的IO单元的驱动管处在一种不确定的状态，不能帮助泄放静电电荷，影响了整个器件的抗静电能力。
发明内容
本发明所要解决的技术问题在于提供一种全芯片静电释放网络，提高整个芯片的ESD能力。
为解决上述问题，本发明所述的全芯片静电释放网络，包含有电源钳位电路，以及多个IO单元；
所述的电源钳位电路，跨接与电源与地之间，所述的电源钳位电路还包含有ESD侦测电路，用于侦测ESD信号，并在侦测到ESD信号后会产生一个触发信号；
所述的多个IO单元，是多个并联并与电源钳位电路同样跨接于电源和地之间，所述的IO单元，每个单元均具有IO口，所述的IO口是会受到静电放电的影响的IO口；
所述的IO单元，均包含有前驱电路、控制电路以及后驱电路，所述控制电路及后驱电路连接电源和地；
所有IO单元的前驱电路均连接到ESD侦测电路的ESD触发信号端以接收ESD触发信号，然后前驱电路的输出端产生相应的控制信号提供给控制电路。
进一步地，所述的IO单元中的后驱电路为CMOS，包含有一PMOS及一NMOS，两者串联后分别连接电源和地，串联的节点为IO端口。
进一步地，所述IO单元的控制电路包含一NMOS及一PMOS，NMOS的漏极及PMOS的漏极分别接前驱电路的输出端，NMOS的栅极接ESD触发信号，并通过一反相器接PMOS的栅极，PMOS的源极接电源，NMOS的源极接地。
进一步地，所述IO单元的前驱电路的输出端还分别连接CMOS的两个栅极。
进一步地，所述的电源钳位电路包含有一静电释放晶体管，其用于将电源上的静电向地线释放，该晶体管是一个尺寸远大于其他晶体管的NMOS管。
进一步地，当某个IO单元的IO端口遭受到ESD正脉冲时，ESD电荷通过后驱电路的正向寄生二极管泄放到电源线上，此时电源钳位电路的ESD信号侦测电路侦测到了这个ESD信号，使得触发端信号由”0”变成“1”，反馈到所有IO单元中，关闭所有IO单元的前驱电路，控制电路同时打开后驱电路，充分帮助泄放电源到地之间的ESD电荷。
进一步地，所述IO单元的数量根据芯片的静电释放要求来设定，当IO单元越多时，静电释放能力越强。
本发明所述的全芯片静电释放网络，利用电源钳位电路的触发端信号反馈到IO单元上，关闭IO单元的前驱电路，打开后驱电路的PMOS和NMOS，帮助全芯片泄放ESD电荷，提高整个芯片的ESD能力。当全芯片当中IO单元使用得越多时，全芯片的ESD能力就提高得越多。
附图说明
图1是现有的全芯片静电释放网络的电路图。
图2是本发明全芯片静电释放网络的电路图。
具体实施方式
本发明所述的全芯片静电释放网络，如图2所示，包含有电源钳位电路(PowerClamp)，以及多个相同的相互并联的IO单元。
所述的电源钳位电路，跨接与电源与地之间，电源钳位电路还包含有ESD侦测电路，用于侦测ESD信号，并在侦测到ESD信号后会产生一个触发信号；还包含有一静电释放晶体管，侦测的ESD信号同时提供给静电释放晶体管的栅极。该晶体管用于将电源上的静电向地线释放，该晶体管是一个尺寸远大于其他晶体管的NMOS管(BigNMOS)。
所述的多个IO单元，包含有IO(1)～IO(n)共n个相同的单元，是多个并联再与与电源钳位电路同样并联跨接于电源和地之间，所述的IO单元，均包含有前驱电路(Pre-driver)、控制电路以及后驱电路，所述控制电路及后驱电路连接电源和地。
所有IO单元的前驱电路均连接到ESD侦测电路的ESD触发信号端以接收ESD触发信号，然后前驱电路的输出端产生相应的控制信号提供给控制电路。
所述的IO单元中的后驱电路为CMOS，包含有一PMOS及一NMOS(即图中的MP1～MPn，MN1～MNn)，两者串联后分别连接电源和地，串联的节点为每个IO单元的IO端口，该IO端口是会受到静电放电影响的端口。每个PMOS及NMOS均隐含存在一个正向寄生二极管，如图2中虚线连接的二极管所示。
所述IO单元的控制电路包含一NMOS及一PMOS(即图中的MPx1～MPxn，MNx1～MNxn)，NMOS(MNx)的漏极及PMOS(MPx)的漏极分别接前驱电路的输出端，NMOS的栅极接ESD触发信号，并通过一反相器接PMOS的栅极，PMOS的源极接电源，NMOS的源极接地。
前驱电路的输出端还分别连接CMOS的两个栅极。
如图2中虚线电流路径所示，当其中某个IO对地遭受到ESD正脉冲的时候(这种模式是最严重的ESD模式)，ESD电荷通过后驱PMOS管MP的正向寄生二极管泄放到电源线上，此时钳位电路里面的ESD信号侦测电路侦测到了这个ESD信号，使得触发端信号由“0”变成“1”。将这个信号反馈到IO(1)～IO(n)单元当中，关闭所有IO单元的前驱电路，通过控制电路同时打开后驱电路MP1～MPn，MN1～MNn。因为IO单元的后驱PMOS和NMOS都是尺寸相当大的管子，当后驱电路的PMOS和NMOS同时打开的时候，能够充分帮助泄放电源到地之间的ESD电荷，提高全芯片的ESD能力。这种IO单元使用得越多，ESD能力就提高得越多。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种全芯片静电释放网络，其特征在于：包含有电源钳位电路，以及多个IO单元；
所述的电源钳位电路，跨接与电源与地之间，所述的电源钳位电路还包含有ESD侦测电路，用于侦测ESD信号，并在侦测到ESD信号后会产生一个触发信号；所述的电源钳位电路还包含有一静电释放晶体管，其栅极接收ESD的触发信号，在侦测到ESD信号时用于将电源上的静电向地线释放；
所述的多个IO单元，是多个并联并与电源钳位电路同样跨接于电源和地之间，所述的IO单元，每个单元均具有IO口，所述的IO口是会受到静电放电的影响的IO口；
所述的IO单元，均包含有前驱电路、控制电路以及后驱电路，所述控制电路及后驱电路连接电源和地；
所有IO单元的前驱电路均连接到ESD侦测电路的ESD触发信号端以接收ESD触发信号，然后前驱电路的输出端产生相应的控制信号提供给控制电路。
2.如权利要求1所述的全芯片静电释放网络，其特征在于：所述的IO单元中的后驱电路为CMOS，包含有一PMOS及一NMOS，两者串联后分别连接电源和地，串联的节点为IO端口。
3.如权利要求1所述的全芯片静电释放网络，其特征在于：所述IO单元的控制电路包含一NMOS及一PMOS，NMOS的漏极及PMOS的漏极分别接前驱电路的输出端，NMOS的栅极接ESD触发信号，并通过一反相器接PMOS的栅极，PMOS的源极接电源，NMOS的源极接地。
4.如权利要求1所述的全芯片静电释放网络，其特征在于：所述IO单元的前驱电路的输出端还分别连接CMOS的两个栅极。
5.如权利要求1所述的全芯片静电释放网络，其特征在于：，所述的静电释放晶体管是一个尺寸远大于其他晶体管的NMOS管。
6.如权利要求1所述的全芯片静电释放网络，其特征在于：当某个IO单元的IO端口遭受到ESD正脉冲时，ESD电荷通过后驱电路的正向寄生二极管泄放到电源线上，此时电源钳位电路的ESD信号侦测电路侦测到了这个ESD信号，使得触发端信号由”0”变成“1”，反馈到所有IO单元中，关闭所有IO单元的前驱电路，控制电路同时打开后驱电路，充分帮助泄放电源到地之间的ESD电荷。
7.如权利要求1所述的全芯片静电释放网络，其特征在于：所述IO单元的数量根据芯片的静电释放要求来设定，当IO单元越多时，静电释放能力越强。
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