CN114388493A - Esd保护电路 - Google Patents
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Abstract
本发明公开了一种ESD保护电路，涉及集成电路技术领域。该电路包括模拟电路模块、数字电路模块和隔离单元，所述模拟电路模块与所述数字电路模块通过隔离单元进行隔离；所述模拟电路模块包括多个模拟信号输出单元、多个模拟电源单元和多个模拟地单元，并以N个所述模拟信号输出单元、一个所述模拟电源单元、N个所述模拟信号输出单元、一个所述模拟地单元为一组的形式进行布置；所述数字电路模块包括多个GPIO单元、多个数字电源单元和多个数字地单元，并以M个所述GPIO单元、一个所述数字电源单元、M个所述GPIO单元、一个所述数字地单元为一组的形式进行布置。本发明技术方案将模拟电路模块和数字电路模块通过隔离单元进行隔离，增强了电路的ESD能力。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种ESD保护电路。
背景技术
在CMOS集成电路中，随着量产工艺的演进，元件的尺寸已经到深亚微米甚至纳米级，在增进集成电路性能、提高运算速度以及缩小芯片面积的同时，引发一些可靠性的问题。CMOS元件因为先进的工艺以及缩得更小地元件尺寸，使得CMOS集成电路对ESD（Electro-static Discharge，静电释放）的能力下降了很多，并且外界所产生的静电并没有减少，故CMOS集成电路因ESD而损伤的情形更为严重。ESD是造成大多数的电子元件或电子***受到过度电性应力（EOS，Electrical Overstress）破坏的主要因素。这种破坏给半导体元件以及***造成永久性破坏，因而影响集成电路的电路功能，使得电子产品失效。
发明内容
本发明的主要目的在于提供一种ESD保护电路，旨在增强电路的ESD能力。
为实现上述目的，本发明提供一种ESD保护电路，包括模拟电路模块、数字电路模块和隔离单元，所述模拟电路模块与所述数字电路模块通过隔离单元进行隔离；
所述模拟电路模块包括多个模拟信号输出单元、多个模拟电源单元和多个模拟地单元，并以N个所述模拟信号输出单元、一个所述模拟电源单元、N个所述模拟信号输出单元、一个所述模拟地单元为一组的形式进行布置；
所述数字电路模块包括多个GPIO单元、多个数字电源单元和多个数字地单元，并以M个所述GPIO单元、一个所述数字电源单元、M个所述GPIO单元、一个所述数字地单元为一组的形式进行布置。
优选地，各个所述模拟电源单元之间相互连通，各个所述模拟地单元之间相互连通；各个所述数字电源单元之间相互连通，各个所述数字地单元之间相互连通。
优选地，所述隔离单元包括并联的第一二极管和第二二极管，所述第一二极管的正极连接于模拟地、负极连接于数字地，所述第二二极管的正极连接于所述数字地、负极连接于所述模拟地。
优选地，所述一组N个所述模拟信号输出单元、一个所述模拟电源单元、N个所述模拟信号输出单元、一个所述模拟地单元中的N为2-6。
优选地，所述N个模拟信号输出单元为4个模拟信号输出单元。
优选地，所述一组M个所述GPIO单元、一个所述数字电源单元、M个所述GPIO单元、一个所述数字地单元中的M为2-6。
优选地，M个GPIO单元为4个GPIO单元。
优选地，所述数字电源单元、所述模拟电源单元、所述数字地单元和所述模拟地单元均为RC Clamp结构。
优选地，所述模拟信号输出单元和所述GPIO单元包括GGPMOS和/或GGNMOS结构的驱动管。
本发明技术方案将模拟电路模块和数字电路模块通过隔离单元进行隔离的同时，并将模拟电路模块和数字电路模块分别以N个模拟信号输出单元、模拟电源单元、N个模拟信号输出单元、模拟地单元和M个GPIO单元、数字电源单元、M个GPIO单元、数字地单元的形式结构进行布置，为电路提供了极强的ESD能力。
附图说明
图1为本发明ESD保护电路的原理示意图；
图2为本发明实施例中隔离单元的电路原理示意图；
图3为本发明实施例中数字电源单元的电路原理示意图；
图4为本发明实施例中模拟信号输出单元的电路原理示意图；
图5为本发明实施例中GPIO单元的电路原理示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
本发明实施例提供一种ESD保护电路，如图1所示，用于增强芯片core的ESD能力。该ESD保护电路包括模拟电路模块、数字电路模块和隔离单元，所述模拟电路模块与所述数字电路模块通过隔离单元进行隔离；所述模拟电路模块包括多个模拟信号输出单元AnalogPAD、多个模拟电源单元Power PAD1和多个模拟地单元Ground PAD1，并以N个所述模拟信号输出单元Analog PAD、一个所述模拟电源单元Power PAD1、N个所述模拟信号输出单元Analog PAD、一个所述模拟地单元Ground PAD1为一组的形式进行布置；所述数字电路模块包括多个GPIO单元GPIO、多个数字电源单元Power PAD2和多个数字地单元Ground PAD2，并以M个所述GPIO单元GPIO、一个所述数字电源单元Power PAD2、M个所述GPIO单元GPIO、一个所述数字地单元Ground PAD2为一组的形式进行布置。
在一些实施例中，一组N个所述模拟信号输出单元Analog PAD、一个所述模拟电源单元Power PAD1、N个所述模拟信号输出单元Analog PAD、一个所述模拟地单元GroundPAD1中的N为2-6。一组M个所述GPIO单元GPIO、一个所述数字电源单元Power PAD2、M个所述GPIO单元GPIO、一个所述数字地单元Ground PAD2中的M为2-6。
在优选实施例中，N个模拟信号输出单元Analog PAD为4个模拟信号输出单元Analog PAD。具体地，每4个模拟信号输出单元Analog PAD放置一个模拟电源单元PowerPAD1或模拟地单元Ground PAD1，可以保证两个临近的模拟电源单元Power PAD1和模拟地单元Ground PAD1之间的阻抗不超过1欧姆，以保证电路的阻抗不会过大。
在优选实施例中，M个GPIO单元GPIO为4个GPIO单元GPIO。具体地，每4个GPIO单元GPIO放置一个数字电源单元Power PAD2或数字地单元Ground PAD2，可以保证两个临近的数字电源单元Power PAD2和数字地单元Ground PAD2之间的阻抗不超过1欧姆，以保证电路的阻抗不会过大。
在一些实施例中，各个所述模拟电源单元Power PAD1之间相互连通，各个所述模拟地单元Ground PAD1之间相互连通；各个所述数字电源单元Power PAD2之间相互连通，各个所述数字地单元Ground PAD2之间相互连通。具体地，将各个电源、地分别连接起来，合理规划电源地网络，以保证任意两个电源PAD、地PAD之间的阻抗不超过1.5欧姆，以保证电路的阻抗不会过大。
优选地，如图2所示，所述隔离单元包括并联的第一二极管D1和第二二极管D2，所述第一二极管D1的正极连接于模拟地VSSA、负极连接于数字地VSSD，所述第二二极管D2的正极连接于所述数字地VSSD、负极连接于所述模拟地VSSA。隔离单元采用二极管结构，可以隔离模拟地VSSA和数字地VSSD，以避免数字地VSSD的干扰影响到模拟信号输出单元AnalogPAD输出的模拟信号。具体的，模拟地VSSA为模拟电路模块的地，数字地VSSD为数字电路模块的地。
优选地，所述数字电源单元Power PAD2、所述模拟电源单元Power PAD1、所述数字地单元Ground PAD2和所述模拟地单元Ground PAD1均为RC Clamp结构。
具体地，如图3所示，以数字电源单元Power PAD2为例：所述数字电源单元PowerPAD2包括连接于IO电源的第一电阻R1、第二电阻R2和第一NMOS管MN1，连接于IO地的第一电容C1和第三电阻R3；所述第一电阻R1还连接有第一电容C1的一端和反相器P的输入端，所述第一电容C1的另一端连接IO地；所述反相器P的电源端通过所述第二电阻R2连接于所述IO电源，其地端通过第三电阻R3连接于IO地；所述反相器P的输出端连接于所述第一NMOS管MN1的栅极，所述第一NMOS管MN1的漏极连接于IO电源、源极连接于IO地。具体地，第一电阻R1和第一电容C1构成RC充放电电路，其充电时间要保证第一NMOS管MN1的导通，以便IO电源上的ESD电流全部泄放到数字地上。反相器P通过第二电阻R2和第三电阻R3连接到IO电源和IO地上，当IO电源和IO地上有ESD电流来的时候，可以保护反相器P的管子不会损坏，第二电阻R2和第三电阻R3的取值在50~100Ω左右。第一NMOS管MN1作为主要的ESD泄放路径，其通过RC充放电电路控制开启/关闭，为了保证ESD电流完全泄放，同时其不能长时间在高压下开启，因此开启时间在200~400ns之间。
在具体实施例中，数字电源单元Power PAD2、模拟电源单元Power PAD1、数字地单元Ground PAD2和模拟地单元Ground PAD1的结构相同，可以减少设计难度、减少后续工作。在另一些实施例中，数字电源单元Power PAD2、模拟电源单元Power PAD1、数字地单元Ground PAD2和模拟地单元Ground PAD1的结构也可以不同，可根据具体电路设计进行相应修改，以适应不同的电路设计要求。
优选地，所述模拟信号输出单元Analog PAD和所述GPIO单元GPIO包括GGPMOS和/或GGNMOS结构的驱动管，其通过GGPMOS和/或GGNMOS结构进行ESD。
具体地，如图4所示，模拟信号输出单元Analog PAD包括连接于IO电源的第一PMOS管MP1和连接于所述第一PMOS管MP1的第二NMOS管MN2。第一PMOS管MP1的源极和栅极连接于IO电源，漏极连接于第二NMOS管MN2的漏极以及模拟电源；第二NMOS管MN2的栅极和源极连接于IO地。
具体地，如图5所示，GPIO单元GPIO包括连接于输入端和输出端的第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3、第四NMOS管MN4和第五NMOS管MN5，以及连接于内部电路的PAD端。第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3、第四NMOS管MN4和第五NMOS管MN5的漏极相互连接并连接于输入端、输出端和PAD端；第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的栅极相互连接并连接于输出端，第三NMOS管MN3、第四NMOS管MN4和第五NMOS管MN5的栅极相互连接并连接于输出端。第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的源极连接于数字电源，第三NMOS管MN3、第四NMOS管MN4和第五NMOS管MN5的源极连接于数字地。当需要进行ESD的时候， PMOS 驱动管为GGPMOS结构，可将PAD端上的ESD大电流泄放到数字电源单元Power PAD2上；同理，NMOS驱动管也为GGNMOS结构，可将PAD端上的ESD大电流泄放到数字地单元Ground PAD2上。
具体地，本发明ESD保护电路的实施例中，保护电路使用的器件类型需与被保护器件类型保持一致。
在一些实施例中，可在版图设计环节根据工艺的规则加入ESD implant，以进一步增强电路的ESD能力。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (9)
1.一种ESD保护电路，其特征在于，包括模拟电路模块、数字电路模块和隔离单元，所述模拟电路模块与所述数字电路模块通过隔离单元进行隔离；
所述模拟电路模块包括多个模拟信号输出单元、多个模拟电源单元和多个模拟地单元，并以N个所述模拟信号输出单元、一个所述模拟电源单元、N个所述模拟信号输出单元、一个所述模拟地单元为一组的形式进行布置；
所述数字电路模块包括多个GPIO单元、多个数字电源单元和多个数字地单元，并以M个所述GPIO单元、一个所述数字电源单元、M个所述GPIO单元、一个所述数字地单元为一组的形式进行布置。
2.根据权利要求1所述的ESD保护电路，其特征在于，各个所述模拟电源单元之间相互连通，各个所述模拟地单元之间相互连通；各个所述数字电源单元之间相互连通，各个所述数字地单元之间相互连通。
3.根据权利要求1所述的ESD保护电路，其特征在于，所述隔离单元包括并联的第一二极管和第二二极管，所述第一二极管的正极连接于模拟地、负极连接于数字地，所述第二二极管的正极连接于所述数字地、负极连接于所述模拟地。
4.根据权利要求1所述的ESD保护电路，其特征在于，所述一组N个所述模拟信号输出单元、一个所述模拟电源单元、N个所述模拟信号输出单元、一个所述模拟地单元中的N为2-6。
5.根据权利要求4所述的ESD保护电路，其特征在于，所述N个模拟信号输出单元为4个模拟信号输出单元。
6.根据权利要求1所述的ESD保护电路，其特征在于，所述一组M个所述GPIO单元、一个所述数字电源单元、M个所述GPIO单元、一个所述数字地单元中的M为2-6。
7.根据权利要求6所述的ESD保护电路，其特征在于，M个GPIO单元为4个GPIO单元。
8.根据权利要求1所述的ESD保护电路，其特征在于，所述数字电源单元、所述模拟电源单元、所述数字地单元和所述模拟地单元均为RC Clamp结构。
9.根据权利要求1所述的ESD保护电路，其特征在于，所述模拟信号输出单元和所述GPIO单元包括GGPMOS和/或GGNMOS结构的驱动管。
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Cited By (1)
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|---|---|---|---|---|
| CN117291139A (zh) * | 2023-11-27 | 2023-12-26 | 成都锐成芯微科技股份有限公司 | 版图布局优化的dcdc稳压器 |
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2020
- 2020-10-22 CN CN202011141158.2A patent/CN114388493A/zh active Pending
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