WO2024047820A1 - 半導体集積回路装置 - Google Patents

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WO2024047820A1
WO2024047820A1 PCT/JP2022/032871 JP2022032871W WO2024047820A1 WO 2024047820 A1 WO2024047820 A1 WO 2024047820A1 JP 2022032871 W JP2022032871 W JP 2022032871W WO 2024047820 A1 WO2024047820 A1 WO 2024047820A1
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wiring
plan
view
transistor
layer
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PCT/JP2022/032871
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英俊 田中
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株式会社ソシオネクスト
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device, and particularly relates to a layout configuration of an IO cell equipped with an input/output circuit for exchanging signals with the outside of the semiconductor integrated circuit device.
  • An IO cell that constitutes a semiconductor integrated circuit device and exchanges signals with the outside is generally provided with an output buffer and an ESD (Electro Static Discharging) protection circuit.
  • ESD Electro Static Discharging
  • Patent Document 1 discloses an example of a layout structure of an ESD protection circuit included in a semiconductor integrated circuit device.
  • this layout structure in order to increase the speed and reduce the terminal capacitance of the signal terminal in the ESD circuit, the diffusion region connected to the signal terminal is divided, and the wiring and power supply connected to the signal terminal are divided. The distance between the terminal and the wiring connected to it is increased.
  • the present disclosure provides a layout structure in which the terminal capacitance of a signal terminal is reduced for an IO cell including wiring configured in multiple layers in a semiconductor integrated circuit device.
  • a semiconductor integrated circuit device including a plurality of IO cells, wherein at least one of the plurality of IO cells includes an output circuit, and the output circuit has an external output terminal and one end. includes a protective resistor connected to the external output terminal, and an output transistor connected between the other end of the protective resistor and a first power source, and the output transistor includes a plurality of transistors arranged in a first direction.
  • first transistor row including a transistor
  • second transistor row including a plurality of transistors lined up in the first direction and adjacent to the first transistor row in a second direction perpendicular to the first direction;
  • Each transistor included in the first and second transistor arrays has a gate extending in the second direction, a source connected to the first power supply, and a drain connected to the other end of the first protection resistor.
  • the output circuit extends in the first direction between the first transistor row and the second transistor row in the first wiring layer, and the output circuit extends in the first direction between the first transistor row and the second transistor row, and the output circuit extends in the first direction between the first transistor row and the second transistor row, and a first wiring connected to the gate of the first wiring, and a second wiring layer located one layer above the first wiring layer, extending in the second direction and connected to the drains of the transistors included in the first transistor array. and a third wiring extending in the second direction in the second wiring layer and connected to the drains of the transistors included in the second transistor array, is located between the second and third wirings that are separated from each other in plan view.
  • the IO cell includes a protection resistor and an output circuit including an output transistor.
  • the output transistor includes first and second transistor columns including a plurality of transistors arranged in a first direction. Each transistor included in the first and second transistor arrays has a gate extending in the second direction, a source connected to the first power supply, and a drain connected to the other end of the protection resistor.
  • a first wiring connected to the gate of each transistor is arranged between the first and second transistor columns.
  • a second wiring connected to the drains of the transistors in the first transistor column and a third wiring connected to the drains of the transistors in the second transistor column are arranged.
  • the first wiring is located between the second and third wirings that are separated from each other in plan view. That is, the second and third wirings connected to the drains of the transistors do not overlap the first wirings connected to the gates of each transistor in plan view. As a result, the parasitic capacitance at the node connected to the other end of the protection resistor of the output transistor is reduced, so that the speed of the circuit can be increased.
  • a semiconductor integrated circuit device including a plurality of IO cells, wherein at least one of the plurality of IO cells includes an output circuit, and the output circuit has an external output terminal and an external output terminal.
  • an ESD (Electro-Static Discharge) protection diode having one node connected to the external output terminal and a second node connected to the first power supply; and an ESD protection diode extending in a first direction in a first wiring layer; A first wiring connected to the first node of the diode and a first wiring extending in the first direction in the first wiring layer and connected to the second node of the ESD protection diode.
  • a fourth wiring extends in the direction, overlaps the first wiring in plan view, and is connected to the first wiring, and overlaps with the second wiring in plan view in the second wiring layer.
  • a fifth wiring connected to the second wiring
  • a sixth wiring that overlaps the third wiring in plan view in the second wiring layer and connected to the third wiring
  • a seventh wiring arranged in the wiring layer and connected to the fourth wiring, and a seventh wiring arranged in the third wiring layer and overlapping with the fifth wiring in plan view, and a seventh wiring connected to the fourth wiring.
  • a ninth wiring arranged in the third wiring layer, overlapping with the sixth wiring in plan view, and connected to the sixth wiring; The fourth wiring is located between the eighth wiring and the ninth wiring which are separated from each other in plan view.
  • the IO cell includes an output circuit with an ESD protection diode.
  • a first wiring connected to the first node of the ESD protection diode and extending in the first direction is arranged, and on both sides in the second direction, a first wiring connected to the second node of the ESD protection diode and extending in the first direction is arranged.
  • Extending second and third wiring lines are arranged.
  • a fourth wiring connected to the first wiring and extending in the first direction is arranged, and fifth and sixth wirings connected to the second and third wiring, respectively, are arranged.
  • a seventh wiring connected to the fourth wiring is arranged, and an eighth and ninth wiring connected to the fifth and sixth wirings, respectively, are arranged.
  • the fourth wiring is located between the eighth wiring and the ninth wiring, which are separated from each other in plan view. That is, the fourth wiring connected to the first node of the ESD protection diode does not overlap the eighth and ninth wiring connected to the second node of the ESD protection diode in plan view. As a result, the parasitic capacitance at the first node of the ESD protection diode connected to the external output terminal is reduced, so that the speed of the circuit can be increased.
  • a semiconductor integrated circuit device including a plurality of IO cells, wherein at least one of the plurality of IO cells includes an output circuit, and the output circuit has an external output terminal and one end. includes a protective resistor connected to the external output terminal, and an output transistor connected between the other end of the protective resistor and a first power source, and the output transistor includes a plurality of transistors arranged in a first direction. each of the plurality of transistors has a gate extending in a second direction perpendicular to the first direction, a source connected to the first power supply, and a drain connected to the other end of the protective resistor.
  • the output circuit extends in the second direction in a first wiring layer, and a first wiring connected to the drain of any one of the plurality of transistors, and in the first wiring layer, second and third wirings extending in the second direction, respectively arranged on both sides of the first wiring in the first direction, and connected to the source of any one of the plurality of transistors; a fourth wiring that extends in the second direction, overlaps the first wiring in plan view, and is connected to the first wiring in a second wiring layer that is one layer above the first wiring layer; In the second wiring layer, a fifth wiring overlaps with the second wiring in plan view and is connected to the second wiring, and in the second wiring layer, overlaps with the third wiring in plan view.
  • a sixth wiring connected to the third wiring; a seventh wiring arranged in the third wiring layer; a seventh wiring connected to the fourth wiring; and a seventh wiring arranged in the third wiring layer.
  • overlaps with the fifth wiring in plan view is arranged in the third wiring layer with an eighth wiring connected to the fifth wiring, and overlaps with the sixth wiring in plan view,
  • a ninth wiring is connected to the sixth wiring, and the fourth wiring is located between the eighth and ninth wirings that are separated from each other in plan view.
  • the IO cell includes a protection resistor and an output circuit including an output transistor.
  • the output transistor includes a plurality of transistors lined up in the first direction, each transistor having a gate extending in the second direction, a source connected to the first power supply, and a drain connected to the other end of the protection resistor. ing.
  • a first wiring connected to the drain of the transistor and extending in the second direction is arranged, and second and third wirings connected to the source of the transistor are arranged on both sides of the first wiring in the first direction.
  • a fourth wiring connected to the first wiring and extending in the second direction is arranged, and fifth and sixth wirings connected to the second and third wiring, respectively, are arranged.
  • a seventh wiring connected to the fourth wiring is arranged, and an eighth and ninth wiring connected to the fifth and sixth wirings, respectively, are arranged.
  • the fourth wiring is located between the eighth wiring and the ninth wiring, which are separated from each other in plan view. That is, the fourth wiring connected to the drain of the transistor does not overlap the eighth and ninth wirings connected to the source of the transistor in plan view. As a result, the parasitic capacitance at the node connected to the other end of the protection resistor of the output transistor is reduced, so that the speed of the circuit can be increased.
  • the parasitic capacitance at the signal terminal of the output circuit included in the IO cell is reduced, so it is possible to realize higher speed of the circuit.
  • FIG. 19 A plan view showing details of the IO cell layout in FIG. 19 A plan view showing details of the IO cell layout in FIG. 19 A plan view showing details of the IO cell layout in FIG. 19 A plan view showing details of the IO cell layout in FIG. 19 Summary example of IO cell layout in a modified example of the second embodiment Summary example of IO cell layout in a modified example of the second embodiment
  • VDDIO and “VSS” refer to the power supply voltage or the power supply itself.
  • the transistor is formed on a P-type substrate and an N-type well. Note that the transistor may be formed on a P-type well or on an N-type substrate.
  • FIG. 1 is a plan view schematically showing the overall configuration of a semiconductor integrated circuit device according to an embodiment.
  • a semiconductor integrated circuit device 1 shown in FIG. 1 includes a core region 2 in which an internal core circuit is formed, and an I/O circuit provided between the core region 2 and a chip edge in which an interface circuit (I/O circuit) is formed. O area 3.
  • an IO cell column 10A is provided so as to annularly surround the periphery of the semiconductor integrated circuit device 1.
  • a plurality of IO cells 10 forming an interface circuit are lined up in the IO cell column 10A.
  • a plurality of external connection pads are arranged in the semiconductor integrated circuit device 1.
  • the IO cell row 10A may be provided in a part of the periphery of the semiconductor integrated circuit device 1.
  • the IO cell 10 includes a signal IO cell and a power IO cell.
  • the signal IO cell includes circuits necessary for exchanging signals with the outside of the semiconductor integrated circuit device 1 or with the core region 2, such as a level shifter circuit, an output buffer circuit, and an ESD protection circuit. etc. are included.
  • the power supply IO cell supplies each power supply supplied to the external connection pads to the inside of the semiconductor integrated circuit device 1, and includes an ESD protection circuit and the like.
  • FIG. 2 is a circuit configuration diagram of the output circuit 11 included in the IO cell 10. Note that although the actual output circuit includes circuit elements other than those shown in FIG. 2, their description is omitted in FIG.
  • the output circuit 11 shown in FIG. 2 includes an external output terminal PAD, output transistors P1 and N1, ESD (Electro Static Discharge) protection diodes 1a and 1b, and protection resistors Rsn and Rsp.
  • the output transistor P1 is a P conductivity type transistor
  • the output transistor N1 is an N conductivity type transistor.
  • the output transistors P1 and N1 output an output signal to the external output terminal PAD according to the signal received at the gate.
  • the output transistor P1 has a source connected to VDDIO, and a drain connected to an external output terminal PAD via a protection resistor Rsp.
  • the output transistor N1 has a source connected to VSS, and a drain connected to an external output terminal PAD via a protection resistor Rsn.
  • the protection resistors Rsp and Rsn are constituted by a plurality of resistance elements formed in a wiring layer formed in BEOL (Back End of Line: wiring process). Note that a node between the output transistor N1 and the protection resistor Rsn is designated as a node A, and a node between the output transistor P1 and the protection resistor Rsp is designated as a node B.
  • the ESD protection diode 1a is provided between VSS and the external output terminal PAD, and has an anode connected to VSS and a cathode connected to the external output terminal PAD.
  • ESD protection diode 1b is provided between VDDIO and external output terminal PAD, and has an anode connected to external output terminal PAD and a cathode connected to VDDIO.
  • FIG. 3 is an example of an outline of the layout of the IO cell.
  • the layout of FIG. 3 corresponds to the IO cell 10a, which is one of the IO cells 10 arranged on the lower side of the semiconductor integrated circuit device 1 of FIG.
  • the X direction (corresponding to the first direction) is a direction along the outer edge of the semiconductor integrated circuit device 1, and is a direction in which the plurality of IO cells 10 are lined up.
  • the Y direction (corresponding to the second direction) is a direction perpendicular to the X direction.
  • An IO cell generally includes a high power supply voltage region including an ESD protection circuit and an output buffer for outputting signals to the outside of the semiconductor integrated circuit device, and a circuit for inputting/outputting signals inside the semiconductor integrated circuit device. It has a low power supply voltage region.
  • the IO cell 10a in FIG. 3 is divided into two low power supply voltage regions 6a and 6b and a high power supply voltage region 7 in the Y direction.
  • the low power supply voltage region 6a is located on the core region 2 side, and the low power supply voltage region 6b is located on the chip edge side.
  • High power supply voltage region 7 is between low power supply voltage region 6a and low power supply voltage region 6b.
  • the low power supply voltage region 6a is located close to the output transistor P1, and includes, for example, a circuit that generates a signal input to the gate of the output transistor P1.
  • the low power supply voltage region 6b is located close to the output transistor N1, and includes, for example, a circuit that generates a signal input to the gate of the output transistor N1.
  • the IO cell 10a shown in FIG. 3 has the output circuit 11 shown in FIG. 2 configured therein.
  • an output transistor N1 In the high power supply voltage region 7, an output transistor N1, an ESD protection diode 1a, an ESD protection diode 1b, and an output transistor P1 are arranged in order from the chip edge.
  • resistive elements RU are arranged in an array in the XY direction on a region other than the region where the output transistor N1, the ESD protection diode 1a, the ESD protection diode 1b, and the output transistor P1 are arranged.
  • the protection resistor Rsp is configured by connecting the resistive elements RU disposed above the region close to the output transistor P1 to each other.
  • the protection resistor Rsn is configured by connecting the resistive elements RU arranged above the region close to the output transistor N1 to each other.
  • the protective resistor Rsp is connected between the external output terminal PAD and the node B, and a wiring corresponding to the node B extends from the region where the protective resistor Rsp is configured toward the region where the output transistor P1 is arranged.
  • the protective resistor Rsn is connected between the external output terminal PAD and the node A, and a wiring corresponding to the node A extends from the region where the protective resistor Rsn is configured toward the region where the output transistor N1 is arranged. ing.
  • 4 to 7 are plan views showing details of the layout of the IO cell. 4 to 7 all show the planar structure of the portion A1 of FIG. 3, that is, the region where the output transistor P1 and the ESD protection diode 1b are arranged. 4 shows the structure of the layers below the M1 wiring layer, FIG. 5 shows the structure of the M1 to M3 wiring layers, FIG. 6 shows the structure of the M3 to M5 wiring layers, and FIG. 7 shows the structure of the M5 to M6 wiring layers. show.
  • each transistor has a plurality of P conductivity type fins 21, each extending in the X direction and arranged in the Y direction, and a plurality of P conductivity type fins 21, each extending in the Y direction, and A plurality of gate wirings 22 arranged in parallel are formed.
  • the fin 21 and the gate wiring 22 that overlap in plan view form a transistor.
  • each transistor has four fins 21.
  • transistor rows 24a, 24b, 24c, and 24d each including a plurality of transistors lined up in the X direction are arranged side by side in the Y direction.
  • the transistor arrays 24a and 24b share the gate wiring 22.
  • the transistor rows 24c and 24d share the gate wiring 22.
  • Local interconnections (LI) 23 extending in the Y direction are arranged at the positions of the fins 21 that serve as the sources or drains of the transistors.
  • the fin 21 and the local wiring 23 are in contact with each other at a position where they intersect in plan view.
  • M1 wirings 31 and 35 extending in the Y direction formed in the first metal layer (M1 wiring layer) are arranged at positions overlapping with the local wiring 23 in a plan view.
  • the local wiring 23 and the M1 wirings 31 and 35 arranged above the local wiring 23 are connected by contacts (not shown).
  • the M1 wiring 35 connected to the position of the fin 21 serving as the source of the transistor is connected to VDDIO.
  • the M1 wiring 31 connected to the position of the fin 21 serving as the drain of the transistor is connected to the node B.
  • M1 wirings 32a and 32b extending in the X direction are formed.
  • the M1 wiring 32a is arranged between the transistor rows 24a and 24b, and the M1 wiring 32b is arranged between the transistor rows 24c and 24d.
  • the M1 wirings 32a and 32b intersect with the gate wiring 22 in plan view, and are connected by contacts (not shown) at the intersecting positions.
  • the M1 wiring 32a, 32b transmits a control signal to be applied to the gate of the output transistor P1. This control signal is generated in a control circuit located above the output transistor P1 in the drawing, and is applied to the gates of each transistor constituting the output transistor P1 via M1 wirings 32a and 32b.
  • a cathode portion 26 formed by the N-conductivity type fins 25 and an anode portion 28 formed by the P-conductivity type fins 27 are provided. Fins 25 and 27 extend in the X direction. A diode is formed between the N conductivity type fin 25 and the P conductivity type fin 27.
  • local interconnections (LI) 29 extending in the Y direction are arranged in the fins 25 and 27, respectively.
  • the fins 25 and 27 and the local wiring 29 are in contact with each other at a position where they intersect in plan view.
  • M1 wirings 33 and 36 extending in the X direction are arranged in the M1 wiring layer.
  • the M1 wiring 33 arranged in the cathode part 26 is connected to VDDIO, and the M1 wiring 36 arranged in the anode part 28 is connected to the external output terminal PAD.
  • the local wiring 29 and the M1 wirings 33 and 36 are connected via contacts (not shown) at positions where they intersect in plan view.
  • M2 wirings 41 and 45 extending in the Y direction are formed in the second metal layer (M2 wiring layer) at positions overlapping with the M1 wirings 31 and 35 in plan view. each is placed.
  • the M1 wiring 31 and the M2 wiring 41 arranged above it are connected through contacts (not shown).
  • the M1 wiring 35 and the M2 wiring 45 arranged above it are connected by a contact (not shown).
  • the M1 wires 32a and 32b extending in the X direction are connected to the M2 wire 42 at the right end of the drawing.
  • the M2 wiring 42 is connected to the control circuit at the top of the drawing.
  • M3 wiring 51 extending in the Y direction is formed in the third metal layer (M3 wiring layer).
  • M3 wiring 55 formed in the M3 wiring layer and extending in the Y direction is arranged.
  • the M3 wiring 51 is formed so as to overlap the entire four M2 wirings 41 arranged in the Y direction in a plan view.
  • the M3 wiring 55 is formed so as to overlap the four M2 wirings 45 aligned in the Y direction in plan view.
  • the M2 wiring 41 and the M3 wiring 51 arranged above it are connected through contacts (not shown).
  • the M2 wiring 45 and the M3 wiring 55 arranged above it are connected through contacts (not shown).
  • the M2 wiring 41 of the transistor row 24a and the M2 wiring 41 of the transistor row 24b are separated in the Y direction.
  • the M1 wiring 32a extending in the X direction is located between the M2 wiring 41 of the transistor row 24a and the M2 wiring 41 of the transistor row 24b.
  • the M2 wiring 41 of the transistor row 24c and the M2 wiring 41 of the transistor row 24d are separated in the Y direction.
  • the M1 wiring 32b extending in the X direction is located between the M2 wiring 41 of the transistor column 24c and the M2 wiring 41 of the transistor column 24d.
  • the M2 wiring 41 connected to the node B and extending in the Y direction does not overlap the M1 wirings 32a and 32b connected to the gate wiring 22 of each transistor and extending in the X direction in a plan view. This reduces the parasitic capacitance related to node B, making it possible to achieve higher speeds.
  • the M2 wiring 45 connected to VDDIO also does not overlap with the M1 wiring 32a, 32b in plan view, but the M2 wiring 45 connected to VDDIO overlaps with M1 wiring 32a, 32b in plan view.
  • the parasitic capacitance related to node B is not increased. Therefore, for example, like the M3 wiring 55, the M2 wiring 45 connected to VDDIO may be formed so as to overlap the four M1 wirings 35 aligned in the Y direction in plan view.
  • M2 wirings 43 extending in the X direction formed in the M2 wiring layer are arranged at positions overlapping with the M1 wirings 33 in plan view.
  • the M1 wiring 33 and the M2 wiring 43 arranged above it are connected through contacts (not shown).
  • M2 wirings 46 extending in the X direction formed in the M2 wiring layer are arranged at positions overlapping with the M1 wirings 36 in plan view.
  • the M1 wiring 36 and the M2 wiring 46 arranged above it are connected through contacts (not shown).
  • M3 wirings 52 extending in the X direction formed in the M3 wiring layer are arranged at positions overlapping with the M2 wirings 43 in plan view.
  • the M2 wiring 43 and the M3 wiring 52 placed above it are connected through contacts (not shown).
  • M3 wirings 56 extending in the X direction formed in the M3 wiring layer are arranged at positions overlapping with the M2 wirings 46 in plan view.
  • the M2 wiring 46 and the M3 wiring 56 placed above it are connected through contacts (not shown).
  • M4 wirings 61 and 62 extending in the Y direction are arranged in the fourth metal layer (M4 wiring layer).
  • the M4 wiring 61 connected to VDDIO each overlaps the M3 wiring 55 in a plan view, and is connected to the M3 wiring 55 by a contact (not shown).
  • the M4 wires 62 connected to the node B each overlap the M3 wire 51 in plan view, and are connected to the M3 wire 51 by a contact (not shown).
  • M5 wirings 71 and 72 extending in the X direction are arranged.
  • the M5 wiring 71 connected to VDDIO is connected to the M4 wiring 61 through a contact (not shown).
  • the M5 wiring 72 connected to node B is connected to the M4 wiring 62 through a contact (not shown).
  • the orientation of the wiring in the M4 and M5 wiring layers is not limited to that shown in FIG. 6.
  • an M4 wiring 63 extending in the X direction is arranged in the M4 wiring layer.
  • the M4 wiring 63 connected to the external output terminal PAD overlaps the M3 wiring 56 in plan view, and is connected to the M3 wiring 56 via a contact (not shown).
  • M5 wiring 74 extending in the Y direction is arranged.
  • the M5 wiring 74 connected to the external output terminal PAD is connected to the M4 wiring 63 via a contact (not shown) in a region overlapping with the M4 wiring 63 in plan view.
  • M4 wiring 64 and M5 wiring 75 are arranged in a granular manner at positions overlapping with M3 wiring 52 in plan view. That is, in the upper layer of the M3 wiring 52, the M4 wiring 64 and the M5 wiring 75 are formed between the M5 wirings 74 extending in the Y direction, which overlap in plan view.
  • the M4 wiring 64 is connected to the M3 wiring 52 in the layer below it via a contact (not shown), and the M4 wiring 64 is connected to the M5 wiring 75 in the layer below it via a contact (not shown). ing.
  • M6 wirings 81 and 82 extending in the Y direction are arranged in the sixth metal layer (M6 wiring layer).
  • the M6 wiring 81 connected to VDDIO is connected to the M5 wiring 71 via a contact (not shown).
  • the M6 wiring 82 connected to the node B is connected to the M5 wiring 72 via a contact (not shown).
  • the M6 wiring 82 is connected to the protection resistor Rsp.
  • an M6 wiring 83 extending in the Y direction is arranged in the M6 wiring layer.
  • the M6 wiring 83 connected to the external output terminal PAD overlaps the M5 wiring 74 in plan view, and is connected to the M5 wiring 74 via a contact (not shown).
  • the M6 wiring 81 extends from the region of the output transistor P1 to the region of the ESD protection diode 1b, overlaps with the M5 wiring 75 in plan view, and is connected to the M5 wiring 75 via a contact (not shown). Ru.
  • the M4 wiring 63 extending in the X direction and connected to the external output terminal PAD is connected to only the M3 wiring 56 connected to the external output terminal PAD in the M3 wiring layer in plan view. overlap.
  • the M4 wiring 63 is located between the M5 wiring 75 arranged in the Y direction and spaced apart in plan view, and in the M5 wiring layer, only the M5 wiring 74 connected to the external output terminal PAD and overlap.
  • parasitic capacitance of the M4 wiring 63 does not occur between the M3 and M4 wiring layers and between the M4 and M5 wiring layers. Therefore, since the parasitic capacitance related to the external output terminal PAD is reduced, higher speed can be realized.
  • the M5 wiring 74 extending in the Y direction and connected to the external output terminal PAD is located between the M4 wiring 64 arranged in the X direction and spaced apart in plan view, and the M4 wiring layer is connected to the external output terminal PAD. It overlaps only the M4 wiring 63 connected to the terminal PAD in plan view. Furthermore, regarding the M6 wiring layer, the M5 wiring 74 overlaps only the M6 wiring 83 connected to the external output terminal PAD in plan view. As a result, parasitic capacitance of the M5 wiring 74 does not occur between the M4 and M5 wiring layers and between the M5 and M6 wiring layers. Therefore, since the parasitic capacitance related to the external output terminal PAD is reduced, higher speed can be realized.
  • 8 to 11 are plan views showing details of the layout of the IO cell. 8 to 11 all show the planar structure in part A2 of FIG. 3, that is, the region where the output transistor N1 and the ESD protection diode 1a are arranged. 8 shows the structure of the layers below the M1 wiring layer, FIG. 9 shows the structure of the M1 to M3 wiring layers, FIG. 10 shows the structure of the M3 to M5 wiring layers, and FIG. 11 shows the structure of the M5 to M6 wiring layers. show.
  • FIGS. 8 to 11 correspond to the layouts in FIGS. 4 to 7 reversed vertically (in the Y direction), with VDDIO set to VSS and node B set to node A.
  • the layouts shown in FIGS. 8 to 11 can be easily understood from the description of the layouts shown in FIGS. 4 to 7, so a detailed description thereof will be omitted here.
  • a plurality of N conductivity type fins 21A each extend in the X direction and are arranged in the Y direction, and a plurality of N conductivity type fins 21A each extend in the Y direction and are arranged in the Y direction.
  • a plurality of gate wirings 22A arranged side by side are formed. The fin 21A and the gate wiring 22A, which overlap in plan view, form a transistor.
  • the region of the ESD protection diode 1a includes an anode portion 26A formed by a P conductivity type fin 25A and a cathode portion 28A formed by an N conductivity type fin 27A. Fins 25A and 27A extend in the X direction.
  • the anode section 26A is connected to VSS, and the cathode section 28A is connected to the external output terminal PAD.
  • a diode is formed between the P conductivity type fin 25A and the N conductivity type fin 27A.
  • an M1 wiring 32a connected to the gate of each transistor is arranged between the transistor rows 24a and 24b in the M1 wiring layer.
  • an M2 wiring 41 arranged in the transistor column 24a and connected to the node B, and an M2 wiring 41 arranged in the transistor column 24b and connected to the node B are arranged.
  • the M1 wiring 32a is located between the spaced apart M2 wiring 41 in plan view. That is, the M2 wiring 41 connected to node B does not overlap the M1 wiring 32a connected to the gates of each transistor in plan view.
  • FIGS. 8 to 11. Therefore, the parasitic capacitances at the node B of the output transistor P1 and the node A of the output transistor N1 are reduced, so that the circuit can be made faster.
  • an M4 wiring 63 connected to the anode part 28 of the ESD protection diode 1b and extending in the X direction is arranged in the M4 wiring layer, and on both sides in the Y direction, the ESD protection diode 1b M4 wiring 64 connected to the cathode portion 26 of each of the two is arranged.
  • an M5 wiring 74 connected to the M4 wiring 63 is arranged, and an M5 wiring 75 connected to the M4 wiring 64 is arranged.
  • the M4 wiring 63 is located between the M5 wiring 75 arranged in the Y direction and spaced apart from each other.
  • the M4 wiring 63 connected to the external output terminal PAD does not overlap the M5 wiring 75 connected to VDDIO in plan view.
  • Modification 1 12 and 13 are layouts of IO cells according to Modification 1. 12 and 13 correspond to FIGS. 6 and 7 of the embodiment described above. That is, FIGS. 12 and 13 show the planar structure in portion A1 of FIG. 3, FIG. 12 shows the structure of the M3 to M5 wiring layers, and FIG. 13 shows the structure of the M5 to M6 wiring layers. The structure of the layers below the M3 wiring layer in this modification is the same as that in FIGS. 4 and 5.
  • This modification differs from the embodiment described above in the configuration of the M5 wiring in the region of the ESD protection diode 1b. That is, in the embodiment described above, the M5 wiring 74 extending in the Y direction is arranged, but in this modification, the M5 wiring 76 is arranged in a granular manner at a position overlapping the M4 wiring 63 extending in the X direction in a plan view. has been done. The M5 wiring 76 is connected to the M4 wiring 63 via a contact (not shown).
  • the M5 wiring 76 connected to the external output terminal PAD is located between the M3 wiring 52 connected to VDDIO, and the M3 wiring layer 76 connected to the external output terminal PAD is also located between the M3 wiring 52 connected to the external output terminal PAD. It overlaps only the wiring 56 in plan view. Therefore, parasitic capacitance of the M5 wiring 76 does not occur between the M4 and M5 wiring layers and between the M5 and M6 wiring layers, as well as between the M3 and M5 wiring layers. Therefore, since the parasitic capacitance related to the external output terminal PAD is further reduced, further speeding up can be realized.
  • FIGS. 14 and 15 are layouts of an IO cell according to modification example 2. 14 and 15 correspond to FIGS. 6 and 7 of the embodiment described above. That is, FIGS. 14 and 15 show the planar structure in portion A1 of FIG. 3, FIG. 14 shows the structure of the M3 to M5 wiring layers, and FIG. 15 shows the structure of the M5 to M6 wiring layers. The structure of the layers below the M3 wiring layer in this modification is the same as that in FIGS. 4 and 5.
  • This modification differs from the above-described embodiment in the configuration of the M4 to M6 wiring in the region of the output transistor P1. That is, in the embodiment described above, the M4 wiring 61 extending in the Y direction and the M5 wiring 71 extending in the X direction are arranged as the M4 wiring and the M5 wiring connected to VDDIO. In contrast, in this modification, the M4 wiring 65 and the M5 wiring 77 are arranged in a granular manner at positions overlapping in plan view with the M3 wiring 55 connected to VDDIO extending in the Y direction. The M4 wiring 65 is connected to the M3 wiring 55 in the layer below it via a contact (not shown), and the M5 wiring 77 is connected to the M4 wiring 65 in the layer below it via a contact (not shown). There is.
  • the configuration of the M6 wiring is also changed to match the changes in the M4 and M5 wiring. That is, in the region of the output transistor P1, an M6 wiring 84 extending in the Y direction and an M6 wiring 85 extending in the Y direction are arranged.
  • the M6 wiring 84 overlaps the M5 wiring 77 located below it in plan view, and is connected to the M5 wiring 77 via a contact (not shown).
  • the M6 wiring 85 is connected to the M5 wiring 72 connected to the node B via a contact (not shown).
  • an M6 wiring 86 extending in the X direction is arranged to connect the M6 wiring 84 and the M6 wiring 87 connected to VDDIO in the region of the ESD protection diode 1b.
  • the M4 wiring 62 connected to the node B overlaps only the M3 wiring 51 connected to the node B in plan view with respect to the M3 wiring layer.
  • the M4 wiring 62 is located between the M5 wiring 77 arranged in the X direction and spaced apart in plan view, and as for the M5 wiring layer, only the M5 wiring 72 connected to node B and overlapping.
  • the M5 wiring 72 connected to the node B extends in the X direction, and is located between the M4 wirings 65 arranged and spaced apart in the Y direction in plan view. It overlaps only the M4 wiring 62 connected to B in plan view. Therefore, since the parasitic capacitance related to node B is further reduced, further speeding up can be achieved.
  • both the M4 wiring and the M5 wiring connected to VDDIO are arranged in a granular manner, but the arrangement is not limited to this. That is, either the M4 wiring or the M5 wiring connected to VDDIO may be arranged in a granular manner. In this case as well, the effect of reducing the parasitic capacitance related to node B can be obtained.
  • FIGS. 16 and 17 are layouts of IO cells according to Modification 3. 16 and 17 correspond to FIGS. 6 and 7 of the embodiment described above. That is, FIGS. 16 and 17 show the planar structure in portion A1 of FIG. 3, FIG. 16 shows the structure of the M3 to M5 wiring layers, and FIG. 17 shows the structure of the M5 to M6 wiring layers. The structure of the layers below the M3 wiring layer in this modification is the same as that in FIGS. 4 and 5.
  • the configuration of the M5 wiring in the region of the output transistor P1 is further changed from the above-mentioned modification 2. That is, in the second modification described above, the M5 wiring 72 extending in the X direction is arranged as the M5 wiring connected to the node B. In contrast, in this modification, the M5 wiring 78 is arranged in a granular manner at a position overlapping in plan view with the M4 wiring 62 connected to the node B extending in the Y direction. The M5 wiring 78 is connected to the underlying M4 wiring 62 via a contact (not shown).
  • the M5 wiring 78 connected to node B overlaps only the M4 wiring 62 connected to node B in plan view with respect to the M4 wiring layer, and is connected to node B with respect to the M6 wiring layer. It overlaps only with the M6 wiring 85. Further, the M5 wire 78 is located between the M3 wires 55 connected to VDDIO and separated from each other, and also overlaps only the M3 wire 51 connected to the node B in the M3 wiring layer in a plan view. Therefore, since the parasitic capacitance related to node B is further reduced, further speeding up can be achieved.
  • Modification 1 related to the ESD protection diode 1b region and Modification 2 or 3 related to the output transistor P1 region may be implemented together.
  • FIG. 18 is a circuit configuration diagram of the output circuit 12 according to this embodiment.
  • the circuit configuration in FIG. 18 is almost the same as the circuit configuration in FIG. 2 in the first embodiment, but the insertion position of the protective resistor is different. That is, in the output circuit 12 of FIG. 18, a protective resistor Rs is provided in place of the protective resistors Rsn and Rsp in FIG.
  • the drains of the output transistors P1 and N1 are connected to each other, and the protection resistor Rs is provided between the external output terminal PAD and the drains of the output transistors P1 and N1.
  • a node C is defined as a node between the drains of the output transistors P1 and N1 and the protection resistor Rs.
  • FIG. 19 is an example of an outline of the layout of the IO cell.
  • the layout in FIG. 19 corresponds to the IO cell 10a, which is one of the IO cells 10 arranged on the lower side of the semiconductor integrated circuit device 1 in FIG.
  • the IO cell layout in FIG. 19 differs from the IO cell layout in FIG. 3 in the arrangement of high power supply voltage regions and low power supply voltage regions.
  • the IO cell 10a in FIG. 19 is divided into a low power supply voltage region 8 and a high power supply voltage region 9 in the Y direction.
  • the low power supply voltage region 8 is located on the core region 2 side, and the high power supply voltage region 9 is located on the chip edge side.
  • the IO cell 10a shown in FIG. 19 has the output circuit 12 shown in FIG. 11 configured therein.
  • an ESD protection diode 1a, an ESD protection diode 1b, an output transistor P1, and an output transistor N1 are arranged in order from the chip edge.
  • resistive elements RU are arranged in an array in the XY direction on a region other than the region where the ESD protection diode 1a, the ESD protection diode 1b, the output transistor P1, and the output transistor N1 are arranged.
  • a protection resistor Rs is configured by connecting the resistive elements RU to each other.
  • connection form of the resistance element RU may be any of series connection, parallel connection, or a combination of series connection and parallel connection. Further, a part of the resistance element RU constituting the protection resistor Rs may be arranged above the low power supply voltage region 8.
  • the arrangement of the ESD protection diode 1a, the ESD protection diode 1b, the output transistor P1, and the output transistor N1 is not limited to that shown in FIG. 19.
  • the positions of the output transistor P1 and the output transistor N1 may be exchanged, or the positions of the ESD protection diode 1a and the ESD protection diode 1b may be exchanged.
  • 20A, 20B, 21 and 22 are plan views showing the details of the layout of the IO cell, which corresponds to part A3 in FIG. 19, that is, the area where output transistors N1, P1 and ESD protection diodes 1b, 1a are arranged. shows the planar structure in . 20A and 20B show the structure of the M1 to M3 wiring layers, FIG. 21 shows the structure of the M3 to M5 wiring layers, and FIG. 22 shows the structure of the M5 to M6 wiring layers. Note that FIGS. 21 and 22 only show the regions of the output transistor P1 and the ESD protection diode 1b.
  • the configurations of the output transistors N1, P1 and the ESD protection diodes 1b, 1a are basically the same as those in the first embodiment, and detailed explanations may be omitted here.
  • the wiring that corresponds to node B in the first embodiment becomes the wiring that corresponds to node C in the region of output transistors N1 and P1.
  • the region of the output transistor P1 and the ESD protection diode 1b is the same as that shown in FIG. 4, and the region of the output transistor N1 and the ESD protection diode 1a is the same as that shown in FIG. It is similar to
  • the regions of the output transistor P1 and the ESD protection diode 1b are almost the same as those in FIG. 5, and the regions of the output transistor N1 and the ESD protection diode 1a are as shown in FIG. It is similar to However, the M3 wiring 151 corresponding to the node C and extending in the Y direction is continuously arranged from the region of the output transistor N1 to the region of the output transistor P1.
  • the structure of the M3 to M5 wiring layers shown in FIG. 21 is the same as that in FIG. 6. Further, the structure of the M5 to M6 wiring layers shown in FIG. 22 is the same as that in FIG.
  • the same effects as in the first embodiment can be obtained. That is, since the parasitic capacitance at the node C between the output transistors P1 and N1 is reduced, the speed of the circuit can be increased. Further, since the parasitic capacitance at the anode section 28 of the ESD protection diode 1b and the cathode section 28A of the ESD protection diode 1a connected to the external output terminal PAD is reduced, it is possible to realize a faster circuit.
  • FIG. 23 is an outline of an IO cell layout according to a modification of the second embodiment.
  • the arrangement position of the output transistor N1 has been moved to the upper side of the drawing.
  • the protection resistor Rs is arranged in a region between the output transistor N1 and the output transistor P1.
  • the following effects can be obtained. Since the output transistor N1 and the output transistor P1 are arranged on both sides of the protective resistor Rs, the wiring length can be reduced for the wiring between the protective resistor Rs and the output transistor N1, and the wiring between the protective resistor Rs and the output transistor P1. They can be made almost equal. Thereby, the unbalance of wiring parasitic components can be improved.
  • FIG. 24 is an outline of an IO cell layout according to another modification of the second embodiment.
  • the arrangement position of the output transistor P1 is further moved to the upper side of the drawing.
  • the protection resistor Rs is arranged in a region below the output transistor P1 in the drawing.
  • the ESD protection diodes 1a, 1b and the output transistors N1, P1 are constituted by fins, but the present invention is not limited to this.
  • both the P-conductivity type transistor and the N-conductivity type output transistor are one-stage transistors, but the invention is not limited to this.
  • the output circuit is two-stage, three-stage transistor. A configuration in which multiple stages of transistors such as the following may be connected in series may also be used.
  • the output circuit in the above-described embodiments may be an input/output circuit including an input circuit.
  • the parasitic capacitance at the signal terminal of the output circuit included in the IO cell is reduced and the speed of the circuit can be increased, which is useful for improving the performance of a system LSI, for example.

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Abstract

ＩＯセル（１０）が含む出力回路（１１）において、出力トランジスタ（Ｐ１）が備えるトランジスタ列（２４ａ，２４ｂ）の間に、トランジスタのゲートと接続されたＭ１配線（３２ａ）が配置されている。トランジスタ列（２４ａ，２４ｂ）に、トランジスタのドレインと接続されたＭ２配線（４１）が配置されている。Ｍ１配線（３２ａ）は、平面視で、互いに離間するＭ２配線（４１）同士の間に位置している。すなわち、トランジスタのドレインに接続されたＭ２配線（４１）は、トランジスタのゲートと接続されたＭ１配線（３２ａ）と、平面視で重ならない。

Description

半導体集積回路装置
　本開示は、半導体集積回路装置に関し、特に、半導体集積回路装置外との信号のやりとりを行うための入出力回路を備えたＩＯセルのレイアウト構成に関する。
　半導体集積回路装置を構成する、外部と信号のやりとりを行うＩＯセルには、一般的に、出力バッファと、ＥＳＤ（Electro Static Discharging）保護回路が設けられている。また、近年の半導体集積回路装置の微細化に伴い、高速化の要求がますます大きくなっている。
　特許文献１では、半導体集積回路装置が有するＥＳＤ保護回路のレイアウト構造の例が開示されている。このレイアウト構造では、高速化を目的として、ＥＳＤ回路における信号端子の端子容量を低減するために、信号端子に接続される拡散領域を分割しており、また、信号端子に接続される配線と電源端子に接続される配線との間の距離を大きくしている。
国際公開第２０１３／０３８６１６号
　半導体集積回路装置の微細化に伴い、金属配線層は、多層化が進むとともに、配線層間の距離も小さくなっている。このため、同層の配線間の寄生容量だけでなく、異なる配線層間の寄生容量も大きくなっている。
　本開示は、半導体集積回路装置において、多層で構成された配線を含むＩＯセルについて、信号端子の端子容量を低減したレイアウト構造を提供する。
　本開示の第１態様では、複数のＩＯセルを備える半導体集積回路装置であって、前記複数のＩＯセルのうち少なくとも１つは、出力回路を含み、前記出力回路は、外部出力端子と、一端が前記外部出力端子と接続された保護抵抗と、前記保護抵抗の他端と、第１電源との間に接続された出力トランジスタと、を備え、前記出力トランジスタは、第１方向に並ぶ複数のトランジスタを含む第１トランジスタ列と、前記第１方向に並ぶ複数のトランジスタを含み、前記第１方向と垂直をなす第２方向において前記第１トランジスタ列と隣り合う第２トランジスタ列とを備え、前記第１および第２トランジスタ列が含む各トランジスタは、それぞれ、前記第２方向に延びるゲートを有し、ソースが前記第１電源と接続され、ドレインが前記第１保護抵抗の前記他端と接続されており、前記出力回路は、第１配線層において、前記第１トランジスタ列と前記第２トランジスタ列との間において前記第１方向に延びており、前記第１および第２トランジスタ列が含む各トランジスタのゲートと接続されている第１配線と、前記第１配線層の１層上にある第２配線層において、前記第２方向に延びており、前記第１トランジスタ列が含むトランジスタのドレインと接続されている第２配線と、前記第２配線層において、前記第２方向に延びており、前記第２トランジスタ列が含むトランジスタのドレインと接続されている第３配線とを備え、前記第１配線は、平面視で、離間する第２および第３配線の間に位置している。
　この態様によると、ＩＯセルは、保護抵抗、および、出力トランジスタを備える出力回路を含む。出力トランジスタは、第１方向に並ぶ複数のトランジスタを含む第１および第２トランジスタ列を備える。第１および第２トランジスタ列が含む各トランジスタは、それぞれ、第２方向に延びるゲートを有し、ソースが第１電源と接続され、ドレインが保護抵抗の他端と接続されている。第１配線層において、第１および第２トランジスタ列の間に、各トランジスタのゲートと接続された第１配線が配置されている。第２配線層において、第１トランジスタ列のトランジスタのドレインと接続された第２配線、および、第２トランジスタ列のトランジスタのドレインと接続された第３配線が配置されている。そして、第１配線は、平面視で、離間する第２および第３配線の間に位置している。すなわち、トランジスタのドレインに接続された第２および第３配線は、各トランジスタのゲートと接続された第１配線と、平面視で重ならない。これにより、出力トランジスタの保護抵抗の他端と接続されたノードにおける寄生容量が低減されるので、回路の高速化を実現することができる。
　本開示の第２態様では、　複数のＩＯセルを備える半導体集積回路装置であって、前記複数のＩＯセルのうち少なくとも１つは、出力回路を含み、前記出力回路は、外部出力端子と、第１ノードが前記外部出力端子と接続され、第２ノードが第１電源と接続されたＥＳＤ（Electro-Static Discharge）保護ダイオードと、第１配線層において、第１方向に延びており、前記ＥＳＤ保護ダイオードの前記第１ノードと接続されている第１配線と、前記第１配線層において、前記第１方向に延びており、前記ＥＳＤ保護ダイオードの前記第２ノードと接続されており、前記第１配線の、前記第１方向と垂直をなす第２方向における両側にそれぞれ配置された、第２および第３配線と、前記第１配線層の１層上にある第２配線層において、前記第１方向に延びており、前記第１配線と平面視で重なっており、前記第１配線と接続されている第４配線と、前記第２配線層において、前記第２配線と平面視で重なっており、前記第２配線と接続されている第５配線と、前記第２配線層において、前記第３配線と平面視で重なっており、前記第３配線と接続されている第６配線と、第３配線層に配置されており、前記第４配線と接続されている第７配線と、前記第３配線層に配置されており、前記第５配線と平面視で重なっており、前記第５配線と接続されている第８配線と、前記第３配線層に配置されており、前記第６配線と平面視で重なっており、前記第６配線と接続されている第９配線とを備え、前記第４配線は、平面視で、離間している前記第８配線と前記第９配線との間に、位置している。
　この態様によると、ＩＯセルは、ＥＳＤ保護ダイオードを備える出力回路を含む。第１配線層において、ＥＳＤ保護ダイオードの第１ノードと接続され第１方向に延びる第１配線が配置され、その第２方向における両側に、ＥＳＤ保護ダイオードの第２ノードと接続され第１方向に延びる第２および第３配線が配置されている。第２配線層において、第１配線と接続され第１方向に延びる第４配線が配置され、第２および第３配線とそれぞれ接続された第５および第６配線が配置されている。第３配線層において、第４配線と接続された第７配線が配置され、第５および第６配線とそれぞれ接続された第８および第９配線が配置されている。そして、第４配線は、平面視で、離間している第８配線と第９配線との間に、位置している。すなわち、ＥＳＤ保護ダイオードの第１ノードと接続された第４配線は、ＥＳＤ保護ダイオードの第２ノードと接続された第８および第９配線と、平面視で重ならない。これにより、外部出力端子と接続されたＥＳＤ保護ダイオードの第１ノードにおける寄生容量が低減されるので、回路の高速化を実現することができる。
　本開示の第３態様では、複数のＩＯセルを備える半導体集積回路装置であって、前記複数のＩＯセルのうち少なくとも１つは、出力回路を含み、前記出力回路は、外部出力端子と、一端が前記外部出力端子と接続された保護抵抗と、前記保護抵抗の他端と、第１電源との間に接続された出力トランジスタと、を備え、前記出力トランジスタは、第１方向に並ぶ複数のトランジスタを含み、前記複数のトランジスタは、それぞれ、前記第１方向と垂直をなす第２方向に延びるゲートを有し、ソースが前記第１電源と接続され、ドレインが前記保護抵抗の前記他端と接続されており、前記出力回路は、第１配線層において、前記第２方向に延びており、前記複数のトランジスタのいずれかのドレインと接続された第１配線と、前記第１配線層において、前記第２方向に延びており、前記第１配線の前記第１方向における両側にそれぞれ配置されており、前記複数のトランジスタのいずれかのソースと接続された第２および第３配線と、前記第１配線層の１層上にある第２配線層において、前記第２方向に延びており、前記第１配線と平面視で重なっており、前記第１配線と接続されている第４配線と、前記第２配線層において、前記第２配線と平面視で重なっており、前記第２配線と接続されている第５配線と、前記第２配線層において、前記第３配線と平面視で重なっており、前記第３配線と接続されている第６配線と、第３配線層に配置されており、前記第４配線と接続されている第７配線と、前記第３配線層に配置されており、前記第５配線と平面視で重なっており、前記第５配線と接続されている第８配線と、前記第３配線層に配置されており、前記第６配線と平面視で重なっており、前記第６配線と接続されている第９配線とを備え、前記第４配線は、平面視で、離間している前記第８および第９配線の間に、位置している。
　この態様によると、ＩＯセルは、保護抵抗、および、出力トランジスタを備える出力回路を含む。出力トランジスタは、第１方向に並ぶ複数のトランジスタを含み、各トランジスタは、それぞれ、第２方向に延びるゲートを有し、ソースが第１電源と接続され、ドレインが保護抵抗の他端と接続されている。第１配線層において、トランジスタのドレインと接続され第２方向に延びる第１配線が配置され、その第１方向における両側に、トランジスタのソースに接続された第２および第３配線が配置されている。第２配線層において、第１配線と接続され第２方向に延びる第４配線が配置され、第２および第３配線とそれぞれ接続された第５および第６配線が配置されている。第３配線層において、第４配線と接続された第７配線が配置され、第５および第６配線とそれぞれ接続された第８および第９配線が配置されている。そして、第４配線は、平面視で、離間している第８配線と第９配線との間に、位置している。すなわち、トランジスタのドレインに接続された第４配線は、トランジスタのソースと接続された第８および第９配線と、平面視で重ならない。これにより、出力トランジスタの保護抵抗の他端と接続されたノードにおける寄生容量が低減されるので、回路の高速化を実現することができる。
　本開示によると、半導体集積回路装置において、ＩＯセルが含む出力回路について、信号端子における寄生容量が低減されるので、回路の高速化を実現することができる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 第１実施形態に係る出力回路の回路構成図 第１実施形態におけるＩＯセルレイアウトの概要例 図３のＩＯセルレイアウトの詳細を示す平面図 図３のＩＯセルレイアウトの詳細を示す平面図 図３のＩＯセルレイアウトの詳細を示す平面図 図３のＩＯセルレイアウトの詳細を示す平面図 図３のＩＯセルレイアウトの詳細を示す平面図 図３のＩＯセルレイアウトの詳細を示す平面図 図３のＩＯセルレイアウトの詳細を示す平面図 図３のＩＯセルレイアウトの詳細を示す平面図 変形例１に係る、ＩＯセルレイアウトの詳細を示す平面図 変形例１に係る、ＩＯセルレイアウトの詳細を示す平面図 変形例２に係る、ＩＯセルレイアウトの詳細を示す平面図 変形例２に係る、ＩＯセルレイアウトの詳細を示す平面図 変形例３に係る、ＩＯセルレイアウトの詳細を示す平面図 変形例３に係る、ＩＯセルレイアウトの詳細を示す平面図 第２実施形態に係る出力回路の回路構成図 第２実施形態におけるＩＯセルレイアウトの概要例 図１９のＩＯセルレイアウトの詳細を示す平面図 図１９のＩＯセルレイアウトの詳細を示す平面図 図１９のＩＯセルレイアウトの詳細を示す平面図 図１９のＩＯセルレイアウトの詳細を示す平面図 第２実施形態の変形例におけるＩＯセルレイアウトの概要例 第２実施形態の変形例におけるＩＯセルレイアウトの概要例
　以下、図面を参照して、実施形態について説明する。なお、以下の説明では、「ＶＤＤＩＯ」「ＶＳＳ」は、電源電圧または電源自体を指すものとする。また、トランジスタは、Ｐ型基板およびＮ型ウェル上に形成されるものとする。なお、トランジスタは、Ｐ型ウェル上に形成されてもよいし、Ｎ型基板上に形成されてもよい。
　（第１実施形態）
　図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２とチップエッジとの間に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。Ｉ／Ｏ領域３には、半導体集積回路装置１の周辺部を環状に囲むように、ＩＯセル列１０Ａが設けられている。図１では図示を簡略化しているが、ＩＯセル列１０Ａには、インターフェイス回路を構成する複数のＩＯセル１０が並んでいる。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。なお、ＩＯセル列１０Ａは、半導体集積回路装置１の周辺部の一部に設けられていてもよい。
　ＩＯセル１０は、信号ＩＯセルおよび電源ＩＯセルを含む。信号ＩＯセルには、半導体集積回路装置１の外部との間、または、コア領域２との間で信号のやりとりを行うために必要な回路、例えば、レベルシフタ回路、出力バッファ回路、ＥＳＤ保護用回路等が含まれる。電源ＩＯセルは、外部接続パッドに供給される各電源を半導体集積回路装置１の内部に供給するものであり、ＥＳＤ保護用回路等を含む。
　図２はＩＯセル１０に含まれる出力回路１１の回路構成図である。なお、実際の出力回路には、図２に示す回路要素以外も含まれているが、図２では記載を省略している。
　図２に示す出力回路１１は、外部出力端子ＰＡＤと、出力トランジスタＰ１，Ｎ１と、ＥＳＤ（Electro Static Discharge）保護ダイオード１ａ，１ｂと、保護抵抗Ｒｓｎ，Ｒｓｐとを備えている。出力トランジスタＰ１はＰ導電型のトランジスタであり、出力トランジスタＮ１はＮ導電型のトランジスタである。
　出力トランジスタＰ１，Ｎ１は、ゲートに受ける信号に従って、出力信号を外部出力端子ＰＡＤに出力する。出力トランジスタＰ１は、ソースがＶＤＤＩＯに接続され、ドレインが保護抵抗Ｒｓｐを介して外部出力端子ＰＡＤに接続されている。出力トランジスタＮ１は、ソースがＶＳＳに接続され、ドレインが保護抵抗Ｒｓｎを介して外部出力端子ＰＡＤに接続されている。本実施形態では、保護抵抗Ｒｓｐ，Ｒｓｎは、ＢＥＯＬ（Back End of Line：配線工程）において形成される配線層に形成された複数の抵抗素子によって、構成される。なお、出力トランジスタＮ１と保護抵抗Ｒｓｎの間のノードをノードＡとし、出力トランジスタＰ１と保護抵抗Ｒｓｐの間のノードをノードＢとする。
　ＥＳＤ保護ダイオード１ａは、ＶＳＳと外部出力端子ＰＡＤとの間に設けられており、アノードがＶＳＳに接続され、カソードが外部出力端子ＰＡＤに接続されている。ＥＳＤ保護ダイオード１ｂは、ＶＤＤＩＯと外部出力端子ＰＡＤとの間に設けられており、アノードが外部出力端子ＰＡＤに接続され、カソードがＶＤＤＩＯに接続されている。外部出力端子ＰＡＤに高圧ノイズが入力されると、ＥＳＤ保護ダイオード１ａ，１ｂを介してＶＤＤＩＯ，ＶＳＳに電流が流れ、これにより、出力トランジスタＰ１，Ｎ１が保護される。
　図３はＩＯセルのレイアウトの概要の一例である。図３のレイアウトは、図１の半導体集積回路装置１における下辺に並ぶＩＯセル１０のうちの１つであるＩＯセル１０ａに相当する。ここで、Ｘ方向（第１方向に相当する）は半導体集積回路装置１の外辺に沿う方向であり、複数のＩＯセル１０が並ぶ方向である。Ｙ方向（第２方向に相当する）はＸ方向と垂直をなす方向である。
　ＩＯセルは一般に、ＥＳＤ保護用回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路等を含む低電源電圧領域とを有している。そして、図３のＩＯセル１０ａは、Ｙ方向において、２個の低電源電圧領域６ａ，６ｂと、高電源電圧領域７とに分かれている。低電源電圧領域６ａはコア領域２側にあり、低電源電圧領域６ｂはチップエッジ側にある。高電源電圧領域７は、低電源電圧領域６ａと低電源電圧領域６ｂとの間にある。
　低電源電圧領域６ａは、出力トランジスタＰ１に近い位置にあり、例えば、出力トランジスタＰ１のゲートに入力される信号を生成する回路を含む。低電源電圧領域６ｂは、出力トランジスタＮ１に近い位置にあり、例えば、出力トランジスタＮ１のゲートに入力される信号を生成する回路を含む。
　図３に示すＩＯセル１０ａは、図２の出力回路１１が構成されている。高電源電圧領域７には、出力トランジスタＮ１、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、および、出力トランジスタＰ１が、チップエッジから順に配置されている。高電源電圧領域７において、出力トランジスタＮ１、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、および、出力トランジスタＰ１が配置された領域以外の領域の上に、抵抗素子ＲＵがＸＹ方向にアレイ状に配置されている。出力トランジスタＰ１に近い領域の上部に配置された抵抗素子ＲＵが互いに接続されることによって、保護抵抗Ｒｓｐが構成される。出力トランジスタＮ１に近い領域の上部に配置された抵抗素子ＲＵが互いに接続されることによって、保護抵抗Ｒｓｎが構成される。
　保護抵抗Ｒｓｐは、外部出力端子ＰＡＤとノードＢとの間に接続されており、保護抵抗Ｒｓｐが構成された領域から出力トランジスタＰ１が配置された領域に向かって、ノードＢに相当する配線が延びている。保護抵抗Ｒｓｎは、外部出力端子ＰＡＤとノードＡとの間に接続されており、保護抵抗Ｒｓｎが構成された領域から出力トランジスタＮ１が配置された領域に向かって、ノードＡに相当する配線が延びている。
　図４～図７はＩＯセルのレイアウトの詳細を示す平面図である。図４～図７はいずれも図３の部分Ａ１、すなわち、出力トランジスタＰ１およびＥＳＤ保護ダイオード１ｂが配置された領域における平面構造を示す。図４はＭ１配線層より下層の構造を示し、図５はＭ１～Ｍ３配線層の構造を示し、図６はＭ３～Ｍ５配線層の構造を示し、図７はＭ５～Ｍ６配線層の構造を示す。
　図４に示すように、出力トランジスタＰ１の領域では、Ｘ方向にそれぞれ延びており、Ｙ方向に並べて配置された複数のＰ導電型のフィン２１と、Ｙ方向にそれぞれ延びており、Ｘ方向に並べて配置された複数のゲート配線２２とが、形成されている。平面視で重なるフィン２１およびゲート配線２２がトランジスタを形成している。図４では、各トランジスタは、それぞれ、４本のフィン２１を有している。
　各トランジスタは、Ｘ方向において、ソースおよびドレインが交互になるように並んでいる。すなわち、図４では、Ｘ方向に並ぶ複数のトランジスタを含むトランジスタ列２４ａ，２４ｂ，２４ｃ，２４ｄが、Ｙ方向に並べて配置されている。トランジスタ列２４ａ，２４ｂは、ゲート配線２２を共有している。トランジスタ列２４ｃ，２４ｄは、ゲート配線２２を共有している。
　トランジスタのソースまたはドレインとなるフィン２１の位置に、Ｙ方向に延びるローカル配線（ＬＩ）２３がそれぞれ配置されている。フィン２１とローカル配線２３とは、平面視で交差する位置において接している。ローカル配線２３と平面視で重なる位置に、第１メタル層（Ｍ１配線層）に形成されたＹ方向に延びるＭ１配線３１，３５がそれぞれ配置されている。ローカル配線２３とその上層に配置されたＭ１配線３１，３５とは、コンタクト（図示せず）によって接続されている。トランジスタのソースとなるフィン２１の位置に接続されたＭ１配線３５は、ＶＤＤＩＯに接続される。トランジスタのドレインとなるフィン２１の位置に接続されたＭ１配線３１は、ノードＢに接続される。
　Ｍ１配線層において、Ｘ方向に延びるＭ１配線３２ａ，３２ｂが形成されている。Ｍ１配線３２ａは、トランジスタ列２４ａ，２４ｂの間に配置されており、Ｍ１配線３２ｂは、トランジスタ列２４ｃ，２４ｄの間に配置されている。Ｍ１配線３２ａ，３２ｂは、ゲート配線２２と平面視で交差しており、交差する位置において、コンタクト（図示せず）によって接続されている。Ｍ１配線３２ａ，３２ｂは、出力トランジスタＰ１のゲートに与える制御信号を伝送する。この制御信号は、出力トランジスタＰ１の図面上方にある制御回路において生成され、出力トランジスタＰ１を構成する各トランジスタのゲートに、Ｍ１配線３２ａ，３２ｂを介して与えられる。
　また、ＥＳＤ保護ダイオード１ｂの領域では、Ｎ導電型のフィン２５によって形成されたカソード部２６と、Ｐ導電型のフィン２７によって形成されたアノード部２８とが設けられている。フィン２５，２７はＸ方向に延びている。Ｎ導電型のフィン２５とＰ導電型のフィン２７との間にダイオードが形成される。
　出力トランジスタＰ１の領域と同様に、フィン２５，２７に、Ｙ方向に延びるローカル配線（ＬＩ）２９がそれぞれ配置されている。フィン２５，２７とローカル配線２９とは、平面視で交差する位置において接している。また、Ｍ１配線層に、Ｘ方向に延びるＭ１配線３３，３６が配置されている。カソード部２６に配置されたＭ１配線３３はＶＤＤＩＯに接続されており、アノード部２８に配置されたＭ１配線３６は外部出力端子ＰＡＤに接続されている。ローカル配線２９とＭ１配線３３，３６とは、平面視で交差する位置において、コンタクト（図示せず）を介して接続されている。
　図５に示すように、出力トランジスタＰ１の領域では、Ｍ１配線３１，３５と平面視で重なる位置に、第２メタル層（Ｍ２配線層）に形成されたＹ方向に延びるＭ２配線４１，４５がそれぞれ配置されている。Ｍ１配線３１とその上層に配置されたＭ２配線４１とは、コンタクト（図示せず）によって接続されている。Ｍ１配線３５とその上層に配置されたＭ２配線４５とは、コンタクト（図示せず）によって接続されている。
　Ｘ方向に延びるＭ１配線３２ａ，３２ｂは、図面右端にあるＭ２配線４２と接続されている。Ｍ２配線４２は、図面上方にある制御回路に接続される。
　Ｍ１配線３１およびＭ２配線４１とＸ方向における同じ位置に、第３メタル層（Ｍ３配線層）に形成されたＹ方向に延びるＭ３配線５１がそれぞれ配置されている。Ｍ１配線３５およびＭ２配線４５とＸ方向における同じ位置に、Ｍ３配線層に形成されたＹ方向に延びるＭ３配線５５がそれぞれ配置されている。Ｍ３配線５１は、Ｙ方向に並ぶ４個のＭ２配線４１の全体にわたって平面視で重なるように、形成されている。Ｍ３配線５５は、Ｙ方向に並ぶ４個のＭ２配線４５の全体にわたって平面視で重なるように、形成されている。Ｍ２配線４１とその上層に配置されたＭ３配線５１とは、コンタクト（図示せず）によって接続されている。Ｍ２配線４５とその上層に配置されたＭ３配線５５とは、コンタクト（図示せず）によって接続されている。
　ここで、トランジスタ列２４ａのＭ２配線４１と、トランジスタ列２４ｂのＭ２配線４１とは、Ｙ方向において離間している。そして、Ｘ方向に延びるＭ１配線３２ａは、トランジスタ列２４ａのＭ２配線４１とトランジスタ列２４ｂのＭ２配線４１との間に位置している。トランジスタ列２４ｃのＭ２配線４１と、トランジスタ列２４ｄのＭ２配線４１とは、Ｙ方向において離間している。そして、Ｘ方向に延びるＭ１配線３２ｂは、トランジスタ列２４ｃのＭ２配線４１とトランジスタ列２４ｄのＭ２配線４１との間に位置している。すなわち、ノードＢに接続される、Ｙ方向に延びるＭ２配線４１は、各トランジスタのゲート配線２２と接続される、Ｘ方向に延びるＭ１配線３２ａ，３２ｂと、平面視で重なっていない。これにより、ノードＢに係る寄生容量が低減されるので、高速化を実現することができる。
　なお、図５では、ＶＤＤＩＯに接続されるＭ２配線４５も、Ｍ１配線３２ａ，３２ｂと平面視で重なっていないが、ＶＤＤＩＯに接続されるＭ２配線４５はＭ１配線３２ａ，３２ｂと平面視で重なっても、ノードＢに係る寄生容量を増加させることはない。このため、例えば、ＶＤＤＩＯに接続されるＭ２配線４５は、Ｍ３配線５５と同様に、Ｙ方向に並ぶ４個のＭ１配線３５の全体にわたって平面視で重なるように、形成してもよい。
　また、ＥＳＤ保護ダイオード１ｂの領域では、Ｍ１配線３３と平面視で重なる位置に、Ｍ２配線層に形成されたＸ方向に延びるＭ２配線４３がそれぞれ配置されている。Ｍ１配線３３とその上層に配置されたＭ２配線４３とは、コンタクト（図示せず）によって接続されている。Ｍ１配線３６と平面視で重なる位置に、Ｍ２配線層に形成されたＸ方向に延びるＭ２配線４６がそれぞれ配置されている。Ｍ１配線３６とその上層に配置されたＭ２配線４６とは、コンタクト（図示せず）によって接続されている。
　Ｍ２配線４３と平面視で重なる位置に、Ｍ３配線層に形成されたＸ方向に延びるＭ３配線５２がそれぞれ配置されている。Ｍ２配線４３とその上層に配置されたＭ３配線５２とは、コンタクト（図示せず）によって接続されている。Ｍ２配線４６と平面視で重なる位置に、Ｍ３配線層に形成されたＸ方向に延びるＭ３配線５６がそれぞれ配置されている。Ｍ２配線４６とその上層に配置されたＭ３配線５６とは、コンタクト（図示せず）によって接続されている。
　図６に示すように、出力トランジスタＰ１の領域では、第４メタル層（Ｍ４配線層）において、Ｙ方向に延びるＭ４配線６１，６２が配置されている。ＶＤＤＩＯに接続されるＭ４配線６１は、それぞれ、Ｍ３配線５５と平面視で重なっており、Ｍ３配線５５とコンタクト（図示せず）によって接続されている。ノードＢに接続されるＭ４配線６２は、それぞれ、Ｍ３配線５１と平面視で重なっており、Ｍ３配線５１とコンタクト（図示せず）によって接続されている。
　第５メタル層（Ｍ５配線層）において、Ｘ方向に延びるＭ５配線７１，７２が配置されている。ＶＤＤＩＯに接続されるＭ５配線７１は、Ｍ４配線６１とコンタクト（図示せず）によって接続されている。ノードＢに接続されるＭ５配線７２は、Ｍ４配線６２と、コンタクト（図示せず）によって接続されている。
　なお、出力トランジスタＰ１の領域において、Ｍ４およびＭ５配線層における配線の向きは、図６に示したものに限られない。
　また、ＥＳＤ保護ダイオード１ｂの領域では、Ｍ４配線層において、Ｘ方向に延びるＭ４配線６３が配置されている。外部出力端子ＰＡＤに接続されるＭ４配線６３は、Ｍ３配線５６と平面視で重なっており、コンタクト（図示せず）を介してＭ３配線５６と接続されている。
　Ｍ５配線層において、Ｙ方向に延びるＭ５配線７４が配置されている。外部出力端子ＰＡＤに接続されるＭ５配線７４は、Ｍ４配線６３と、平面視で重なる領域においてコンタクト（図示せず）を介して接続されている。
　また、Ｍ３配線５２と平面視で重なる位置に、Ｍ４配線６４およびＭ５配線７５が、粒状に配置されている。すなわち、Ｍ３配線５２の上層において、Ｙ方向に延びるＭ５配線７４同士の間に、平面視で重なるＭ４配線６４およびＭ５配線７５が形成されている。Ｍ４配線６４は、その下層にあるＭ３配線５２とコンタクト（図示せず）を介して接続されており、Ｍ４配線６４はその下層にあるＭ５配線７５はコンタクト（図示せず）を介して接続されている。
　図７に示すように、出力トランジスタＰ１の領域では、第６メタル層（Ｍ６配線層）において、Ｙ方向に延びるＭ６配線８１，８２が配置されている。ＶＤＤＩＯに接続されるＭ６配線８１は、Ｍ５配線７１とコンタクト（図示せず）を介して接続される。ノードＢに接続されるＭ６配線８２は、Ｍ５配線７２とコンタクト（図示せず）を介して接続される。Ｍ６配線８２は、保護抵抗Ｒｓｐに接続されている。
　また、ＥＳＤ保護ダイオード１ｂの領域では、Ｍ６配線層において、Ｙ方向に延びるＭ６配線８３が配置されている。外部出力端子ＰＡＤに接続されるＭ６配線８３は、Ｍ５配線７４と平面視で重なっており、Ｍ５配線７４とコンタクト（図示せず）を介して接続される。また、Ｍ６配線８１は、出力トランジスタＰ１の領域からＥＳＤ保護ダイオード１ｂの領域まで延びており、Ｍ５配線７５と平面視で重なっており、Ｍ５配線７５とコンタクト（図示せず）を介して接続される。
　ここで、ＥＳＤ保護ダイオード１ｂの領域において、Ｘ方向に延びる、外部出力端子ＰＡＤに接続されるＭ４配線６３は、Ｍ３配線層に関しては、外部出力端子ＰＡＤに接続されるＭ３配線５６のみと平面視で重なっている。また、Ｍ４配線６３は、平面視で、Ｙ方向に並び離間するＭ５配線７５同士の間に位置しており、Ｍ５配線層に関しては、外部出力端子ＰＡＤに接続されるＭ５配線７４のみと平面視で重なっている。これにより、Ｍ４配線６３の寄生容量は、Ｍ３－Ｍ４配線層間およびＭ４－Ｍ５配線層間では発生しない。したがって、外部出力端子ＰＡＤに係る寄生容量が低減されるので、高速化を実現することができる。
　また、Ｙ方向に延びる、外部出力端子ＰＡＤに接続されるＭ５配線７４は、平面視で、Ｘ方向に並び離間するＭ４配線６４同士の間に位置しており、Ｍ４配線層に関しては、外部出力端子ＰＡＤに接続されるＭ４配線６３のみと平面視で重なっている。また、Ｍ５配線７４は、Ｍ６配線層に関しては、外部出力端子ＰＡＤに接続されるＭ６配線８３のみと平面視で重なっている。これにより、Ｍ５配線７４の寄生容量は、Ｍ４－Ｍ５配線層間およびＭ５－Ｍ６配線層間では発生しない。したがって、外部出力端子ＰＡＤに係る寄生容量が低減されるので、高速化を実現することができる。
　図８～図１１はＩＯセルのレイアウトの詳細を示す平面図である。図８～図１１はいずれも図３の部分Ａ２、すなわち、出力トランジスタＮ１およびＥＳＤ保護ダイオード１ａが配置された領域における平面構造を示す。図８はＭ１配線層より下層の構造を示し、図９はＭ１～Ｍ３配線層の構造を示し、図１０はＭ３～Ｍ５配線層の構造を示し、図１１はＭ５～Ｍ６配線層の構造を示す。
　図８～図１１のレイアウトは、図４～図７のレイアウトについて、上下（Ｙ方向に）反転して、ＶＤＤＩＯをＶＳＳとし、ノードＢをノードＡとしたものに相当する。図８～図１１のレイアウトについては、図４～図７のレイアウトに関する説明から容易に理解することができるので、ここでは詳細な説明を省略する。
　図８に示すように、出力トランジスタＮ１の領域では、Ｘ方向にそれぞれ延びており、Ｙ方向に並べて配置された複数のＮ導電型のフィン２１Ａと、Ｙ方向にそれぞれ延びており、Ｘ方向に並べて配置された複数のゲート配線２２Ａとが、形成されている。平面視で重なるフィン２１Ａおよびゲート配線２２Ａがトランジスタを形成している。
　また、ＥＳＤ保護ダイオード１ａの領域では、Ｐ導電型のフィン２５Ａによって形成されたアノード部２６Ａと、Ｎ導電型のフィン２７Ａによって形成されたカソード部２８Ａとを備える。フィン２５Ａ，２７ＡはＸ方向に延びている。アノード部２６ＡはＶＳＳに接続されており、カソード部２８Ａは外部出力端子ＰＡＤに接続されている。Ｐ導電型のフィン２５ＡとＮ導電型のフィン２７Ａとの間にダイオードが形成される。
　図８～図１１の構成における配線の配置に関しては、図４～図７の構成に関する説明から容易に類推できるため、ここでは詳細な説明を省略する。そして、図８～図１１の構成において、図４～図７の構成と同様の作用効果が得られる。
　以上のように、本実施形態によると、次のような効果が得られる。すなわち、例えば図４～図７の構成において、Ｍ１配線層において、トランジスタ列２４ａ，２４ｂの間に、各トランジスタのゲートと接続されたＭ１配線３２ａが配置されている。Ｍ２配線層において、トランジスタ列２４ａに配置されノードＢと接続されたＭ２配線４１、および、トランジスタ列２４ｂに配置されノードＢと接続されたＭ２配線４１が配置されている。そして、Ｍ１配線３２ａは、平面視で、離間するＭ２配線４１の間に位置している。すなわち、ノードＢに接続されたＭ２配線４１は、各トランジスタのゲートと接続されたＭ１配線３２ａと、平面視で重ならない。図８～図１１の構成においても、同様である。したがって、出力トランジスタＰ１のノードＢおよび出力トランジスタＮ１のノードＡにおける寄生容量が低減されるので、回路の高速化を実現することができる。
　また、例えば図４～図７の構成において、Ｍ４配線層において、ＥＳＤ保護ダイオード１ｂのアノード部２８と接続されＸ方向に延びるＭ４配線６３が配置され、そのＹ方向における両側に、ＥＳＤ保護ダイオード１ｂのカソード部２６とそれぞれ接続されたＭ４配線６４が配置されている。Ｍ５配線層において、Ｍ４配線６３と接続されたＭ５配線７４が配置され、Ｍ４配線６４とそれぞれ接続されたＭ５配線７５が配置されている。そして、Ｍ４配線６３は、平面視で、Ｙ方向に並び離間しているＭ５配線７５の間に位置している。すなわち、外部出力端子ＰＡＤと接続されたＭ４配線６３は、ＶＤＤＩＯと接続されたＭ５配線７５と、平面視で重ならない。図８～図１１の構成においても、同様である。したがって、外部出力端子ＰＡＤと接続された、ＥＳＤ保護ダイオード１ｂのアノード部２８およびＥＳＤ保護ダイオード１ａのカソード部２８Ａにおける寄生容量が低減されるので、回路の高速化を実現することができる。
　（変形例１）
　図１２および図１３は変形例１に係るＩＯセルのレイアウトである。図１２および図１３は、上述した実施形態の図６および図７に対応している。すなわち、図１２および図１３は図３の部分Ａ１における平面構造を示し、図１２はＭ３～Ｍ５配線層の構造を示し、図１３はＭ５～Ｍ６配線層の構造を示す。本変形例におけるＭ３配線層より下層の構造は、図４および図５と同様である。
　本変形例では、上述した実施形態とは、ＥＳＤ保護ダイオード１ｂの領域におけるＭ５配線の構成が異なっている。すなわち、上述した実施形態では、Ｙ方向に延びるＭ５配線７４が配置されていたが、本変形例では、Ｘ方向に延びるＭ４配線６３と平面視で重なる位置に、Ｍ５配線７６が、粒状に配置されている。Ｍ５配線７６は、コンタクト（図示せず）を介して、Ｍ４配線６３と接続されている。
　本変形例では、外部出力端子ＰＡＤに接続されるＭ５配線７６は、ＶＤＤＩＯに接続されるＭ３配線５２同士の間に位置しており、Ｍ３配線層に関しても、外部出力端子ＰＡＤに接続されるＭ３配線５６のみと平面視で重なっている。したがって、Ｍ５配線７６の寄生容量は、Ｍ４－Ｍ５配線層間およびＭ５－Ｍ６配線層間に加えて、Ｍ３－Ｍ５配線層間でも発生しない。したがって、外部出力端子ＰＡＤに係る寄生容量がより低減されるので、さらなる高速化を実現することができる。
　（変形例２）
　図１４および図１５は変形例２に係るＩＯセルのレイアウトである。図１４および図１５は、上述した実施形態の図６および図７に対応している。すなわち、図１４および図１５は図３の部分Ａ１における平面構造を示し、図１４はＭ３～Ｍ５配線層の構造を示し、図１５はＭ５～Ｍ６配線層の構造を示す。本変形例におけるＭ３配線層より下層の構造は、図４および図５と同様である。
　本変形例では、上述した実施形態とは、出力トランジスタＰ１の領域におけるＭ４～Ｍ６配線の構成が異なっている。すなわち、上述した実施形態では、ＶＤＤＩＯに接続されるＭ４配線およびＭ５配線として、Ｙ方向に延びるＭ４配線６１およびＸ方向に延びるＭ５配線７１が配置されていた。これに対して、本変形例では、Ｙ方向に延びるＶＤＤＩＯに接続されるＭ３配線５５と平面視で重なる位置に、Ｍ４配線６５およびＭ５配線７７が、粒状に配置されている。Ｍ４配線６５はその下層にあるＭ３配線５５とコンタクト（図示せず）を介して接続されており、Ｍ５配線７７はその下層にあるＭ４配線６５とコンタクト（図示せず）を介して接続されている。
　さらに、本変形例では、Ｍ４およびＭ５配線の変更と整合するように、Ｍ６配線の構成も変更している。すなわち、出力トランジスタＰ１の領域において、Ｙ方向に延びるＭ６配線８４と、Ｙ方向に延びるＭ６配線８５とが配置されている。Ｍ６配線８４は、その下層にあるＭ５配線７７と平面視で重なっており、Ｍ５配線７７とコンタクト（図示せず）を介して接続されている。Ｍ６配線８５は、ノードＢと接続されているＭ５配線７２とコンタクト（図示せず）を介して接続されている。また、Ｍ６配線８４と、ＥＳＤ保護ダイオード１ｂの領域におけるＶＤＤＩＯに接続されるＭ６配線８７とを接続するために、Ｘ方向に延びるＭ６配線８６が配置されている。
　本変形例では、ノードＢに接続されるＭ４配線６２は、Ｍ３配線層に関しては、ノードＢと接続されるＭ３配線５１のみと平面視で重なっている。また、Ｍ４配線６２は、平面視で、Ｘ方向に並びかつ離間するＭ５配線７７同士の間に位置しており、Ｍ５配線層に関しては、ノードＢと接続されるＭ５配線７２のみと平面視で重なっている。また、ノードＢと接続されるＭ５配線７２は、Ｘ方向に延びており、平面視で、Ｙ方向に並びかつ離間するＭ４配線６５同士の間に位置しており、Ｍ４配線層に関しては、ノードＢと接続されるＭ４配線６２のみと平面視で重なっている。したがって、ノードＢに係る寄生容量がより低減されるので、さらなる高速化を実現することができる。
　なお、本変形例では、ＶＤＤＩＯに接続されるＭ４配線およびＭ５配線の両方を、粒状に配置するものとしたが、これに限られるものではない。すなわち、ＶＤＤＩＯに接続されるＭ４配線およびＭ５配線のいずれか一方について、粒状に配置するものとしてもよい。この場合も、ノードＢに係る寄生容量の低減効果を得ることができる。
　（変形例３）
　図１６および図１７は変形例３に係るＩＯセルのレイアウトである。図１６および図１７は、上述した実施形態の図６および図７に対応している。すなわち、図１６および図１７は図３の部分Ａ１における平面構造を示し、図１６はＭ３～Ｍ５配線層の構造を示し、図１７はＭ５～Ｍ６配線層の構造を示す。本変形例におけるＭ３配線層より下層の構造は、図４および図５と同様である。
　本変形例では、上述した変形例２から、さらに、出力トランジスタＰ１の領域におけるＭ５配線の構成が変更されている。すなわち、上述した変形例２では、ノードＢに接続されるＭ５配線として、Ｘ方向に延びるＭ５配線７２が配置されていた。これに対して、本変形例では、Ｙ方向に延びるノードＢに接続されるＭ４配線６２と平面視で重なる位置に、Ｍ５配線７８が、粒状に配置されている。Ｍ５配線７８は、その下層にあるＭ４配線６２とコンタクト（図示せず）を介して接続されている。
　本変形例では、ノードＢに接続されるＭ５配線７８は、Ｍ４配線層に関しては、ノードＢに接続されるＭ４配線６２のみと平面視で重なっており、Ｍ６配線層に関しては、ノードＢに接続されるＭ６配線８５のみと重なっている。さらに、Ｍ５配線７８は、ＶＤＤＩＯに接続され離間するＭ３配線５５同士の間に位置しており、Ｍ３配線層に関しても、ノードＢに接続されるＭ３配線５１のみと平面視で重なっている。したがって、ノードＢに係る寄生容量がより低減されるので、さらなる高速化を実現することができる。
　なお、上述した変形例１～３は、組み合わせて構成してもかまわない。例えば、ＥＳＤ保護ダイオード１ｂの領域に係る変形例１と、出力トランジスタＰ１の領域に係る変形例２または３を併せて実施してもよい。
　（第２実施形態）
　図１８は本実施形態に係る出力回路１２の回路構成図である。図１８の回路構成は、第１実施形態における図２の回路構成とほぼ同様であるが、保護抵抗の挿入位置が異なっている。すなわち、図１８の出力回路１２では、図２における保護抵抗Ｒｓｎ，Ｒｓｐに代えて、保護抵抗Ｒｓが設けられている。図１８では、出力トランジスタＰ１，Ｎ１のドレイン同士が接続されており、保護抵抗Ｒｓは、外部出力端子ＰＡＤと出力トランジスタＰ１，Ｎ１のドレインとの間に設けられている。なお、出力トランジスタＰ１，Ｎ１のドレインと保護抵抗Ｒｓとの間のノードを、ノードＣとしている。
　図１９はＩＯセルのレイアウトの概要の一例である。図１９のレイアウトは、図１の半導体集積回路装置１における下辺に並ぶＩＯセル１０のうちの１つであるＩＯセル１０ａに相当する。図１９のＩＯセルレイアウトは、図３のＩＯセルレイアウトと比べると、高電源電圧領域および低電源電圧領域の配置が異なっている。図１９のＩＯセル１０ａは、Ｙ方向において、低電源電圧領域８と、高電源電圧領域９とに分かれている。低電源電圧領域８はコア領域２側にあり、高電源電圧領域９はチップエッジ側にある。
　図１９に示すＩＯセル１０ａは、図１１の出力回路１２が構成されている。高電源電圧領域９には、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、出力トランジスタＰ１、および、出力トランジスタＮ１が、チップエッジから順に配置されている。高電源電圧領域９において、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、出力トランジスタＰ１、および、出力トランジスタＮ１が配置された領域以外の領域の上に、抵抗素子ＲＵがＸＹ方向にアレイ状に配置されている。抵抗素子ＲＵが互いに接続されることによって、保護抵抗Ｒｓが構成される。
　なお、抵抗素子ＲＵの接続形態は、直列接続、並列接続、または、直列接続と並列接続の組み合わせのいずれであってもよい。また、保護抵抗Ｒｓを構成する抵抗素子ＲＵは、その一部が、低電源電圧領域８の上部に配置されていてもよい。
　また、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、出力トランジスタＰ１、および、出力トランジスタＮ１の並びは、図１９に示したものに限られない。例えば、出力トランジスタＰ１と出力トランジスタＮ１との配置位置が入れ替わってもよいし、ＥＳＤ保護ダイオード１ａとＥＳＤ保護ダイオード１ｂとの配置位置が入れ替わってもよい。
　図２０Ａ、図２０Ｂ、図２１および図２２はＩＯセルのレイアウトの詳細を示す平面図であり、図１９の部分Ａ３、すなわち、出力トランジスタＮ１，Ｐ１およびＥＳＤ保護ダイオード１ｂ，１ａが配置された領域における平面構造を示す。図２０Ａおよび図２０ＢはＭ１～Ｍ３配線層の構造を示し、図２１はＭ３～Ｍ５配線層の構造を示し、図２２はＭ５～Ｍ６配線層の構造を示す。なお、図２１および図２２は、出力トランジスタＰ１およびＥＳＤ保護ダイオード１ｂの領域のみを示している。
　本実施形態では、出力トランジスタＮ１，Ｐ１およびＥＳＤ保護ダイオード１ｂ，１ａの領域の構成は、それぞれ、第１実施形態における構成と基本的に同様であり、ここでは詳細な説明を省略する場合がある。ただし、本実施形態では、出力トランジスタＮ１およびＰ１の領域において、第１実施形態でノードＢに相当している配線は、ノードＣに相当している配線になる。
　図示は省略しているが、Ｍ１配線層より下層の構造は、出力トランジスタＰ１およびＥＳＤ保護ダイオード１ｂの領域は、図４と同様であり、出力トランジスタＮ１およびＥＳＤ保護ダイオード１ａの領域は、図８と同様である。
　図２０Ａおよび図２０Ｂに示すＭ１～Ｍ３配線層の構造は、出力トランジスタＰ１およびＥＳＤ保護ダイオード１ｂの領域は、図５とほぼ同様であり、出力トランジスタＮ１およびＥＳＤ保護ダイオード１ａの領域は、図９と同様である。ただし、ノードＣに相当する、Ｙ方向に延びるＭ３配線１５１は、出力トランジスタＮ１の領域から出力トランジスタＰ１の領域にかけて連続して配置されている。
　図２１に示すＭ３～Ｍ５配線層の構造は、図６と同様である。また、図２２に示すＭ５～Ｍ６配線層の構造は、図７と同様である。
　本実施形態において、第１実施形態と同様の作用効果が得られる。すなわち、出力トランジスタＰ１，Ｎ１間のノードＣにおける寄生容量が低減されるので、回路の高速化を実現することができる。また、外部出力端子ＰＡＤと接続された、ＥＳＤ保護ダイオード１ｂのアノード部２８およびＥＳＤ保護ダイオード１ａのカソード部２８Ａにおける寄生容量が低減されるので、回路の高速化を実現することができる。
　また、第１実施形態の各変形例は、本実施形態においても、同様に適用することができる。
　（第２実施形態の変形例）
　図２３は第２実施形態の変形例に係るＩＯセルレイアウトの概要である。図２３のレイアウトでは、図１９のレイアウトと比べて、出力トランジスタＮ１の配置位置が図面上側に移動している。保護抵抗Ｒｓは、出力トランジスタＮ１と出力トランジスタＰ１との間の領域に配置されている。
　本変形例によると、第２実施形態による効果に加えて、次のような効果が得られる。保護抵抗Ｒｓの両側に出力トランジスタＮ１と出力トランジスタＰ１とがそれぞれ配置されているので、保護抵抗Ｒｓ－出力トランジスタＮ１間の配線と、保護抵抗Ｒｓ－出力トランジスタＰ１間の配線とにおいて、配線長をほぼ等しくすることができる。これにより、配線寄生成分のアンバランスを改善することができる。
　図２４は第２実施形態の他の変形例に係るＩＯセルレイアウトの概要である。図２４のレイアウトでは、図２３のレイアウトと比べて、さらに出力トランジスタＰ１の配置位置が図面上側に移動している。保護抵抗Ｒｓは、出力トランジスタＰ１の図面下側の領域に配置されている。
　なお、上述の実施形態では、ＥＳＤ保護ダイオード１ａ，１ｂおよび出力トランジスタＮ１，Ｐ１は、フィンによって構成されるものとしたが、これに限られるものではない。
　また、上述の実施形態における出力回路は、Ｐ導電型トランジスタとＮ導電型出力トランジスタがいずれも、１段のトランジスタであるものとしたが、これに限られるものではなく、例えば２段、３段等の複数段のトランジスタが直列接続された構成であってもよい。また、上述の実施形態における出力回路は、入力回路を含む入出力回路であってもかまわない。
　本開示では、ＩＯセルが含む出力回路について、信号端子における寄生容量が低減され、回路の高速化を実現できるので、例えばシステムＬＳＩの性能向上に有用である。
１ａ，１ｂ　ＥＳＤ保護ダイオード
１０，１０ａ　ＩＯセル
１１，１２　出力回路
２４ａ，２４ｂ，２４ｃ，２４ｄ　トランジスタ列
２６，２６Ａ　アノード部
２８，２８Ａ　カソード部
３１，３２ａ，３２ｂ，３３，３５，３６　Ｍ１配線
４１，４２，４３，４５，４６　Ｍ２配線
５１，５２，５５，５６　Ｍ３配線
６１，６２，６３，６４　Ｍ４配線
７１，７２，７４，７５，７６，７７，７８　Ｍ５配線
８１，８２，８３，８４，８５，８６，８７　Ｍ６配線
Ｐ１，Ｎ１　出力トランジスタ
Ｒｓｐ，Ｒｓｎ，Ｒｓ　保護抵抗
ＰＡＤ　外部出力端子
ＶＤＤＩＯ，ＶＳＳ　電源

Claims (8)

  1. 　複数のＩＯセルを備える半導体集積回路装置であって、
    　前記複数のＩＯセルのうち少なくとも１つは、出力回路を含み、
    　前記出力回路は、
    　外部出力端子と、
    　一端が前記外部出力端子と接続された保護抵抗と、
    　前記保護抵抗の他端と、第１電源との間に接続された出力トランジスタと、を備え、
    　前記出力トランジスタは、
    　第１方向に並ぶ複数のトランジスタを含む第１トランジスタ列と、
    　前記第１方向に並ぶ複数のトランジスタを含み、前記第１方向と垂直をなす第２方向において前記第１トランジスタ列と隣り合う第２トランジスタ列とを備え、
    　前記第１および第２トランジスタ列が含む各トランジスタは、それぞれ、前記第２方向に延びるゲートを有し、ソースが前記第１電源と接続され、ドレインが前記保護抵抗の前記他端と接続されており、
    　前記出力回路は、
    　第１配線層において、前記第１トランジスタ列と前記第２トランジスタ列との間において前記第１方向に延びており、前記第１および第２トランジスタ列が含む各トランジスタのゲートと接続されている第１配線と、
    　前記第１配線層の１層上にある第２配線層において、前記第２方向に延びており、前記第１トランジスタ列が含むトランジスタのドレインと接続されている第２配線と、
    　前記第２配線層において、前記第２方向に延びており、前記第２トランジスタ列が含むトランジスタのドレインと接続されている第３配線とを備え、
    　前記第１配線は、平面視で、離間する第２および第３配線の間に位置している
    半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第２および第３配線は、前記第１方向において、同じ位置に配置されている
    半導体集積回路装置。
  3. 　複数のＩＯセルを備える半導体集積回路装置であって、
    　前記複数のＩＯセルのうち少なくとも１つは、出力回路を含み、
    　前記出力回路は、
    　外部出力端子と、
    　第１ノードが前記外部出力端子と接続され、第２ノードが第１電源と接続されたＥＳＤ（Electro-Static Discharge）保護ダイオードと、
    　第１配線層において、第１方向に延びており、前記ＥＳＤ保護ダイオードの前記第１ノードと接続されている第１配線と、
    　前記第１配線層において、前記第１方向に延びており、前記ＥＳＤ保護ダイオードの前記第２ノードと接続されており、前記第１配線の、前記第１方向と垂直をなす第２方向における両側にそれぞれ配置された、第２および第３配線と、
    　前記第１配線層の１層上にある第２配線層において、前記第１方向に延びており、前記第１配線と平面視で重なっており、前記第１配線と接続されている第４配線と、
    　前記第２配線層において、前記第２配線と平面視で重なっており、前記第２配線と接続されている第５配線と、
    　前記第２配線層において、前記第３配線と平面視で重なっており、前記第３配線と接続されている第６配線と、
    　第３配線層に配置されており、前記第４配線と接続されている第７配線と、
    　前記第３配線層に配置されており、前記第５配線と平面視で重なっており、前記第５配線と接続されている第８配線と、
    　前記第３配線層に配置されており、前記第６配線と平面視で重なっており、前記第６配線と接続されている第９配線とを備え、
    　前記第４配線は、平面視で、離間している前記第８配線と前記第９配線との間に、位置している
    半導体集積回路装置。
  4. 　請求項３記載の半導体集積回路装置において、
    　前記第７配線は、前記第２方向に延びており、
    　前記出力回路は、
    　前記第２配線層において、前記第２配線と平面視で重なっており、前記第２配線と接続されており、前記第５配線と前記第１方向において隣り合っている、第１０配線を備え、
    　前記第７配線は、平面視で、離間している前記第５配線と前記第１０配線との間に、位置している
    半導体集積回路装置。
  5. 　請求項３記載の半導体集積回路装置において、
    　前記第７配線は、平面視で、離間している前記第２配線と前記第３配線との間に、位置している
    半導体集積回路装置。
  6. 　複数のＩＯセルを備える半導体集積回路装置であって、
    　前記複数のＩＯセルのうち少なくとも１つは、出力回路を含み、
    　前記出力回路は、
    　外部出力端子と、
    　一端が前記外部出力端子と接続された保護抵抗と、
    　前記保護抵抗の他端と、第１電源との間に接続された出力トランジスタと、を備え、
    　前記出力トランジスタは、
    　第１方向に並ぶ複数のトランジスタを含み、前記複数のトランジスタは、それぞれ、前記第１方向と垂直をなす第２方向に延びるゲートを有し、ソースが前記第１電源と接続され、ドレインが前記保護抵抗の前記他端と接続されており、
    　前記出力回路は、
    　第１配線層において、前記第２方向に延びており、前記複数のトランジスタのいずれかのドレインと接続された第１配線と、
    　前記第１配線層において、前記第２方向に延びており、前記第１配線の前記第１方向における両側にそれぞれ配置されており、前記複数のトランジスタのいずれかのソースと接続された第２および第３配線と、
    　前記第１配線層の１層上にある第２配線層において、前記第２方向に延びており、前記第１配線と平面視で重なっており、前記第１配線と接続されている第４配線と、
    　前記第２配線層において、前記第２配線と平面視で重なっており、前記第２配線と接続されている第５配線と、
    　前記第２配線層において、前記第３配線と平面視で重なっており、前記第３配線と接続されている第６配線と、
    　第３配線層に配置されており、前記第４配線と接続されている第７配線と、
    　前記第３配線層に配置されており、前記第５配線と平面視で重なっており、前記第５配線と接続されている第８配線と、
    　前記第３配線層に配置されており、前記第６配線と平面視で重なっており、前記第６配線と接続されている第９配線とを備え、
    　前記第４配線は、平面視で、離間している前記第８および第９配線の間に、位置している
    半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記第７配線は、前記第１方向に延びており、
    　前記出力回路は、
    　前記第２配線層において、前記第５配線と前記第２方向において隣り合っており、前記第２配線と平面視で重なっており、前記第２配線と接続されている第１０配線を備え、
    　前記第７配線は、平面視で、離間している前記第５および第１０配線の間に、位置している
    半導体集積回路装置。
  8. 　請求項６記載の半導体集積回路装置において、
    　前記第７配線は、平面視で、離間している前記第２および第３配線の間に、位置している
    半導体集積回路装置。
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