JP2022135584A - 半導体装置 - Google Patents

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Abstract

Figure 2022135584000001
【課題】好適なレイアウトを有する保護回路を設けることが可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の電極層と、前記複数の電極層内に設けられた第１プラグとを備える。前記装置はさらに、前記基板内に設けられた第１および第２拡散層であって、前記第１および第２拡散層の一方が、保護回路のアノード層として機能し、前記第１および第２拡散層の他方が、前記保護回路のカソード層として機能する、第１および第２拡散層と、前記第１または第２拡散層と電気的に接続された複数の第２プラグとを備える。前記複数の第２プラグは、前記第１方向に前記第１または第２拡散層と重なる位置と、前記第１方向に前記第１および第２拡散層と重ならない位置とに設けられている。
【選択図】図５

Description

本発明の実施形態は、半導体装置に関する。
半導体装置内のＥＳＤ（electrostatic discharge：静電気放電）保護回路のレイアウトを設計する際には、例えばサージパス抵抗やピン容量を低減できるような好適なレイアウトを採用することが望ましい。
特開２０１８－１５７１０３号公報
好適なレイアウトを有する保護回路を設けることが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の電極層と、前記複数の電極層内に設けられた第１プラグとを備える。前記装置はさらに、前記基板内に設けられた第１および第２拡散層であって、前記第１および第２拡散層の一方が、保護回路のアノード層として機能し、前記第１および第２拡散層の他方が、前記保護回路のカソード層として機能する、第１および第２拡散層と、前記第１または第２拡散層と電気的に接続された複数の第２プラグとを備える。前記複数の第２プラグは、前記第１方向に前記第１または第２拡散層と重なる位置と、前記第１方向に前記第１および第２拡散層と重ならない位置とに設けられている。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す別の断面図である。 第１実施形態の半導体装置の構造を示す別の断面図である。 第１実施形態の比較例の半導体装置の構造を示す平面図である。 第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の半導体装置の構造を示す別の断面図である。 第２実施形態の半導体装置の構造を示す平面図である。 第２実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の構造を示す平面図である。 第３実施形態の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１０において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１の半導体装置は、基板１と、複数のトランジスタ２と、層間絶縁膜３と、多層配線部４と、ソース層５と、複数の電極層６と、複数の柱状部７と、多層配線部８と、絶縁膜９とを備えている。図１の半導体装置は、例えば３次元メモリを備えている。
基板１は例えば、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は第１方向の例であり、Ｙ方向は第２方向の例であり、Ｘ方向は第３方向の例である。
基板１は、複数の拡散層１ａを含んでいる。これらの拡散層１ａは、基板１内にて基板１の表面付近に形成されている。これらの拡散層１ａは例えば、トランジスタ２のソース領域やドレイン領域として機能する。また、これらの拡散層１ａは、後述するように、ＥＳＤ保護回路を構成するダイオードのアノード層やカソード層として機能する。
トランジスタ２は、基板１上に順に形成されたゲート絶縁膜２ａとゲート電極２ｂとを含んでいる。ゲート絶縁膜２ａは、例えばシリコン酸化膜である。ゲート電極２ｂは、例えばポリシリコン層である。トランジスタ２は例えば、３次元メモリのメモリセルアレイの動作を制御する。
層間絶縁膜３は、基板１上に形成されており、トランジスタ２を覆っている。層間絶縁膜３は例えば、シリコン酸化膜やその他の絶縁膜を含んでいる。多層配線部４、ソース層５、電極層６と、柱状部７、多層配線部８、および絶縁膜９は、層間絶縁膜３内に形成されている。
多層配線部４は、複数の配線層と、これらの配線層に電気的に接続された複数のプラグとを含んでいる。本実施形態の多層配線層４は、基板１の上方に、複数の配線２１を含む配線層と、複数の配線２２を含む配線層と、複数の配線２３を含む配線層とを順に含んでいる。さらに、本実施形態の多層配線層４は、基板１またはトランジスタ２と配線２１とを電気的に接続する複数のプラグ１１と、配線２１と配線２２とを電気的に接続する複数のプラグ１２と、配線２２と配線２３とを電気的に接続する複数のプラグ１３とを含んでいる。これらのプラグ１１～１３は、コンタクトプラグまたはビアプラグである。
ソース層５は、多層配線部４の上方に形成されている。ソース層５は例えば、ポリシリコン層などの半導体層と、タングステン層などの金属層との少なくともいずれかを含んでいる。
電極層６は、ソース層５の上方に形成されており、Ｚ方向に互いに離隔されている。本実施形態の電極層６は、ソース層５の上方にソース側選択線６ａと、複数のワード線６ｂと、ドレイン側選択線６ｃとを順に含んでいる。電極層６は例えば、タングステン層などの金属層を含んでいる。電極層６は、シリコン酸化膜などの絶縁膜を介して互いに離隔されている。図１では、当該絶縁膜が、層間絶縁膜３の一部として図示されている。
柱状部７は、ソース層５上にて電極層６内に形成されている。柱状部７は、電極層６内に順に形成されたメモリ絶縁膜７ａとチャネル半導体層７ｂとを含んでいる。メモリ絶縁膜７ａは例えば、電極層６内に順に形成されたブロック絶縁膜（例：シリコン酸化膜）、電荷蓄積層（例：シリコン窒化膜）、およびトンネル絶縁膜（例：シリコン酸化膜）を含んでいる。チャネル半導体層７ｂは例えば、ポリシリコン層である。チャネル半導体層７ｂは、ソース層５と電気的に接続されている。柱状部７はさらに、チャネル半導体層７ｂ内に形成されたコア絶縁膜（例：シリコン酸化膜）を含んでいてもよい。本実施形態の電極層６および柱状部７は、３次元メモリのメモリセルアレイを構成している。
多層配線部８は、複数の配線層と、これらの配線層に電気的に接続された複数のプラグとを含んでいる。本実施形態の多層配線層８は、電極層６の上方に、複数の配線２４を含む配線層と、複数の配線２５を含む配線層と、複数の配線２６を含む配線層とを順に含んでいる。さらに、本実施形態の多層配線層８は、電極層６または配線２３と配線２４とを電気的に接続する複数のプラグ１４と、柱状部７（チャネル半導体層７ｂ）または配線２４と配線２５とを電気的に接続する複数のプラグ１５と、配線２５と配線２６とを電気的に接続するプラグ１６とを含んでいる。これらのプラグ１４～１６は、コンタクトプラグまたはビアプラグである。配線２５は、例えばビット線を含んでいる。
絶縁膜９は、多層配線部４の配線２３と多層配線部８の配線２４とを電気的に接続するプラグ１４の側面に形成されている。図１に示すように、このプラグ１４は、上記複数の電極層６内に設けられており、これらの電極層６を貫通している。このプラグ１４は、第１プラグの例である。また、絶縁膜９は、このプラグ１４と電極層６との間に設けられており、このプラグ１４と電極層６とを電気的に絶縁している。絶縁膜９は、例えばシリコン酸化膜である。
図２は、第１実施形態の半導体装置の構造を示す別の断面図である。
図２は、本実施形態の半導体装置の領域Ｒ１、Ｒ２内のプラグ１１～１６や配線２１～２６の構造を示している。領域Ｒ１は、図１に示す３次元メモリを含んでいる。領域Ｒ２は、この３次元メモリ用のＥＳＤ保護回路を含んでいる。図２はさらに、複数のプラグ１５’と、複数のプラグ１７と、複数の配線２７とを示している。
符号Ｐ１は、柱状部７や、柱状部７に関連するプラグ１５’、１５および配線２５を示している。以下、符号Ｐ１で示す構造を、構造Ｐ１と表記する。図２に示すように、柱状部７は、領域Ｒ１内に配置されており、ソース層５上の下部柱状部７Ｌと、下部柱状部７Ｌ上の上部柱状部７Ｕとを含んでいる。構造Ｐ１は、上部柱状部７Ｕ上にプラグ１５’、プラグ１５、および配線２５を順に含んでいる。この配線２５は、ビット線として機能する。
符号Ｐ２は、多層配線部４と多層配線部８とを電気的に接続するプラグ１４や、このプラグ１４に関連するプラグ１１、１２、１３、１５’１５、１６、１７および配線２１、２２、２３、２５、２６、２７を示している。以下、符号Ｐ２で示す構造を、構造Ｐ２と表記する。構造Ｐ２では、配線２４の図示が省略されている。図２に示すように、構造Ｐ２は、領域Ｒ１内に配置されており、基板１上にプラグ１１、配線１１、プラグ１２、配線１２、プラグ１３、配線１３、プラグ１４、（配線２４）、プラグ１５’、プラグ１５、配線２５、プラグ２６、配線２６、プラグ２７、および配線２７を順に含んでいる。構造Ｐ２内のプラグ１４は、上述のように、第１プラグの例である。
なお、構造Ｐ２に含まれる構成要素同士は、図２では同じＸＺ断面内に形成されているが、同じＸＺ断面内に形成されていなくてもよい。例えば、構成Ｐ２のプラグ１７は、構成Ｐ２のプラグ１１の真上に配置されていてもよいし、構成Ｐ２のプラグ１１の真上の位置からはずれた位置に配置されていてもよい。
符号Ｐ３は、ＥＳＤ保護回路に関連するプラグ１１、１２、１３、１４、１５、１６、１７および配線２１、２２、２３、２５、２６、２７を示している。以下、符号Ｐ３で示す構造を、構造Ｐ３と表記する。構造Ｐ３では、配線２４の図示が省略されている。図２に示すように、構造Ｐ３は、領域Ｒ２内に配置されており、基板１上にプラグ１１、配線１１、プラグ１２、配線１２、プラグ１３、配線１３、プラグ１４、（配線２４）、プラグ１５、配線２５、プラグ２６、配線２６、プラグ２７、および配線２７を順に含んでいる。構造Ｐ３内のプラグ１４は、第２プラグの例である。
なお、構造Ｐ３に含まれる構成要素同士は、図２では同じＸＺ断面内に形成されているが、同じＸＺ断面内に形成されていなくてもよい。例えば、構成Ｐ３のプラグ１７は、構成Ｐ３のプラグ１１の真上に配置されていてもよいし、構成Ｐ３のプラグ１１の真上の位置からはずれた位置に配置されていてもよい。
構造Ｐ３内のプラグ１４のＺ方向の長さは、構造Ｐ２内のプラグ１５’の分だけ、構造Ｐ２内のプラグ１４のＺ方向の長さと異なっている。しかしながら、構造Ｐ２内のプラグ１４と構造Ｐ３内のプラグ１４は、同じ高さに配置されている、すなわち、同じＸＹ断面を横切るように配置されている。図１および図２では、同じ高さに配置されたプラグ同士が、同じ符号で示されている。例えば図１では、電極層６内のプラグ１４（構造Ｐ２内のプラグ１４）と、電極層６上のプラグ１４が、同じ符号「１４」で示されている。別言すると、電極層６内のプラグ１４（構造Ｐ２内のプラグ１４）は、電極層６上のプラグ１４の側方に配置されている。これは、構造Ｐ３内のプラグ１４についても同様である。
本実施形態の構造Ｐ３内のプラグ１４は、構造Ｐ２内のプラグ１４と同じ工程で形成される。そのため、構造Ｐ３内のプラグ１４のＺ方向の長さが、構造Ｐ２内のプラグ１４のＺ方向の長さと同様に長くなっている。よって、本実施形態のＥＳＤ保護回路では、構造Ｐ３内のプラグ１４の電気抵抗が大きくなるおそれがある。この問題への対処法については後述する。
図２はさらに、基板１上に順に形成され、層間絶縁膜３に含まれる絶縁膜３ａ、３ｂ、３ｃ、３ｄ、３ｅを示している。絶縁膜３ａ、３ｃ、３ｅは例えば、シリコン酸化膜やその他の絶縁膜を含んでいる。絶縁膜３ｂは例えば、バリアＳｉＮ膜（シリコン窒化膜）であり、構造Ｐ３内のプラグ１４の下端の高さと近い高さに形成されている。絶縁膜３ｄは例えば、エッチングストッパＳｉＮ膜であり、構造Ｐ３内のプラグ１４の上端の高さと近い高さに形成されている。
図３は、第１実施形態の半導体装置の構造を示す別の断面図である。
図３は、本実施形態の半導体装置内のＥＳＤ保護回路の構造を示している。本実施形態の半導体装置は、ＥＳＤ保護回路用の拡散層１ａとして、複数のアノード層３１と、１つのカソード層３２とを備えている。本実施形態のアノード層３１とカソード層３２は、後述する図５に示す形状を有している。すなわち、アノード層３１は、長方形の平面形状を有し、カソード層３２は、はしご形の平面形状を有している（図５を参照）。図３は、上記複数のアノード層３１のうちの２つのアノード層３１と、上記１つのカソード層３２を構成する２つの部分とを示している。なお、本実施形態の半導体装置は、複数のアノード層３１と複数のカソード層３２とを備えていてもよい。
アノード層３１およびカソード層３２は、基板１内にて基板１の表面付近に形成されている。アノード層３１は、例えばＰ＋不純物拡散層である。カソード層３２は、例えばＮ＋不純物拡散層である。アノード層３１およびカソード層３２は、ＥＳＤ保護回路用のダイオードＤを構成している。アノード層３１およびカソード層３２の一方は、第１拡散層の例であり、アノード層３１およびカソード層３２の他方は、第２拡散層の例である。
本実施形態の半導体装置はさらに、図３に示すように、アノード層３１およびカソード層３２上に順に形成されたプラグ１１、配線２１、プラグ１２、配線２２、プラグ１３、配線２３、プラグ１４、配線２４、プラグ１５、配線２５、プラグ２６、および配線２６を備えている。よって、これらのプラグ１１～１６の各々や、これらの配線２１～２６の各々は、アノード層３１またはカソード層３２と電気的に接続されている。図２に示す構造Ｐ３は、図３に示すプラグ１１～１６および配線２１～２６に含まれている。図３に示すプラグ１４は、上述のように、第２プラグの例である。
本実施形態によれば、このようなＥＳＤ保護回路により、被保護回路である３次元メモリを静電気から保護することができる。ＥＳＤ保護回路は、保護回路の例である。
次に、図４および図５を参照し、本実施形態の半導体装置と、その比較例の半導体装置とを比較する。なお、図１～図３に示す構造は、図４に示す当該比較例の半導体装置と、図５に示す本実施形態の半導体装置とで共通である。
図４は、第１実施形態の比較例の半導体装置の構造を示す平面図である。
図４は、本比較例のプラグ１４、配線２６、アノード層３１、およびカソード層３２のレイアウトを示している。図４では、配線２６の形状が破線で示されており、アノード層３１およびカソード層３２の形状が実線で示されている。図３は、図４に示すＡ－Ａ’線に沿ったＸＺ断面を示している。
本比較例の半導体装置は、上述のように、複数のアノード層３１と、１つのカソード層３２とを備えている。これらのアノード層３１は、Ｙ方向に延びており、カソード層３２を介してＸ方向に互いに隣接している。一方、カソード層３２は、Ｙ方向に延びる複数の部分３２ａと、Ｘ方向に延びる１つの部分３２ｂと、Ｘ方向に延びる１つの部分３２ｃとを含んでいる。上記の複数の部分３２ａは、アノード層３１を介してＸ方向に互いに隣接している。部分３２ｂは、各部分３２ａの－Ｙ方向の端部に接続されており、部分３２ｃは、各部分３２ａの＋Ｙ方向の端部に接続されている。部分３２ａ、３２ｂ、３２ｃは、それぞれ第１、第２、および第３部分の例である。
本比較例のアノード層３１は、Ｙ方向に延びる長方形の平面形状を有している。一方、本比較例のカソード層３２は、Ｘ方向に延びるはしご形の平面形状を有し、複数の開口部を有している。アノード層３１は、これらの開口部内に収容される形でカソード層３２内に形成されている。よって、アノード層３１は、平面視においてカソード層３２に囲われている。本比較例では、各アノード層３１が、半導体装置のＩ／Ｏ（入出力）ピンと電気的に接続されており、カソード層３２が、半導体装置のＶＣＣ電源配線と電気的に接続されている。
本比較例の配線２６は、Ｙ方向に延びており、Ｘ方向に互いに隣接している。これらの配線２６は、上述のように、同一配線層内に設けられており、プラグ１４に電気的に接続されている。本比較例では、各配線２６が、１つのアノード層３１の上方に配置されているか、または１つの部分３２ａの上方に配置されている。
本比較例のプラグ１４は、アノード層３１や部分３２ａの真上に配置されている。すなわち、本比較例のプラグ１４は、Ｚ方向にアノード層３１や部分３２ａと重なる位置に配置されている。よって、図４に示すプラグ１４は、各アノード層３１の形状を示す実線内や、各部分３２ａの形状を示す実線間に示されている。その一方で、本比較例のプラグ１４は、部分３２ｂや部分３２ｃの真上には配置されていない。すなわち、本比較例のプラグ１４は、Ｚ方向に部分３２ｂや部分３２ｃと重なる位置には配置されていない。さらに、本比較例のプラグ１４は、Ｚ方向にアノード層３１およびカソード層３２と重ならない位置には配置されていない。
図５は、第１実施形態の半導体装置の構造を示す平面図である。
図５は、図４と同様に、本実施形態のプラグ１４、配線２６、アノード層３１、およびカソード層３２のレイアウトを示している。本実施形態の配線２６、アノード層３１、およびカソード層３２のレイアウトは、比較例の配線２６、アノード層３１、およびカソード層３２のレイアウトと同じである。本実施形態でも、各アノード層３１が、半導体装置のＩ／Ｏピンと電気的に接続されており、カソード層３２が、半導体装置のＶＣＣ電源配線と電気的に接続されている。
本実施形態のプラグ１４は、アノード層３１や部分３２ａの真上だけでなく、部分３２ｂや部分３２ｃの真上にも配置されている。すなわち、本実施形態のプラグ１４は、Ｚ方向にアノード層３１や部分３２ａと重なる位置だけでなく、Ｚ方向に部分３２ｂや部分３２ｃと重なる位置にも配置されている。さらに、本実施形態のプラグ１４は、Ｚ方向にアノード層３１およびカソード層３２と重ならない位置にも配置されている。例えば、本実施形態のプラグ１４は、図５に示す平面配置において、部分３２ｂの－Ｙ方向や部分３２ｃの＋Ｙ方向にも配置されている。
なお、本実施形態の半導体装置では、符号３１で示す層を「カソード層」として、符号３２で示す層を「アノード層」としてもよい。この場合、カソード層は、半導体装置のＶＳＳ電源配線と電気的に接続されていてもよい。
ここで、図５に示す本実施形態の半導体装置と、図４に示す比較例の半導体装置とを、具体的に比較してみる。
図１に示す３次元メモリでは、メモリ容量を増やすためにワード線６ｂの本数を増やすと、電極層６内のプラグ１４（構造Ｐ２内のプラグ１４）のＺ方向の長さが長くなる。その結果、ＥＳＤ保護回路のプラグ１４（構造Ｐ３内のプラグ１４）のＺ方向の長さも長くなる。これにより、半導体装置のボンディングパッドからＥＳＤ保護回路のアノード層３１およびカソード層３２までのコンタクトプラグやビアプラグの合計長、すなわち、コンタクト長が長くなってしまう。
コンタクト長の増加は、サージパスのコンタクト抵抗の増加や、コンタクト溶断耐圧の低下や、隣接するプラグ間の寄生容量の増加をもたらす。これらのプラグは、ＥＳＤ（静電気放電）経路のメインパスとして使用されるため、メモリ容量の増加に伴いＥＳＤ経路のプラグ数は増加する傾向にある。一方、メモリ容量が増加しても、アノード層３１およびカソード層３２の面積は増加しないことが多い。近年、３次元メモリのインタフェースは高速化が進んでおり、その観点からも寄生容量の削減によるＩ／Ｏピン容量の削減が求められている。
比較例（図４）では、図３に示すダイオードＤにサージを導くために、アノード層３１や部分３２ａの真上にプラグ１４が配置されている。しかしながら、アノード層３１や部分３２ａの面積には限りがあるため、プラグ１４の個数が増えると、アノード層３１や部分３２ａの真上に十分な個数のプラグ１４を配置できなくなる。また、Ｉ／Ｏピン容量を削減するためには、ダイオードＤの個数を削減する必要があるため、このこともアノード層３１や部分３２ａの面積を拡大できない原因となる。よって、比較例では、十分な個数のプラグ１４を配置できず、プラグ１４の抵抗が高くなる。プラグ１４のＺ方向の長さは長いことから、プラグ１４の抵抗はコンタクト抵抗への影響が大きい。
そこで、本実施形態のプラグ１４は、アノード層３１や部分３２ａの真上だけでなく、部分３２ｂや部分３２ｃの真上にも配置されている。また、本実施形態のプラグ１４は、Ｚ方向にアノード層３１およびカソード層３２と重ならない位置にも配置されている。これにより、十分な個数のプラグ１４を配置することが可能となり、プラグ１４の抵抗を低くすることが可能となる。本実施形態では、アノード層３１や部分３２ａの面積を拡大しなくても、十分な個数のプラグ１４を配置することが可能となる。このように、本実施形態によれば、アノード層３１や部分３２ａの真上の領域以外の領域もプラグ配置領域として使用することで、サージパス抵抗やピン容量を低減できるようなＥＳＤ保護回路の好適なレイアウトを実現することが可能となる。
なお、本実施形態のプラグ１４は、Ｚ方向に部分３２ｂまたは部分３２ｃと重なる位置と、Ｚ方向にアノード層３１およびカソード層３２と重ならない位置との、いずれか一方のみに配置されていてもよい。また、本実施形態のプラグ１４は、Ｚ方向に部分３２ｂと重なる位置と、Ｚ方向に部分３２ｃと重なる位置との、いずれか一方のみに配置されていてもよい。また、本実施形態のカソード層３２は、部分３２ｂおよび部分３２ｃの両方を備えていてもよいし、部分３２ｂおよび部分３２ｃの一方のみを備えていてもよい。
さらに、図３に示すＥＳＤ保護回路は、図３に示す全部のダイオードＤにサージを導かなくてもよく、図３に示す一部のダイオードＤのみにサージを導いてもよい。例えば、図３に示す右側のアノード層３１を使用し、図３に示す左側のアノード層３１を使用しないようにするため、左側のアノード層３１をサージパスと電気的に接続しないように構成してもよい。この場合、左側のアノード層３１のダイオードＤには、サージが導かれないこととなる。本実施形態では、Ｘ方向に互いに離接するＮ個のアノード層３１を、１つおきに使用することで、Ｎ／２個のアノード層３１のみを使用してもよい（Ｎは正の整数）。
図６は、第１実施形態の半導体装置の構造を示す別の断面図である。
図６は、図５に示すＢ－Ｂ’線に沿ったＹＺ断面を示している。図６は、プラグ１１～１６、配線２１～２６、アノード層３１、カソード層３２などを示している。本実施形態では、図６に示すように、プラグ１４だけでなく、プラグ１１、１２、１３、１５、１６も広範囲に配置されている。これにより、プラグ１１～１６のコンタクト抵抗を大幅に低減することが可能となる。
以上のように、本実施形態のプラグ１４は、アノード層３１や部分３２ａの真上だけでなく、部分３２ｂや部分３２ｃの真上にも配置されている。さらに、本実施形態のプラグ１４は、Ｚ方向にアノード層３１およびカソード層３２と重ならない位置にも配置されている。よって、本実施形態によれば、好適なレイアウトのＥＳＤ保護回路を半導体装置内に設けることが可能となる。
（第２実施形態）
図７は、第２実施形態の半導体装置の構造を示す平面図である。
図７は、図５と同様に、本実施形態のプラグ１４、配線２６、アノード層３１、およびカソード層３２のレイアウトを示している。本実施形態の半導体装置については、第１実施形態の半導体装置との相違点を中心に説明し、第１実施形態の半導体装置との共通点の説明は適宜省略する。
図７は、２つの配線２６を示している。
一方の配線２６は、アノード層３１の上方でＹ方向に延びる複数の領域２６ａと、部分３２ｂなどの上方でＸ方向に延びる領域２６ｂとを含んでいる。この配線２６では、上記複数の領域２６ａが、Ｘ方向に互いに隣接しており、領域２６ｂが、各領域２６ａの－Ｙ方向の端部に接続されている。この配線２６は、第１配線の例であり、この配線２６の領域２６ａおよび領域２６ｂはそれぞれ、第１および第２領域の例である。
他方の配線２６は、部分３２ａの上方でＹ方向に延びる複数の領域２６ａと、部分３２ｃなどの上方でＸ方向に延びる領域２６ｂとを含んでいる。この配線２６では、上記複数の領域２６ａが、Ｘ方向に互いに隣接しており、領域２６ｂが、各領域２６ａの＋Ｙ方向の端部に接続されている。この配線２６は、第２配線の例であり、この配線２６の領域２６ａおよび領域２６ｂはそれぞれ、第３および第４領域の例である。
これらの配線２６はいずれも、Ｘ方向に延びるくし形の平面形状を有している。一方の配線２６の領域２６ｂと、他方の配線２６の領域２６ｂは、これらの配線２６の領域２６ａに対して逆側に配置されている、すなわち、これらの配線２６の領域２６ａの－Ｙ方向および＋Ｙ方向にそれぞれ配置されている。
本実施形態では、これらの配線２６の領域２６ｂの面積を広く設定しやすい。これにより、領域２６ｂの下方に、領域２６ｂと電気的に接続されたプラグ１４を多数配置することが可能となり、サージパス抵抗やピン容量をさらに低減することが可能となる。
図８は、第２実施形態の半導体装置の構造を示す断面図である。
図８は、図７に示すＢ－Ｂ’線に沿ったＹＺ断面を示している。図８は、プラグ１１～１６、配線２１～２６、アノード層３１、カソード層３２などを示している。本実施形態では、図８に示すように、プラグ１４だけでなく、プラグ１１、１２、１３、１５、１６も広範囲に配置されている。これにより、プラグ１１～１６のコンタクト抵抗を大幅に低減することが可能となる。符号Ｋ１、Ｋ２は、配線２１～２６の切れ目を示している。本実施形態では、一方の配線２１～２６をアノード層３１用に使用し、他方の配線２１～２６をカソード層３２用に使用することができる。
図８では、配線２１～２６の切れ目が、アノード層３１の＋Ｙ方向の端部のほぼ真上に形成されている。一方、配線２１～２５の切れ目が、アノード層３１の＋Ｙ方向の端部のほぼ真上に形成され、配線２６の切れ目が、アノード層３１の－Ｙ方向の端部のほぼ真上に形成されていてもよい。すなわち、配線２６の切れ目は、配線２１～２５の切れ目の真上の位置からはずれた位置に形成されていてもよい。これにより、配線２６の配線抵抗を低減することが可能となる。
本実施形態によれば、第１実施形態と同様に、好適なレイアウトのＥＳＤ保護回路を半導体装置内に設けることが可能となる。
（第３実施形態）
図９は、第３実施形態の半導体装置の構造を示す平面図である。
図９は、図５および図７と同様に、本実施形態のプラグ１４、配線２６、アノード層３１、およびカソード層３２のレイアウトを示している。本実施形態の半導体装置については、第１および第２実施形態の半導体装置との相違点を中心に説明し、第１および第２実施形態の半導体装置との共通点の説明は適宜省略する。
図９は、２つの配線２６を示している。
一方の配線２６は、アノード層３１、部分３２ａ、および部分３２ｂのＺ方向に設けられ、長方形の平面形状を有している。この配線２６は、第１配線の例である。他方の配線２６は、部分３２ｃのＺ方向に設けられ、長方形の平面形状を有している。この配線２６は、第２配線の例である。
本実施形態では、これらの配線２６の面積を広く設定しやすい。これにより、配線２６の下方に、配線２６と電気的に接続されたプラグ１４を多数配置することが可能となり、サージパス抵抗やピン容量をさらに低減することが可能となる。
本実施形態のプラグ１４は、カソード層３２の部分３２ａ、３２ｂ、３２ｃの真上や、Ｚ方向にアノード層３１およびカソード層３２と重ならない位置に配置されている。しかしながら、本実施形態のプラグ１４は、アノード層３１の真上には配置されていない。これにより、アノード層３１とカソード層３２との間の寄生容量（Ｉ／Ｏピン容量）を低減することが可能となる。また、本実施形態では、上述のように多数のプラグ１４を配置することができるため、アノード層３１の真上にプラグ１４を配置しなくても、サージパス抵抗を十分に低減することが可能となる。
図１０は、第３実施形態の半導体装置の構造を示す断面図である。
図１０は、図９に示すＢ－Ｂ’線に沿ったＹＺ断面を示している。図１０は、プラグ１１～１６、配線２１～２６、アノード層３１、カソード層３２などを示している。本実施形態では、図１０に示すように、プラグ１４だけでなく、プラグ１１、１２、１３、１５、１６も広範囲に配置されている。これにより、プラグ１１～１６のコンタクト抵抗を大幅に低減することが可能となる。符号Ｋ１、Ｋ２は、配線２１～２６の切れ目を示している。本実施形態では、一方の配線２１～２６をアノード層３１用に使用し、他方の配線２１～２６をカソード層３２用に使用することができる。図１０では、カソード層３２用の配線２４～２６がアノード層３１の真上に配置されており、これにより電源線抵抗を低減することが可能となる。
本実施形態によれば、第１および第２実施形態と同様に、好適なレイアウトのＥＳＤ保護回路を半導体装置内に設けることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、１ａ：拡散層、２：トランジスタ、
２ａ：ゲート絶縁膜、２ｂ：ゲート電極、３：層間絶縁膜、
３ａ：絶縁膜、３ｂ：絶縁膜、３ｃ：絶縁膜、３ｄ：絶縁膜、３ｅ：絶縁膜、
４：多層配線部、５：ソース層、６：電極層、
６ａ：ソース側選択線、６ｂ：ワード線、６ｃ：ドレイン側選択線、
７：柱状部、７ａ：メモリ絶縁膜、７ｂ：チャネル半導体層、
７Ｌ：下部柱状部、７Ｕ：上部柱状部、８：多層配線部、９：絶縁膜、
１１：プラグ、１２：プラグ、１３：プラグ、１４：プラグ、
１５：プラグ、１５’：プラグ、１６：プラグ、１７：プラグ、
２１：配線、２２：配線、２３：配線、２４：配線、
２５：配線、２６：配線、２６ａ：領域、２６ｂ：領域、２７：配線、
３１：アノード層、３２：カソード層、３２ａ：部分、３２ｂ：部分、３２ｃ：部分

Claims (19)

  1. 基板と、
    前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の電極層と、
    前記複数の電極層内に設けられた第１プラグと、
    前記基板内に設けられた第１および第２拡散層であって、前記第１および第２拡散層の一方が、保護回路のアノード層として機能し、前記第１および第２拡散層の他方が、前記保護回路のカソード層として機能する、第１および第２拡散層と、
    前記第１または第２拡散層と電気的に接続された複数の第２プラグとを備え、
    前記複数の第２プラグは、前記第１方向に前記第１または第２拡散層と重なる位置と、前記第１方向に前記第１および第２拡散層と重ならない位置とに設けられている、半導体装置。
  2. 前記複数の第２プラグは、前記第１方向に前記第１拡散層と重なる位置と、前記第１方向に前記第２拡散層と重なる位置とに設けられている、請求項１に記載の半導体装置。
  3. 前記複数の第２プラグは、前記第１方向に前記第１拡散層と重なる位置に設けられておらず、前記第１方向に前記第２拡散層と重なる位置に設けられている、請求項１に記載の半導体装置。
  4. 前記複数の第２プラグは、前記第１プラグと同じ高さに設けられている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第１拡散層は、平面視において前記第２拡散層に囲われている、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１拡散層として、平面視において前記第２拡散層に囲われている複数の第１拡散層を備える、請求項５に記載の半導体装置。
  7. 前記複数の第１拡散層は、前記基板の表面に平行な第２方向に延びており、前記基板の表面に平行で前記第２方向とは異なる第３方向に互いに隣接している、請求項６に記載の半導体装置。
  8. 前記第１拡散層は、前記基板の表面に平行な第２方向に延びており、
    前記第２拡散層は、前記第２方向に延びる第１部分を含み、かつ、前記第１部分の一端に接続され、前記基板の表面に平行で前記第２方向とは異なる第３方向に延びる第２部分と、前記第１部分の他端に接続され、前記第３方向に延びる第３部分との少なくともいずれかを含む、
    請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記複数の第２プラグは、前記第１部分の前記第１方向に設けられており、かつ、前記第２部分の前記第１方向と、前記第３部分の前記第１方向との少なくともいずれかに設けられている、請求項８に記載の半導体装置。
  10. 前記第２拡散層は、前記第１部分として、前記第２部分と前記第３部分とに接続された複数の第１部分と含む、請求項８または９に記載の半導体装置。
  11. 前記複数の第１部分は、前記第２方向に延び、前記第３方向に互いに隣接している、請求項１０に記載の半導体装置。
  12. 前記第２プラグの上方にて同一配線層内に設けられ、前記第２プラグに電気的に接続された複数の配線をさらに備える、請求項８から１１のいずれか１項に記載の半導体装置。
  13. 前記複数の配線は、前記第２方向に延び、前記第３方向に互いに隣接している、請求項１２に記載の半導体装置。
  14. 前記複数の配線のうちの第１配線は、前記第２方向に延びる第１領域と、前記第１領域の一端に接続され、前記第３方向に延びる第２領域とを含む、請求項１２に記載の半導体装置。
  15. 前記複数の配線のうちの第２配線は、前記第２方向に延びる第３領域と、前記第３領域の一端に接続され、前記第３方向に延びる第４領域とを含み、
    前記第４領域は、前記第１および第３領域に対して、前記第２領域の逆側に設けられている、請求項１４に記載の半導体装置。
  16. 前記複数の配線のうちの第１配線は、前記第１拡散層、前記第１部分、および前記第２部分の前記第１方向に設けられ、前記複数の配線のうちの第２配線は、前記第３部分の前記第１方向に設けられている、請求項１２に記載の半導体装置。
  17. 前記複数の電極層内に設けられ、前記第１方向に延び、電荷蓄積層と半導体層とを含む柱状部をさらに備え、請求項１から１６のいずれか１項に記載の半導体装置。
  18. 基板と、
    前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の電極層と、
    前記複数の電極層内に設けられた第１プラグと、
    前記基板内に設けられた第１および第２拡散層であって、前記第１および第２拡散層の一方が、保護回路のアノード層として機能し、前記第１および第２拡散層の他方が、前記保護回路のカソード層として機能する、第１および第２拡散層と、
    前記第１または第２拡散層と電気的に接続された複数の第２プラグとを備え、
    前記第１拡散層は、前記基板の表面に平行な第２方向に延びており、
    前記第２拡散層は、前記第２方向に延びる第１部分を含み、かつ、前記第１部分の一端に接続され、前記基板の表面に平行で前記第２方向とは異なる第３方向に延びる第２部分と、前記第１部分の他端に接続され、前記第３方向に延びる第３部分との少なくともいずれかを含み、
    前記複数の第２プラグは、前記第１部分の前記第１方向に設けられており、かつ、前記第２部分の前記第１方向と、前記第３部分の前記第１方向との少なくともいずれかに設けられている、
    半導体装置。
  19. 前記複数の第２プラグはさらに、前記第１方向に前記第１および第２拡散層と重ならない位置に設けられている、請求項１８に記載の半導体装置。
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