CN100428462C - 半导体集成电路器件 - Google Patents

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Abstract

本发明涉及一种三值输出多通道半导体集成电路的布图，提供一种提高半导体集成电路的集成度、用于使输出特性稳定的最佳半导体集成电路的布图设计。三值输出电路构成为：以输出连接焊盘为中心、在一方配置第二高侧晶体管(5)、二极管(8)、第二电平移位电路(7)，在另一方配置低侧晶体管(10)、第一高侧晶体管(4)、第一电平移位电路(6)、前置驱动器(9)，将各单元排列成一列，且第二高侧晶体管(5)和低侧晶体管(10)夹持输出连接焊盘(11)，上述第一电平移位电路(6)、上述第二电平移位电路(7)和上述前置驱动器(9)的单元宽度相当于上述低侧晶体管(10)的单元宽度。

Description

半导体集成电路器件
技术领域
本发明涉及一种包括多个输出晶体管、及与来自各输出晶体管的输出信号线连接的输出焊盘(pad)的半导体集成电路，以及一种以此半导体集成电路为基本单元而排列了多个的多通道半导体集成电路，特别是涉及一种两值输出和三值输出的半导体集成电路及多通道半导体集成电路的布图。
背景技术
目前，作为三值输出电路，众所周知了图7所示的电路。图7的三值输出电路包括：第一高电平输出用的第一高侧(high side)晶体管4，中间电平输出用的第二高侧晶体管5，逆流防止用二极管8，低电平输出用的低侧(low side)晶体管10、输出高电平输出控制信号的第一电平移位电路6，输出中间电平输出控制信号的第二电平移位电路7，控制第一、第二电平移位电路及低侧晶体管10的前置驱动器9，从外部施加高电平的电源电压的第一高电压电源端子12，从外部施加中间电平的电源电压的第二高电压电源端子13，输出端子18，用于向前置驱动器9提供触发信号的输入端子19。
图8是表示将图7所示的三值输出电路作为基准单元的多通道(channel)半导体集成电路结构的方框图。如图8中所示，多通道半导体集成电路由多个基准单元和控制它们的控制逻辑电路构成。为了控制多个基准单元的顺序输出等，控制逻辑电路控制各基准单元的前置驱动器9。
图5是图7所示的三值输出电路的半导体芯片上的布图(layout)的示意图。如图5中所示，三值输出电路的布图如下布线：在第一列配置低侧晶体管10、第一高侧晶体管4、第一电平移位电路6、前置驱动器9，在第二列配置输出连接焊盘11、第二高侧晶体管5、二极管8、第二电平移位电路(level shift circuit)7。如此配置为两列，是为了使成为从高电平、中间电平、低电平的输入到输出的信号流的各个布线长度为相同程度的长度。
图6是图8所示的多通道半导体集成电路的半导体芯片上的布图的示意图。在同一图中所示，将图7所示的三值输出电路作为基准单元。例如，若根据专利文献1等，多通道半导体集成电路的半导体芯片上的布图就如图6中所示。如同一图中所示，将用于连接的输出连接焊盘(bonding pad：结合区)11侧朝向半导体芯片21的外侧，而将多个基准单元26排列成两列。在此两列之间，配置时序发生块15。钟发生块15由数量与配置基准单元26相同的时序发生用单位单元16各配置一列而形成。
例如，时序发生块15根据来自输入控制端子20的控制信号，具有作为一个移位寄存器的功能，该移位寄存器用于控制至各前置驱动器9的触发信号及基准单元输出的时序。各时序发生用单元16的输出通过总线布线26连接到相对应的基准单元26内的输入端子19。在此情况下，以时序发生块15的移位操作作为触发，顺序输出脉冲波形，由此触发多个基准单元26。此外，在输入控制端子20中，设置为了保护内部电路而形成使浪涌和静电噪声逃逸的路径的浪涌保护元件37。
根据图5所示的三值输出电路的布图，构成这样的两列结构：在第一列配置低侧晶体管10、第一高侧晶体管4、第一电平移位电路6、前置驱动器9，在第二列配置输出连接焊盘11、第二高侧晶体管5、二极管8、第二电平移位电路7。为此，作为三值输出电路的输出特性，要求高耐压·大电流的情况下，就会存在所谓增大包含各输出晶体管·电平移位电路的基本单元单体的面积、增大在三值输出电路内的前置驱动器9下方产生的空闲空间38并导致三值输出电路的集成度下降的问题。
此外，就图6所示的多通道半导体集成电路而言，近年来，正不断要求提高集成度，在一个半导体芯片上具有更多的输出通道。在将图5所示的三值输出电路作为基准单元26使用的情况下，当越增加在一个半导体芯片内配置的基准单元26的数量时，就越需要在同一图的上下方向上增大半导体芯片的面积。但是，驱动基准单元26的时序发生块内的时序发生用单位单元16的单元宽度比基准单元26的单元宽度小。为此，在将多通道半导体集成电路内的基准单元26和时序产生块15布图为现有技术图6所示那样的情况下，就会存在所谓在半导体集成电路的时序发生块15的下方产生不需要的大的空闲空间38并导致集成度下降的问题。
并且，在图6中，由于在从时序发生用单位单元16向各基准单元26内的前置驱动器9的总线布线36的长度存在差异，所以就会存在所谓随着高集成化而加长总线布线36的距离、增加布线电容而导致信号的延迟时间增加的问题。其结果，在时序发生用单位单元16和前置驱动器9的总线布线36短的地方和长的地方，存在所谓各个三值输出电路的输出特性(特别是延迟特性)产生严重不平衡的问题。
专利文献1日本特开平3-195045号(图3A)
发明内容
鉴于上述课题，本发明的目的在于，提供一种半导体集成电路及多通道半导体集成电路，即使作为基准单元，也能够提高输出电路及多通道半导体集成电路的集成度、且用于降低输出电路间的输出特性的不平衡的最佳布图。
为了解决上述课题，本发明的半导体集成电路包括：第一输出晶体管，形成在半导体衬底上，包含位于第一金属层的第一源电极和位于第一金属层的第一漏电极，第一源电极及第一漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；第二输出晶体管，形成在半导体衬底上，包含位于第一金属层的第二源电极和位于第一金属层的第二漏电极，第二源电极及第二漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；夹持第一输出晶体管，与第二输出晶体管布置成一列的输出焊盘；第一连接布线，位于与第一金属层不同层的第二金属层、且将输出焊盘与第一漏电极之间电连接；第二连接布线，位于第二金属层、且将第一输出晶体管的第一漏电极与第二输出晶体管的第二漏电极之间电连接。
根据此结构，与两列配置的情况相比，由于能够去除半导体集成电路内的空闲空间，因此能够提高集成度。再有，因为将第一漏电极作为第二输出晶体管的输出用跨接线来利用，所以能够使从第二输出晶体管的第二漏电极到输出焊盘的输出信号路径成为最短路径。即，从第二漏电极到输出焊盘的输出信号的路径顺序为第二输出晶体管的第二漏电极、第二连接布线、第一漏电极、第一连接布线、输出焊盘。如此，由于利用第一漏电极作为传送第二输出晶体管的输出信号的跨接线，所以也可以从第二漏电极到输出焊盘形成独立的布线，由此，能够使从第二漏电极到输出焊盘的输出信号路径成为最短路径。此外，由于第一、第二源电极和第一、第二漏电极中的一方分别为直线状，所以能够提高第一、第二输出晶体管单元的电流驱动能力。并且，利用直线状的电极，能够提高第一及第二输出晶体管的电流驱动能力。并且，能够以分别覆盖两个直线状的漏电极的宽度形成第一及第二连接布线，能够降低布线电阻。
在此，上述半导体集成电路还包括：第一电源布线，通过第二金属层与第一源电极及第一漏电极交差布线，将第一电源电压提供到电连接的第一源电极；第二电源布线，通过第二金属层与第二源电极的一部分及第二漏电极的一部分交差布线，将第二电源电压提供到电连接的第二源电极。
根据此结构，还能够将第一电源布线配置在第一漏电极的一部分之上，利用包含第一金属层及第二金属层的至少两个金属层，就能够将第一电源电压供给到第一源电极。同样地，能够将第二电源布线配置在第二漏电极的一部分之上，利用包含第一金属层及第二金属层的至少两个金属层，就能够将第二电源电压供给到第二源电极。其结果，利用第二金属层将布线空间抑制到最小限度，能够更有效地配置金属布线。
在此，上述半导体集成电路还包括：第三输出晶体管，该第三输出晶体管夹持输出焊盘而配置在第一输出晶体管的相反侧，包含位于第一金属层的第三源电极和位于第一金属层的第三漏电极，第三源电极及第三漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；第三连接布线，该第三连接布线位于第二金属层、且将输出焊盘与第三漏电极之间电连接。
根据此结构，将第一至第三输出晶体管配置为一列，并且能够使自各晶体管单元的输出信号的路径成为最短的路径。并且，利用第二金属层将布线空间抑制到最小限度，能够更有效地配置金属布线。
在此，上述半导体集成电路的布图宽度相当于第一及第二输出晶体管的宽度。
根据此结构，能够使半导体集成电路的布图内的宽度方向的空闲空间成为最小限度。
在此，上述第一输出晶体管是用于输出高电平信号的高侧晶体管及用于输出低电平信号的低侧晶体管的一方；第二输出晶体管是它们中的另一方。
在此，半导体集成电路还包括：生成至第一输出晶体管的栅控制信号的第一控制电路部；生成至第二输出晶体管的栅控制信号的第二控制电路部；驱动第一及第二控制电路部的前置驱动部；第一、第二控制电路部及前置驱动部各自的宽度相当于第一、第二输出晶体管各自的宽度；上述第一、第二控制电路部、前置驱动部、第一、第二输出晶体管及输出焊盘排列成一列。
根据此结构，由于各单元的宽度相当于输出晶体管的宽度，所以能够进一步降低上述半导体集成电路内的空闲空间。并且，在将半导体集成电路作为单元排列有多个的情况下，由于空闲空间的降低效率的累积，就能够进一步提高集成度。
在此，上述第一及第二输出晶体管的耐压也可为大于等于100V。
根据此结构，上述半导体集成电路就能够用于电流驱动能力高并且耐压也高的所谓功率晶体管。
此外，本发明的多通道半导体集成电路，包括：作为多个基本单元排列的多通道单元阵列；配置在半导体芯片的中央部、向各基本单元输出时序信号的时序发生块；在多个基本单元和时序发生块间，传送上述时序信号的多条布线；上述多个基本单元以电路块为中心，对称排列在其两侧。并且，上述基本单元具有：第一输出晶体管，该第一输出晶体管形成在半导体衬底上，包含位于第一金属层的第一源电极和位于第一金属层的第一漏电极，第一源电极及第一漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；第二输出晶体管，该第二输出晶体管形成在半导体衬底上，包含位于第一金属层的第二源电极和位于第一金属层的第二漏电极，第二源电极及第二漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；夹持第一输出晶体管，与第二输出晶体管布置成一列的输出焊盘；第一连接布线，位于与第一金属层不同层的第二金属层、且将输出焊盘与第一漏电极之间电连接；第二连接布线，位于第二金属层、且将第一输出晶体管的第一漏电极与第二输出晶体管的第二漏电极之间电连接。
根据此结构，由于按一列配置而形成的半导体集成电路(基本单元)形成多通道单元阵列，因此就能够大幅度地削减在现有电路块下方所显现出的不要的大的空闲空间，能够提高多通道半导体集成电路的集成度。并且，由于上述多个基本单元以电路块为中线对称排列在其两侧，所以能够将把时序信号从电路块传送到基本单元的各布线的长度的不平衡抑制到最小限度，能够减少延迟特性的偏差。
在此，各基本单元还可包括：第一电源布线，该第一电源布线通过第二金属层与第一源电极及第一漏电极交差布线，将第一电源电压提供到电连接的第一源电极；第二电源布线，该第二电源布线通过第二金属层与第二源电极的一部分及第二漏电极的一部分交差布线，将第二电源电压提供到电连接的第二源电极；上述第一电源布线、第二电源分别配置成直线状。
根据此结构，第一及第二电源布线能够通过直线状即最短布线连接到多个基本单元。
在此，多通道半导体集成电路还可沿上述时序发生块的至少两边配备传送接地电位的至少两条接地电位布线。
根据此结构，利用接地电位布线，就能够抑制从电路块向基本单元的串扰失真和噪声的影响。
在此，多通道半导体集成电路还可包括：配置在上述半导体芯片内的一端的，作为接地电位的第一焊盘；配置在上述半导体芯片内的另一端、且作为接地电位的第二焊盘；上述第一电源布线及第二电源布线之一作为接地电位、连接第一焊盘及第二焊盘。
根据此结构，由于降低了决定用于输出各基本单元内的低电平信号的输出晶体管单元的低电平的接地电位的布线的阻抗，因此就能够进一步防止来自噪声的影响，使输出特性稳定化。
本发明的效果如下
如上所述，根据本发明的半导体集成电路，由于能够去除半导体集成电路内的空闲空间，所以就能够提高集成度。此外，由于能够将从各输出晶体管到输出焊盘的输出信号线的布线长度的偏差抑制为最小限度，所以能够将半导体集成电路内的输出信号的延迟时间的偏差也抑制为最小限度。
此外，根据本发明的多通道半导体集成电路，由于通过将按一列配置的半导体集成电路作为单元排列多个，就能够累积降低空闲空间的效果，、所以能够进一步实现集成度提高的效果。并且，能够将把时序信号从时序产生块传送到基本单元的各布线的长度的不平衡抑制到最小限度，能够降低延迟特性的偏差。此外，利用接地电位的布线，就能够抑制从时序发生块向基本单元的串扰失真和噪声的影响。此外，使决定用于输出各基本单元内的低电平信号的输出晶体管的低电平的接地电位的布线阻抗减少，进一步防止来自噪声的影响，能够使输出特性稳定化。
附图说明
图1是表示本发明的实施方式中的三值输出电路结构的平面图。
图2是三值输出电路的低侧晶体管部的放大平面图。
图3是三值输出电路的第二高侧晶体管部的放大平面图。
图4A是表示三值输出多通道半导体集成电路结构的平面图。
图4B是表示三值输出多通道半导体集成电路的另一结构的平面图。
图5是表示现有半导体集成电路的结构的平面图。
图6是表示现有三值输出多通道半导体集成电路结构的平面图。
图7是表示三值输出半导体集成电路结构的电路图。
图8是表示三值输出多通道半导体集成电路的结构图。
符号说明
1第一高电压电源布线     2第二高电压电源布线
3接地电位布线                4第一高侧晶体管
5第二高侧晶体管              6第一电平移位电路
7第二电平移位电路            8二极管
9前置驱动器                  10低侧晶体管
11输出连接焊盘               12第一高电压电源端子
13第二高电压电源端子         14接地端子
15时序发生块                 16时序发生用单位单元
17三值输出电路               18输出端子
19输入端子                   20输入控制端子
21半导体集成电路芯片         24第二金属层
24A-24C连接布线              24L、24M、24H电源布线
25第一金属层                 25Ld低侧晶体管的漏电极
25Ls低侧晶体管的源电极       25Hd第一高侧晶体管的漏电极
25Hs第一高侧晶体管的源电极   25Md第二高侧晶体管的漏电极
25Ms第二高侧晶体管的源电极   26基准单元
27通孔                       28低侧晶体管的漏区
29低侧晶体管的源区           30第一高侧晶体管的漏区
31第一高侧晶体管的源区       32二极管阳极部
33二极管阴极部               34第二高侧晶体管的漏区
35第二高侧晶体管的源区       36总线布线
37浪涌保护元件               38空闲空间
具体实施方式
图1是表示作为本发明的实施方式中的半导体集成电路的三值输出电路的布图结构的平面图。同一图的三值输出电路对应于图7所示的电路图。此外，图1的布图所示的三值输出电路单元可作为一个基准单元来进行利用。图1中的三值输出电路包括：高电平输出用的第一高侧晶体管4，中间电平输出用的第二高侧晶体管5，逆流防止用二极管8，低电平输出用的低侧晶体管10，输出高电平输出控制信号的第一电平移位电路6，输出中间电平输出控制信号的第二电平移位电路7，控制第一、第二电平移位电路及低侧晶体管10的前置驱动器9，输出连接焊盘11，用于向前置驱动器9提供触发信号的输入端子19。并且，第一高侧晶体管4、第二高侧晶体管5及低侧晶体管10是DMOS结构的功率晶体管，具有大于等于100mA的电流驱动能力。并且，作为PDP驱动用的功率晶体管，可采用具有大于等于100V的耐压的功率晶体管。
在同一图所示的布图中，各电路元件作为单元排列成一列。通过这样的按一列方式进行配置，就能够去除半导体集成电路内的空闲空间38。此外，半导体集成电路的布图宽度相当于第一高侧晶体管4、第二高侧晶体管5、低侧晶体管10等输出晶体管的单元宽度。即，半导体集成电路的布图宽度与输出晶体管的宽度大致相同，更正确地，在输出晶体管的宽度上加上一些布线用的区域的宽度就是半导体集成电路的布图宽度。
此外，三值输出电路的布图，以输出连接焊盘11为中心，在左侧顺序配置第二高侧晶体管5、二极管8、第二电平移位电路7，在右侧顺序配置低侧晶体管10、第一高侧晶体管4、第一电平移位电路6、前置驱动器9。通过此配置，就能够将从各晶体管到输出焊点为止的输出信号线的布线长度的偏差抑制到最小限度，还能够将半导体集成电路内的输出信号的延迟时间的偏差抑制到最小限度。
并且，设计第一电平移位电路6和第二电平移位电路7、前置驱动器9，使其单元宽度与最大的低侧晶体管10的单元宽度一致。由此，对于现有技术，如图5所示，按两列方式构成基准单元26内的单元配置，对于在前置驱动器9的单元的下方能产生无用的空闲空间38的布图，由于在本发明中以一列方式构成，所以就能够排除无用的空闲空间38，并能够提高集成度。
图2是图1所示的三值输出电路的低侧晶体管10的周边部分的放大平面图。此外，图3是图1所示的三值输出电路的第二高侧晶体管5的周边部分的放大平面图。在图2及图3中，斜线部分表示第一金属层25。此第一金属层25通过绝缘膜(未图示)与不同层的第二金属层24电绝缘，通过通孔(也称为接触)27与第二金属层24电连接。低侧晶体管10之上的第二金属层24L是接地电位布线，第一高侧晶体管4之上的第二金属层24H是对应于高电平的第一高电压电源布线，二极管8之上的第二金属层24M是对应于中间电平的第二高电压电源布线。此外，符号24表示第二金属层、符号25表示第一金属层。符号24、25的第一辅助字L、M、H对应于低电平、中间电平、高电平。符号24、25的第二辅助字s、d对应于源、漏。
在同一图中，在半导体衬底上形成低侧晶体管10。源电极25Ls位于低侧晶体管10的源区29之上的第一金属层。漏电极25Ld位于低侧晶体管10的漏区28之上的第一金属层。此漏电极25Ld在半导体衬底表面上被源电极25Ls围绕。低侧晶体管10的漏区28在半导体衬底上被低侧晶体管10的源区29围绕。在同一图中，漏电极25Ld由两个直线状的部分电极构成。各个部分电极在半导体衬底表面上被源电极25Ls围绕。此外，漏电极25L是输出原始低电平信号的电极，并且，在本实施方式中，还作为传送高电平信号的路径(跨接线)来进行利用。
在半导体衬底上形成第一高侧晶体管4。源电极25Hs位于第一高侧晶体管4的源区31之上的第一金属层。漏电极25Hd位于第一高侧晶体管4的漏区30之上的第一金属层。此漏电极25Hd在半导体衬底表面上被源电极25Hs围绕。第一高侧晶体管4的漏区30在被第一高侧晶体管4的源区31围绕。在同一图中，漏电极25Hd由两个直线状的部分电极构成。各个部分电极在半导体衬底表面上被源电极25Hs围绕。
输出连接焊盘11通常位于第一金属层和第二金属层，至少由构成半导体集成电路最上层的金属层形成。并且，输出连接焊盘11夹持第二低侧晶体管10，且与第一高侧晶体管4排列成一列。
连接布线24A位于第二金属层，从输出连接焊盘11延长到漏电极25Ld的输出连接焊盘11侧端部。第二金属层是与第一金属层不同的层，且与第一金属层绝缘。此连接布线24A通过接触与漏电极25Ld的输出连接焊盘11侧端部电连接。此连接布线24A不仅向输出连接焊盘11传送高电平信号，还兼传送低电平信号。
连接布线24B位于第二金属层，从漏电极25Ld的第一高侧晶体管4侧端部延长到漏电极25Hd的低侧晶体管10侧端部。此连接布线24B通过接触与漏电极25Ld的第一高侧晶体管4侧端部电连接，通过接触与漏电极25Hd的低侧晶体管10侧端部电连接。
电源布线24L通过第二金属层与源电极25Ls及漏电极25Ld交差布线。此电源布线24L用于对源电极25Ls供给第一电源电压(低电平)，通过接触与源电极25Ls电连接。
电源布线24H通过第二金属层与源电极25Hs及漏电极25Hd的长度方向交差布线。此电源布线24H为了对源电极25Hs供给第二电源电压(高电平)，而通过接触与源电极25Hs电连接。
第二高侧晶体管5夹持输出连接焊盘11且配置在低侧晶体管10的相反侧。
在第二高侧晶体管5的源区35之上，利用第一金属层形成源电极25Ms。漏电极25Md位于第二高侧晶体管5的漏区34之上的第一金属层，第三漏电极在半导体衬底表面上被第三源电极围绕。第二高侧晶体管5的漏区34在半导体衬底上被第二高侧晶体管5的源区35围绕。在同一图中，漏电极25Md由两个直线状的部分电极构成。各个部分电极被在半导体衬底上形成的源电极25Ms围绕。
连接布线24C通过从输出连接焊盘11延长到漏电极25Md的输出连接焊盘11侧的端部的第二金属层进行布线，连接布线24C通过接触与漏电极25Md的输出连接焊盘11侧端部电连接。
如此，在图2的低侧晶体管10中，低侧晶体管10的源电极25Ls连接到作为接地电位布线的电源布线24L上，低侧晶体管10的漏电极25Ld通过作为输出信号线的连接布线24A连接到输出连接焊盘11。此外，栅区域连接来自前置驱动器9的控制信号线。
此外，在第一高侧晶体管4中，第一高侧晶体管4的源电极25Hs连接到作为第一高电压电源布线的电源布线24H上，第一高侧晶体管4的漏电极25Hd通过作为输出信号线的连接布线24B连接到低侧晶体管10的漏电极25Ld。由此，来自第一高侧晶体管4的漏电极25Hd的输出信号，通过位于由第二金属层布线的电源布线24L正下方的两个漏电极25Ld，被传送到输出连接焊盘11。换言之，第一高侧晶体管4导通时，来自第一高侧晶体管4的输出信号，顺序通过第一高侧晶体管4的漏电极25Hd、连接布线24B、低侧晶体管10的漏电极25Ld、连接布线24A，从输出连接焊盘11输出。如此，低侧晶体管10的漏电极25Ld不仅输出低电平信号，而且兼为用于传送高电平输出信号的跨接线。其结果，由于减少了向输出连接焊盘11的输出信号线的布线数目，因此就能够提高集成度。
此外，在第3图的第二高侧晶体管5中，第二高侧晶体管5的源电极25Ms通过二极管8连接到作为第二高电压电源布线的电源布线24M上，第二高侧晶体管5的漏电极25Md通过作为输出信号线的连接布线24D连接到输出连接焊盘11。
再有，在图7所示的电路结构中，将二极管8和第二高侧晶体管5的串联电路替换为它们的其他电路结构，只要三值输出电路能够正常进行电路工作并与此电路结构相符合，也可以更换图1及图3中的二极管8和第二高侧晶体管5的配置。
图4A是表示本发明的实施方式中的三值输出多通道半导体集成电路的布图结构的平面图。此三值输出多通道半导体集成电路在半导体芯片21上形成了第一高电压电源布线1、第二高电压电源布线2、接地电位布线3、第一高电压电源端子12、第二高电压电源端子13、接地端子14、时序发生块15、时序发生用单位单元16、输入控制端子20、浪涌保护元件、基准单元26的阵列等。
在此，三值输出多通道半导体集成电路的布图以图1所示的三值输出电路作为基准单元26。在半导体芯片21的中央部配置时序发生块15。时序发生块15是包含闩锁电路的时序发生用单位单元16的集合，闩锁电路用于保持对输出控制电路和输出的时序进行控制的移位寄存器和输出。与基准单元26数量相同地配置时序发生用单位单元16。例如，时序发生块15具有如下功能，即根据来自输入控制端子20的控制信号，对向各前置驱动器9的触发信号和基准单元输出的时序进行控制的一个晶体管的功能。各时序发生用单位单元16的输出如同一图所示，布线连接到相应的基准单元26内的输入端子19。此情况下，多个基准单元26以时序发生块15的移位操作作为触发，顺序输出脉冲波形，作为PDP(等离子体显示面板)等显示器件的控制电路来进行工作。例如，在非逻辑的情况下从三值输出电路输出的脉冲波形通常为高电平输出，通过接受触发信号的前置驱动器9的控制，t1时间低电平输出、还在t2时间中间电平输出，返回高电平。
在图4A中，时序发生块15的左右两端对称配置多个基准单元26，以便前置驱动器9和时序发生用单位单元16邻接，用总线布线36将时序发生用单位单元16和前置驱动器9进行连接。此外，上下各配置两个接地端子(连接焊盘)14，在基准单元26内的低侧晶体管10上通过接地电位布线3(图2中的电源布线24L)，将在半导体芯片21内上方配置的两个接地端子14和在半导体芯片21内下方配置的两个接地端子14进行连接。
在本发明的实施例中，在半导体芯片内配置的基准单元26(三值输出电路)的内部结构，不是现有技术中的图5那样的两列配置，而是形成为图1那样的一列配置。为此，即使在应配置了的基准单元26的数量增加的情况下，也能够抑制现有例子图6所示的半导体芯片面积的上下方向的增大，能够将在时序发生块15下方所出现的不需要的空闲空间38控制在最小限度，从而提高多通道半导体集成电路的集成度。此外，由于几乎没有增大半导体芯片21的上下方向，因此就可抑制前置驱动器9和时序发生用单位单元16的总线布线36的长度偏差，所以也能够抑制延迟时间的偏差，因此就能够降低因在各输出通道间产生的延迟时间不同而引起的输出特性的不平衡。
并且，在本发明中，接地端子14配置在半导体芯片21内上下，通过在基准单元26内的低侧晶体管10上的接地电位布线3，将在半导体芯片21内上方配置的接地端子14和在半导体芯片21内下方配置的接地端子14连接。此外，在半导体芯片21内上下的接地端子14，依据封装就可以稳定用于引线连接的接地端子14的电位。因此，能够降低接地电位布线3的布线阻抗，即使在各通道的输出为大电流的情况下，由于各基准单元26的接地电位稳定，能够得到均匀的输出特性。
再有，如图4B所示，时序发生块15也可构成为用接地电位布线3围绕与输入控制端子20连接的方向之外的三个方向的结构。此外，接地电位布线3也可围绕时序发生块15的两个方向(两侧)。即，时序发生块15用接地电位布线3围绕与输入控制端子20连接的方向之外的三个方向的结构。此接地电位布线3起到可防止从输出连接焊盘11馈入的外部噪声遗漏基本单元26而传送到时序发生块15的封闭的作用。结果，使自时序发生块15输入到前置驱动器9的信号稳定，也能够使输出特性稳定。
此外，在上述实施方式中，虽然说明了三值输出电路，但即使是两值输出电路，也能够完全相同地适用于本发明。此情况下，在图7中，也可构成去掉第二高电压电源13、二极管8、第二高侧晶体管5、第二电平移位电路7各个电路元件的结构。此外，即使在图1中，也可去掉对应于这些电路元件的单元，并且，也可将连接焊盘11配置在第一高侧晶体管4和低侧晶体管10之间。
再有，在图1～图3所示的各输出晶体管的布图中，虽然示出了漏电极由两个直线状的部分电极构成的例子，但直线状的部分电极也可为一个直线状的部分电极，也可为不少于三个的直线状的部分电极。此部分电极的数目可根据各输出晶体管所需要的驱动能力来进行决定。
并且，在图1～图3所示的各输出晶体管的布图中，虽然示出了漏电极是直线状的漏电极并被源电极所围绕的例子，但可与此相反。即，源电极是直线状的源电极，被漏电极所围绕。此情况下，直线状的部分电极也可为不少于一个。
此外，在图1～图3的布图中，虽然作为布线层示出了第一金属层25、第二金属层24，但布线层数可不仅为两层，也可为不少于三层的多层，也可变换第一金属层25、第二金属层24的上下关系来进行实施。此外，第一金属层25、第二金属层24也可为不同的层，可为各多个布线层中的任何一层。
再有，在上述实施方式中，第一金属层25、第二金属层24不限于铝布线，也可为铝合金、铜、铜合金等。
产业上的可利用性如下
本发明适用于具备多个输出晶体管与来自各输出晶体管的输出信号线连接的输出焊盘的半导体集成电路，以及将此半导体集成电路作为基本单元，排列有多个的多通道半导体集成电路，例如，适用于两值输出电路、三值输出电路、PDP(等离子体显示面板)等显示器件的驱动电路等。

Claims (17)

1、一种半导体集成电路，其特征在于包括：
第一输出晶体管，形成在半导体衬底上，包含位于第一金属层的第一源电极和位于第一金属层的第一漏电极，第一源电极及第一漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；
第二输出晶体管，形成在半导体衬底上，包含位于第一金属层的第二源电极和位于第一金属层的第二漏电极，第二源电极及第二漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；
输出焊盘，按照第二输出晶体管、第一输出晶体管、输出焊盘的顺序布置成一列；
第一连接布线，位于与第一金属层不同层的第二金属层、且将输出焊盘与第一漏电极之间电连接；以及
第二连接布线，位于第二金属层、且将第一输出晶体管的第一漏电极与第二输出晶体管的第二漏电极之间电连接。
2、根据权利要求1所述的半导体集成电路，其特征在于还包括：
第一电源布线，该第一电源布线通过第二金属层与第一源电极及第一漏电极交差布线，将第一电源电压提供到电连接的第一源电极；以及
第二电源布线，该第二电源布线通过第二金属层与第二源电极的一部分及第二漏电极的一部分交差布线，将第二电源电压提供到电连接的第二源电极。
3、根据权利要求1所述的半导体集成电路，其特征在于还包括：
第三输出晶体管，按照第二输出晶体管、第一输出晶体管、输出焊盘、第三输出晶体管的顺序布置成一列，该第三输出晶体管包含位于第一金属层的第三源电极和位于第一金属层的第三漏电极，第三源电极及第三漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；以及
第三连接布线，位于第二金属层、且将输出焊盘与第三漏电极之间电连接。
4、根据权利要求2所述的半导体集成电路，其特征在于还包括：
第三输出晶体管，按照第二输出晶体管、第一输出晶体管、输出焊盘、第三输出晶体管的顺序布置成一列，该第三输出晶体管包含位于第一金属层的第三源电极和位于第一金属层的第三漏电极，第三源电极及第三漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；以及
第三连接布线，位于第二金属层、且将输出焊盘与第三漏电极之间电连接。
5、根据权利要求1所述的半导体集成电路，其特征在于，半导体集成电路的布图宽度相当于第一输出晶体管的宽度，并相当于第二输出晶体管的宽度。
6、根据权利要求1所述的半导体集成电路，其特征在于，
第一输出晶体管是用于输出高电平信号的高侧晶体管或用于输出低电平信号的低侧晶体管中的一个；
第二输出晶体管是上述高侧晶体管或上述低侧晶体管中的另一个。
7、根据权利要求1所述的半导体集成电路，其特征在于还包括：
第一控制电路部，生成至第二输出晶体管的栅控制信号；以及
前置驱动部，生成至第一输出晶体管的栅控制信号，并驱动第一控制电路部；
第一控制电路部及前置驱动部各自的宽度相当于第一输出晶体管的宽度、并相当于第二输出晶体管的宽度；
上述第一控制电路部、前置驱动部、第一、第二输出晶体管及输出焊盘排列成一列。
8、根据权利要求3所述的半导体集成电路，其特征在于还包括：
第一控制电路部，生成至第二输出晶体管的栅控制信号；
第二控制电路部，生成至第三输出晶体管的栅控制信号；以及
前置驱动部，生成至第一输出晶体管的栅控制信号，驱动第一及第二控制电路部；
上述第一、第二控制电路部及前置驱动部的各个宽度相当于第一输出晶体管的宽度、且相当于第二输出晶体管的宽度、并相当于第三输出晶体管的宽度；
上述第一、第二控制电路部、前置驱动部、第一、第二、第三输出晶体管及输出焊盘排列成一列。
9、根据权利要求1所述的半导体集成电路，其特征在于，
上述第一及第二输出晶体管的耐压为大于等于100V。
10、一种多通道半导体集成电路，其特征在于包括：
多个基本单元排列的多通道单元阵列；
配置在半导体芯片的中央部、向各基本单元输出时序信号的时序发生块；
在多个基本单元和时序发生块间传送上述时序信号的多条布线；以及
上述多个基本单元以电路块为中心，对称排列在其两侧；
上述基本单元具有：
第一输出晶体管，该第一输出晶体管形成在半导体衬底上，包含位于第一金属层的第一源电极和位于第一金属层的第一漏电极，第一源电极及第一漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；
第二输出晶体管，该第二输出晶体管形成在半导体衬底上，包含位于第一金属层的第二源电极和位于第一金属层的第二漏电极，第二源电极及第二漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；
输出焊盘，按照第二输出晶体管、第一输出晶体管、输出焊盘的顺序布置成一列；
第一连接布线，位于与第一金属层不同层的第二金属层、且将输出焊盘与第一漏电极之间电连接；以及
第二连接布线，位于上述第二金属层、且将第一输出晶体管的第一漏电极与第二输出晶体管的第二漏电极之间电连接。
11、根据权利要求10所述的多通道半导体集成电路，其特征在于，各基本单元还包括：
第一电源布线，通过第二金属层与第一源电极及第一漏电极交差布线，将第一电源电压提供到电连接的第一源电极；以及
第二电源布线，通过第二金属层与第二源电极的一部分及第二漏电极的一部分交差布线，将第二电源电压提供到电连接的第二源电极；
上述第一电源布线、第二电源布线分别排列成直线状。
12、根据权利要求10所述的多通道半导体集成电路，其特征在于，还包括沿上述时序发生块的至少两边的、传送接地电位的至少两条接地电位布线。
13、根据权利要求11所述的多通道半导体集成电路，其特征在于包括：
配置在上述半导体芯片内的一端、且作为接地电位的第一焊盘；以及
配置在上述半导体芯片内的另一端、且作为接地电位的第二焊盘；
上述第一电源布线及第二电源布线之一作为接地电位，且连接到第一焊盘及第二焊盘。
14、根据权利要求10所述的多通道半导体集成电路，其特征在于，上述各基本单元还包括：
第三输出晶体管，按照第二输出晶体管、第一输出晶体管、输出焊盘、第三输出晶体管的顺序布置成一列，该第三输出晶体管包含位于第一金属层的第三源电极和位于第一金属层的第三漏电极，第三源电极及第三漏电极的一方包含不少于一个的直线状的部分电极，另一方包围此部分电极；以及
第三连接布线，位于第二金属层、且将输出焊盘与第三漏电极之间电连接。
15、根据权利要求14所述的多通道半导体集成电路，其特征在于，上述第一、第二及第三输出晶体管的组合对应于输出高电平信号的第一高侧晶体管、输出中间电平信号的第二高侧晶体管、及输出低电平信号的低侧晶体管的组合。
16、根据权利要求10所述的多通道半导体集成电路，其特征在于，多通道单元阵列生成显示装置用的扫描信号。
17、根据权利要求10所述的多通道半导体集成电路，其特征在于，上述第一及第二输出晶体管的耐压为大于等于100V。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007147929A (ja) * 2005-11-28 2007-06-14 Matsushita Electric Ind Co Ltd 蛍光表示管駆動用マイクロコントローラ
KR100668499B1 (ko) * 2006-02-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로 및 방법
JP4778811B2 (ja) * 2006-03-02 2011-09-21 パナソニック株式会社 半導体集積回路
US8362622B2 (en) 2009-04-24 2013-01-29 Synopsys, Inc. Method and apparatus for placing transistors in proximity to through-silicon vias
US8169088B2 (en) * 2009-07-02 2012-05-01 Monolithic Power Systems, Inc. Power converter integrated circuit floor plan and package
US9646958B2 (en) * 2010-03-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including dummy structures and methods of forming the same
EP2503594A1 (en) 2011-03-21 2012-09-26 Dialog Semiconductor GmbH Signal routing optimized IC package ball/pad layout
US8816403B2 (en) 2011-09-21 2014-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Efficient semiconductor device cell layout utilizing underlying local connective features
KR102368073B1 (ko) 2015-09-24 2022-02-25 삼성전자주식회사 집적 회로 및 이를 포함하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682048A (en) * 1995-05-19 1997-10-28 Nissan Motor Co., Ltd. Groove-type semiconductor device
US6140687A (en) * 1996-11-28 2000-10-31 Matsushita Electric Industrial Co., Ltd. High frequency ring gate MOSFET
US20020011674A1 (en) * 2000-07-27 2002-01-31 Efland Taylor R. Integrated power circuits with distributed bonding and current flow
CN1463041A (zh) * 2002-05-29 2003-12-24 三洋电机株式会社 半导体集成电路装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2940036B2 (ja) 1989-12-25 1999-08-25 日本電気株式会社 半導体集積回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682048A (en) * 1995-05-19 1997-10-28 Nissan Motor Co., Ltd. Groove-type semiconductor device
US6140687A (en) * 1996-11-28 2000-10-31 Matsushita Electric Industrial Co., Ltd. High frequency ring gate MOSFET
US20020011674A1 (en) * 2000-07-27 2002-01-31 Efland Taylor R. Integrated power circuits with distributed bonding and current flow
CN1463041A (zh) * 2002-05-29 2003-12-24 三洋电机株式会社 半导体集成电路装置

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