WO2021090471A1 - 半導体集積回路装置 - Google Patents

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WO2021090471A1
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integrated circuit
semiconductor integrated
transistor
circuit device
wiring
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真久 飯田
敏宏 中村
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株式会社ソシオネクスト
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device in which a core region and an IO region are formed.
  • the logic circuit unit and the capacitance unit are arranged adjacent to each other in the IO cell.
  • the wiring for the logic circuit unit and the capacitance unit in the same layer, the arrangement of the logic circuit unit and the capacitance unit is facilitated.
  • the noise generated in the logic circuit section is effectively reduced by arranging the capacitance section close to the logic circuit section.
  • a capacity portion is provided between IO cells.
  • the capacitance portion can be evenly arranged near the noise source between the IO cells.
  • This capacitance portion has the capacitance of the channel region of the transistor and the overlap capacitance (non-wiring / contact parasitic capacitance) of the source / drain.
  • Patent Documents 1 and 2 do not mention improvement of low voltage characteristics of the capacitance portion by using a contact or a parasitic capacitance between wirings.
  • the purpose of the present disclosure is to suppress a decrease in the capacitance value of the inter-power supply capacitance when the semiconductor integrated circuit device operates at a low voltage.
  • the semiconductor integrated circuit device includes a core region in which an internal circuit is formed and an IO region between the core region and one side of the semiconductor integrated circuit device.
  • the IO area includes a plurality of IO cells.
  • the IO cell has a first conductive type first output transistor in which one end is connected to a first external connection pad that receives the supply of the first power supply voltage and the other end is connected to the output, and one end is the first power supply voltage. It is provided with a second conductive type second output transistor which is connected to a second external connection pad which receives a second power supply voltage different from the above and the other end is connected to an output.
  • a capacitive transistor is provided between the first and second external connection pads, and the capacitive transistor is arranged between the first and second output transistors and one side of the semiconductor integrated circuit device in plan view. ..
  • the gate length of the capacitive transistor is smaller than the gate length of the first and second output transistors.
  • the first output transistor is provided between the output and the first external connection pad that receives the supply of the first power supply voltage.
  • the second output transistor is provided between the output and the second external connection pad that receives the supply of the second power supply voltage.
  • a capacitive transistor is provided between the first and second external connection pads. The capacitive transistors are arranged between the first and second output transistors and one side of the semiconductor integrated circuit device. The gate length of the capacitive transistor is smaller than the gate length of the first and second output transistors. Therefore, the threshold voltage of the capacitive transistor is lower than the threshold voltage of the first and second output transistors.
  • the capacitive transistor forms a channel under the gate wiring even at a low voltage, and a larger capacitance value can be obtained at a low voltage. Therefore, when the semiconductor integrated circuit device operates at a low voltage, it is possible to suppress a decrease in the capacitance value of the inter-power supply capacitance.
  • the semiconductor integrated circuit device includes a core region in which an internal circuit is formed and an IO region between the core region and one side of the semiconductor integrated circuit device.
  • the IO region includes the first and second IO cells.
  • the first IO cell has a first conductive type first output transistor having one end connected to a first external connection pad to receive a first power supply voltage and the other end connected to a first output, and one end.
  • a second conductive type second output transistor is provided, which is connected to a second external connection pad that receives a second power supply voltage different from the first power supply voltage, and the other end is connected to the first output.
  • a first capacitance transistor is provided between the first and second external connection pads, and the first capacitance transistor is arranged between the first and second IO cells in a plan view, and the first The gate length of the capacitive transistor is smaller than the gate length of the first and second output transistors.
  • the first output transistor is provided between the first external connection pad that receives the supply of the first power supply voltage and the first output.
  • the second output transistor is provided between the second external connection pad that receives the supply of the second power supply voltage and the first output.
  • a first capacitive transistor is provided between the first and second external connection pads.
  • the first capacitance transistor is arranged between the first and second IO cells.
  • the gate length of the first capacitance transistor is smaller than the gate length of the first and second output transistors. Therefore, the threshold voltage of the first capacitance transistor is lower than the threshold voltage of the first and second output transistors.
  • the semiconductor integrated circuit device operates at a low voltage, it is possible to suppress a decrease in the capacitance value of the inter-power supply capacitance.
  • the present disclosure can suppress a decrease in the capacitance value of the inter-power supply capacitance when the semiconductor integrated circuit device operates at a low voltage.
  • FIG. 1 is a plan view schematically showing the overall configuration of the semiconductor integrated circuit device according to the embodiment.
  • the semiconductor integrated circuit device 1 shown in FIG. 1 includes a core region 2 in which an internal core circuit is formed, and an IO region 3 provided around the core region 2 in which an interface circuit (IO circuit) is formed. ..
  • an IO cell row 5 is provided so as to surround the peripheral portion of the semiconductor integrated circuit device 1.
  • a plurality of IO cells 10 constituting the interface circuit are arranged in the IO cell row 5.
  • one side of the outer circumference of the semiconductor integrated circuit device 1 may be referred to as one side of the semiconductor integrated circuit device.
  • FIG. 2 shows a circuit diagram composed of IO cells according to the embodiment.
  • Each IO cell 10 is configured with an IO cell circuit.
  • Each IO cell circuit is composed of output transistors P1 and N1 and capacitive transistors N2.
  • the output transistor P1 is a P-type FET (Field Effect Transistor), and the output transistor N1 and the capacitive transistor N2 are N-type FETs.
  • the IO cell 10 includes circuits other than the IO cell circuit, but the illustration is omitted.
  • the output transistor P1 has a source connected to the external connection pad PD1 and a drain connected to the external connection pad PD3, and receives a drive signal IN1 at the gate.
  • the source is connected to the external connection pad PD2
  • the drain is connected to the external connection pad PD3, and the drive signal IN2 is received at the gate.
  • the source and drain are connected to the external connection pad PD2, and the gate is connected to the external connection pad PD1.
  • the external connection pad PD1 is connected to a power source that supplies the power supply voltage VDDIO.
  • the external connection pad PD2 is connected to a power source that supplies a ground potential (power supply voltage VSS).
  • the external connection pad PD3 is connected to the output OUT (corresponding to the output node).
  • the output transistor P1 outputs the power supply voltage VDDIO received by the source to the output OUT according to the drive signal IN1.
  • the output transistor N1 outputs the power supply voltage VSS received at the source to the output OUT according to the drive signal IN2.
  • a channel is formed by supplying the power supply voltage VDDIO to the gate, so that the gate oxide film functions as a capacitance.
  • the output transistors P1 and N1 may be composed of a plurality of stages of P-type and N-type transistors.
  • the IO cell 10 may include an element other than a transistor.
  • a resistance element may be inserted between the source of the output transistor P1 and the external connection pad PD1 and between the source of the output transistor N1 and the external connection pad PD2.
  • an N-type FET may be inserted between the external connection pads PD1 and PD3, or instead of the output transistor N1, a P-type FET may be inserted between the external connection pads PD1 and PD3. May be inserted.
  • FIG. 3 shows a plan view of the IO cell according to the embodiment.
  • the IO cell 10 includes a first output unit 11, a second output unit 12, and a capacitance unit 13.
  • the first output unit 11, the second output unit 12, and the capacitance unit 13 are in the X direction (horizontal direction in the drawing, a direction perpendicular to the direction along one side of the semiconductor integrated circuit device 1, and the fourth direction. It is arranged side by side (corresponding to).
  • the second output unit 12 is arranged on the core region 2 side of the first output unit 11 in the X direction.
  • the capacitance unit 13 is arranged on one side of the semiconductor integrated circuit device 1 of the first output unit 11 in the X direction, and is arranged at the right end of the drawing of the IO cell 10.
  • a plurality of output transistors P1, a plurality of output transistors N1 and a plurality of capacitance transistors N2 are arranged in the first output unit 11, the second output unit 12, and the capacitance unit 13, respectively.
  • a plurality of output transistors P1 are arranged in the X direction and the Y direction (vertical direction in the drawing, a direction along one side of the semiconductor integrated circuit device 1, and corresponding to a third direction). They are arranged side by side.
  • a plurality of output transistors N1 are arranged in the second output unit 12 so as to be arranged in the X direction and the Y direction.
  • a plurality of capacitance transistors N2 are arranged in the capacitance unit 13 so as to be arranged in the X direction and the Y direction.
  • the plurality of output transistors P1 in the first output unit 11 are connected in parallel.
  • the plurality of output transistors N1 in the second output unit 12 are connected in parallel.
  • the plurality of capacitive transistors P1 in the capacitive unit 13 are connected in parallel.
  • external connection pads PD1 to PD3 are formed on the upper layer of the IO cell 10.
  • the second output unit 12 is arranged on the left side of the drawing of the first output unit 11, but the second output unit 12 may be arranged on the right side of the drawing of the first output unit 11.
  • the 1 output unit 11 and the 2nd output unit 12 may be arranged side by side in the Y direction.
  • first output unit 11, the second output unit 12, and the capacitance unit 13 are arranged adjacent to each other in the X direction, they may not be arranged adjacent to each other.
  • an ESD (Electrostatic discharge) protection circuit or a resistance element may be arranged between the first output unit 11 and the second output unit.
  • the capacitance unit 13 is arranged adjacent to either the first output unit 11 or the second output unit 12, the power supply voltage suppression effect is greater.
  • the IO cell 10 is provided with the capacitance unit 13 (capacity transistor N2), the IO cell 10 does not have to be provided with the capacitance unit 13.
  • the capacitance unit 13 is arranged on one side (right side in the drawing) of the semiconductor integrated circuit device 1 of the IO cell 10 in the X direction.
  • FIG. 4 shows a plan view of the first output unit and the second output unit. As shown in FIG. 4, an N-well region 21 is formed on the right side of the drawing, and a P-well region 22 is formed on the left side of the drawing.
  • the N-well region 21 extends in the X direction, and diffusion regions 31 and 32 including a P-type semiconductor are formed.
  • a gate wiring 33 extending in the X direction is formed on the channel region between the diffusion regions 31 and 32 via the gate oxide film (not shown).
  • the diffusion region 31 provided on the lower side of the drawing of the gate wiring 33 serves as the source of the output transistor P1
  • the diffusion region 32 provided on the upper side of the drawing of the gate wiring 33 serves as the drain of the output transistor P1
  • the gate wiring 33 serves as the drain of the output transistor P1. It becomes the gate of.
  • the diffusion region 31 is referred to as the source 31 of the output transistor P1
  • the diffusion region 32 is referred to as the drain 32 of the output transistor P1.
  • the P-well region 22 extends in the X direction, and diffusion regions 34 and 35 including N-type semiconductors are formed.
  • a gate wiring 36 extending in the X direction is formed on the channel region between the diffusion regions 34 and 35 via the gate oxide film (not shown).
  • the diffusion region 34 provided on the lower side of the drawing of the gate wiring 36 serves as the source of the output transistor N1
  • the diffusion region 35 provided on the upper side of the drawing of the gate wiring 36 serves as the drain of the output transistor N1
  • the gate wiring 36 serves as the drain of the output transistor N1. It becomes the gate of.
  • the diffusion region 34 is referred to as the source 34 of the output transistor N1
  • the diffusion region 35 is referred to as the drain 35 of the output transistor N1.
  • the lengths of the gate wirings 33 and 36 in the Y direction are formed by the same length Lgd. Therefore, the gate lengths of the output transistors P1 and N1 are the same gate length Lgd.
  • the M1 wiring layer above the output transistors P1 and N1 is formed with wirings 41 to 44 extending in the X direction and wirings 51 to 55 extending in the Y direction.
  • the wiring 41 is connected to the source 31 via the contact 61.
  • the wiring 42 is connected to the drain 32 via the contact 61.
  • the wiring 43 is connected to the source 34 via the contact 61.
  • the wiring 44 is connected to the drain 35 via the contact 61.
  • the wiring 51 is connected to the gate wiring 33 via the contact 62.
  • the wiring 52 is connected to the gate wiring 36 via the contact 62.
  • the wirings 51 and 52 are wirings that receive the inputs of the drive signals IN1 and IN2, and the wirings 53 correspond to the output OUTs. Further, the wirings 54 and 55 correspond to the wirings for supplying the power supply voltages VDDIO and VSS, respectively.
  • Wiring 71 to 73 extending in the X direction are formed in the M2 wiring layer above the M1 wiring layer.
  • the wiring 71 is connected to the wiring 41 via the contact 81, and is connected to the wiring 54 via the contact 82.
  • the wiring 72 is connected to the wiring 43 via the contact 81, and is connected to the wiring 55 via the contact 82.
  • the wiring 73 is connected to the wirings 42 and 44 via the contact 81, and is connected to the wiring 53 via the contact 82.
  • the source 31 receives the power supply voltage VDDIO via the contact 61, the wiring 41, the contact 81, the wiring 71, the contact 82, and the wiring 54, and the drain 32 has the contact 61, the wiring 42, It is connected to the output OUT via the contact 81, the wiring 73, the contact 82, and the wiring 53.
  • the source 34 receives the power supply voltage VSS via the contact 61, the wiring 43, the contact 81, the wiring 72, the contact 82, and the wiring 55, and the drain 35 has the contact 61, the wiring 44, and the contact 81. It is connected to the output OUT via the wiring 73, the contact 82, and the wiring 53.
  • FIG. 5 shows a plan view of the capacitance portion
  • FIG. 6 shows a cross-sectional view of the capacitance portion.
  • FIG. 6 shows a cross-sectional view of YY'of FIG.
  • the capacitance transistors N2 are arranged adjacent to each other in the Y direction. Further, the capacitive transistors N2 arranged adjacent to each other in the Y direction share a diffusion region formed between the gate wirings of each other.
  • the P-well region 22 extends in the X direction, and diffusion regions 37 and 38 including an N-type semiconductor are formed.
  • a gate wiring 39 extending in the X direction is formed on the channel region between the diffusion regions 37 and 38 via the gate oxide film (not shown).
  • the diffusion region 37 provided on the lower side of the drawing of the gate wiring 39 is either the source or the drain of the capacitive transistor N2, and the diffusion region 38 provided on the upper side of the drawing of the gate wiring 39 is the source and drain of the capacitive transistor N2. Either one is the other, and the gate wiring 39 serves as the gate of the capacitive transistor N2.
  • the diffusion region 37 is referred to as the source 37 of the capacitive transistor N2
  • the diffusion region 38 is referred to as the drain 38 of the transistor N2.
  • Wiring 45, 46 extending in the X direction is formed on the M1 wiring layer.
  • the wiring 45 is connected to the source 37 via the contact 63.
  • the wiring 46 is connected to the drain 38 via the contact 64.
  • the wiring 54 is connected to the gate wiring 39 via the contact 65.
  • Wiring 74 to 76 extending in the X direction are formed on the M2 wiring layer.
  • the wiring 74 is connected to the wiring 45 via the contact 83, and is connected to the wiring 55 via the contact 84.
  • the wiring 75 is connected to the wiring 54 via the contact 84.
  • the wiring 76 is connected to the wiring 46 via the contact 83, and is connected to the wiring 55 via the contact 84.
  • the source 37 receives the power supply voltage VSS via the contact 63, the wiring 45, the contact 83, the wiring 74, the contact 84, and the wiring 55
  • the drain 38 receives the contact 64, the wiring 46, and the contact.
  • the power supply voltage VSS is supplied via the 83, the wiring 76, the contact 84 and the wiring 55
  • the gate wiring 39 receives the power supply voltage VDDIO via the contact 65 and the wiring 54.
  • a channel region is generated between the source 37 and the drain 38, and a capacitance is generated between the power supply voltages VDDIO and VSS via the gate oxide film.
  • overlap fringe capacitance is generated between the gate wiring 39 and the contacts 63 and 64, respectively.
  • an inter-wiring capacity is generated between the wiring 75 and the wirings 74 and 76, respectively.
  • the length Lgc of the gate wiring 39 of the capacitive transistor N2 in the Y direction is shorter than the length Lgd of the gate wirings 33 and 36 of the output transistors P1 and N1 in the Y direction. That is, the gate length Lgc of the capacitive transistor N2 is shorter than the gate length Lgd of the output transistors P1 and N1.
  • FIG. 7 is a graph comparing the capacity values of the capacity portion and the conventional capacity portion according to the present embodiment.
  • the solid line is the capacitance value of the capacitance section 13 according to the present embodiment
  • the broken line is the capacitance value of the conventional capacitance section.
  • the capacitance portion (C) according to the present embodiment has a higher capacitance value (C) than the conventional capacitance unit.
  • the gate length Lgd needs to be a certain length or more in order to suppress an increase in leakage current due to application of a high voltage between the source and drain and to suppress hot carrier deterioration. is there.
  • the gate length Lgc may be smaller than the gate length Lgd.
  • the capacitance value (corresponding to the gate capacitance in FIG. 7) increases due to the channel formed under the gate wiring 39.
  • the gate length Lgc of the capacitance transistor N2 is increased as much as possible to increase the gate area per unit area.
  • the power supply voltage VDDIO is low (for example, when the power supply voltage VDDIO is 0.6 V or less)
  • the channel formed under the gate wiring 39 is insufficient and a sufficient capacitance value cannot be obtained.
  • the gate length Lgc of the capacitive transistor N2 is made smaller than the gate length Lgd of the output transistors P1 and N1. That is, since the gate area per unit area becomes small, the threshold voltage of the capacitive transistor N2 decreases. As a result, a channel is formed under the gate wiring even at a low voltage, and a larger capacitance value can be obtained at a low voltage.
  • the capacitive transistor N2 (capacitate portion 13) according to the present embodiment is effective in suppressing fluctuations in the power supply voltage at a low voltage because a larger capacitance value can be obtained in the low voltage region.
  • wirings 45 and 46 are provided above the source 37 and the drain 38 of the capacitive transistor N2, respectively.
  • wirings 74 to 76 are provided above the source 37, drain 38, and gate wiring 39 of the capacitive transistor N2.
  • an inter-wiring capacitance (corresponding to the inter-wiring capacitance in FIG. 7) can be configured above the source 37, drain 38, and gate wiring 39 of the capacitive transistor N2.
  • the IO region 3 is arranged between the core region 2 in which the internal circuit is formed and one side of the semiconductor integrated circuit device 1.
  • the IO area 3 includes a plurality of IO cells 10.
  • the IO cell 10 has an output transistor P1 in which the source 31 is connected to the external connection pad PD1 to which the power supply VDDIO is supplied and the drain 32 is connected to the output OUT, respectively, and the external connection pad in which the source 34 is supplied with the power supply VSS. It includes an output transistor N1 connected to PD2 and a drain 35 connected to each output OUT.
  • a capacitive transistor N2 is provided between the external connection pads PD1 and PD2.
  • the capacitive unit 13 (capacitive transistor N2) is arranged between the first output unit 11 (output transistor P1) and the second output unit 12 (output transistor N1) and one side of the semiconductor integrated circuit device 1 in a plan view. There is.
  • the gate length Lgc of the capacitive transistor N2 is smaller than the gate length Lgd of the output transistors P1 and N1. Therefore, the threshold voltage of the capacitive transistor N2 is lower than the threshold voltage of the output transistors P1 and N1.
  • the capacitive transistor forms a channel under the gate wiring even at a low voltage, and a larger capacitance value can be obtained at a low voltage. Therefore, when the semiconductor integrated circuit device operates at a low voltage, it is possible to suppress a decrease in the capacitance value of the inter-power supply capacitance.
  • the source 37 and the drain 38 of the capacitive transistor N2 extend in the X direction.
  • a wiring 45 extending in the X direction and overlapping the source 37 in a plan view and a wiring 46 extending in the X direction and overlapping the drain 38 in a plan view are formed.
  • the wirings 45 and 46 are connected to the source 37 and the drain 38, respectively, via the contacts 63 and 64.
  • overlap fringe capacitance is generated between the gate wiring 39 and the contacts 71 and 72, respectively. Therefore, the capacity value of the capacity between power supplies can be increased.
  • wirings 74 to 76 are provided above the source 37, drain 38, and gate wiring 39 of the capacitive transistor N2.
  • an inter-wiring capacitance can be configured above the source 37, drain 38, and gate wiring 39 of the capacitive transistor N2. Therefore, the capacity value of the capacity between power supplies can be increased.
  • FIG. 8 shows a plan view of the capacitance portion according to the modified example of the embodiment. Specifically, FIG. 8A shows the layout structure of the capacitance portion of the diffusion layer to the M2 wiring layer, and FIG. 8B shows the layout structure of the capacitance portion of the M2 wiring layer to the M3 wiring layer.
  • wirings 91 and 92 for connecting the wiring formed in the M2 wiring layer are formed in the M3 wiring layer which is the upper layer of the M2 wiring layer.
  • the M3 wiring layer is formed with wirings 91 and 92 extending in the Y direction.
  • the wiring 91 is connected to the plurality of wirings 74 and the plurality of wirings 76 via the contact 101.
  • the wiring 92 is connected to a plurality of wirings 75 via the contact 102.
  • the capacity between the wirings can be further increased.
  • wiring extending in the X direction may be formed in the M3 wiring layer.
  • the wiring of the M3 wiring layer is formed so as to be connected to the wiring of any one of the wirings 74 to 76 via the contact.
  • the wirings 91 and 92 may be formed in a layer higher than the M3 wiring layer.
  • FIG. 9 is a plan view showing another layout structure of the semiconductor integrated circuit device.
  • the IO cell row 5a including the IO cells 10 arranged adjacent to each other in the Y direction is arranged in the IO area 3.
  • a capacitance portion 14 formed so as to extend in the X direction is arranged between the IO cells 10.
  • a plurality of capacitive transistors N2 are arranged in the capacitive unit 14.
  • each IO cell 10 has a capacitance portion 13 formed at the right end of the drawing.
  • the capacity amount 14 is arranged in the area between the second output units 12, between the first output units 11, and between the capacity units 13.
  • wiring that is commonly connected to the first output unit 11 and the second output unit 12 is generally provided. Therefore, in the area between the IO cells 10, it is difficult to provide the inter-wiring capacitance in the area between the first output units 11 and the second output units 12. Therefore, in the region between the IO cells 10, by providing the capacitance unit 14 in the region between the capacitance units 13, it becomes easy to provide the capacitance between the wirings.
  • FIG. 10 is a plan view showing another layout structure of the semiconductor integrated circuit device.
  • two rows of IO cells including IO cells arranged side by side in the Y direction are arranged in the IO area 3 in the X direction.
  • the capacity portion 14 is formed between the IO cells arranged adjacent to each other in the Y direction
  • the capacity portion 15 is formed between the IO cell rows.
  • a plurality of capacitive transistors N2 are arranged in the capacitive unit 15.
  • IO cells 10a in which the IO cells 10 are inverted in the X direction are arranged side by side in the Y direction.
  • an IO cell row 5a including an IO cell 10 is arranged on the left side of the drawing (core region 2 side) and the right side of the drawing (one side side of the semiconductor integrated circuit device 1 in the X direction), respectively. ..
  • the IO cell row 5b including the IO cell 10a is arranged on the left side of the drawing, and the IO cell row 5a including the IO cell 10 is arranged on the right side of the drawing.
  • the IO cell row 5a including the IO cell 10 is arranged on the left side of the drawing, and the IO cell row 5b including the IO cell 10a is arranged on the right side of the drawing.
  • the capacitance portions 13 and the capacitance portions 14 and 15 of the IO cells 10 and 10a are provided close to each other, so that the power supply voltage suppression effect is enhanced.
  • FIGS. 10A to 10C two rows of cells arranged in the X direction are arranged in the IO area 3, but two or more rows of cells arranged in the X direction are arranged in the IO area 3. You may arrange columns.
  • the IO cell row 5 is provided so as to surround the peripheral portion of the semiconductor integrated circuit device 1, but the present invention is not limited to this, and for example, the semiconductor integrated circuit device 1 is not limited to this. It may be provided in a part of the peripheral portion of the circuit device 1. Further, the configuration of the present embodiment does not have to be applied to the entire IO cell row 5, and may be applied to a part of the range.
  • the length Lgd (gate length Lgd) of the gate wirings 33 and 36 of the output transistors P1 and N1 in the Y direction is the same, but the present invention is not limited to this. At least, the length Lgc (gate length Lgc) of the gate wiring 39 of the capacitive transistor N2 in the Y direction may be shorter than any length of the gate wirings 33 and 36 in the Y direction.
  • the extending direction (corresponding to the second direction) of the source 37 and drain 38 of the capacitive transistor N2 and the direction along one side of the semiconductor integrated circuit device 1 Is the same, and the direction perpendicular to the extending direction of the source 37 and drain 38 of the capacitive transistor N2 (corresponding to the first direction) and the direction perpendicular to the direction along one side of the semiconductor integrated circuit device 1 (corresponding to the first direction). It is explained that it corresponds to the fourth direction), but it is not limited to this. For example, in a plan view, when the direction of the transistor is rotated by 90 degrees, the first direction and the third direction coincide with each other, and the second direction and the fourth direction coincide with each other.
  • the semiconductor integrated circuit device in which the IO cell is arranged it is possible to suppress a decrease in the capacitance value of the inter-power supply capacity when the semiconductor integrated circuit device operates at a low voltage.

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Abstract

ＩＯセル（１０）は、出力トランジスタ（Ｐ１）と、出力トランジスタ（Ｎ１）とを備える。外部接続パッド（ＰＤ１，ＰＤ２）の間に、容量トランジスタ（Ｎ２）が設けられている。容量トランジスタ（Ｎ２）は、平面視で、出力トランジスタ（Ｐ１）および出力トランジスタ（Ｎ１）と半導体集積回路装置（１）の一辺との間に配置されている。容量トランジスタ（Ｎ２）のゲート長Ｌｇｃは、出力トランジスタ（Ｐ１，Ｎ１）のゲート長Ｌｇｄよりも小さい。

Description

半導体集積回路装置
　本開示は、コア領域とＩＯ領域とが形成された半導体集積回路装置に関する。
　近年の半導体集積回路装置は、高速化が進むとともに微細化が進み、電源電圧の低電圧化が進んでいる。このため、電源電圧変動による誤動作等の課題が大きくなっている。電源電圧変動抑制のために半導体集積回路装置内にトランジスタで形成された電源間容量を備えることが広く行われている。
　特許文献１では、ＩＯセルにおいて、論理回路部と容量部とが隣接して配置されている。論理回路部および容量部に対する配線を同層に配置することにより、論理回路部および容量部の配置を容易化している。また、容量部を論理回路部に近接して配置することにより、論理回路部で発生するノイズを効果的に削減している。
　特許文献２では、ＩＯセル同士の間に容量部を設けている。これにより、ＩＯセル同士の間において、ノイズ源の近くに均等に容量部を配置することができる。この容量部は、トランジスタのチャネル領域とソース・ドレインのオーバーラップ容量（非配線・コンタクト寄生容量）とを容量としている。
特開２０００－３３２２０１号公報 特開２００６－１８６１５６号公報
　ところで、電源電圧の低電圧化が進むとともにトランジスタで形成された電源間容量の容量値が低下する課題がある。特許文献１，２には、コンタクトや配線間寄生容量などを用いた容量部の低電圧特性改善については言及されていない。
　本開示は、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することを目的とする。
　本開示の第１態様では、半導体集積回路装置であって、内部回路が形成されたコア領域と、コア領域と半導体集積回路装置の一辺との間にあるＩＯ領域を含む。ＩＯ領域は、複数のＩＯセルを含む。ＩＯセルは、一端が第１電源電圧の供給を受ける第１外部接続パッドに接続され、他端が出力にそれぞれ接続された、第１導電型の第１出力トランジスタと、一端が第１電源電圧と異なる第２電源電圧の供給を受ける第２外部接続パッドに接続され、他端が出力にそれぞれ接続された、第２導電型の第２出力トランジスタとを備える。第１および第２外部接続パッドの間に、容量トランジスタが設けられており、容量トランジスタは、平面視で、第１および第２出力トランジスタと半導体集積回路装置の一辺との間に配置されている。容量トランジスタのゲート長は、第１および第２出力トランジスタのゲート長よりも小さい。
　この態様によると、第１出力トランジスタは、第１電源電圧の供給を受ける第１外部接続パッドと出力との間に設けられている。第２出力トランジスタは、第２電源電圧の供給を受ける第２外部接続パッドと出力との間に設けられている。第１および第２外部接続パッドの間に容量トランジスタが設けられている。容量トランジスタは、第１および第２出力トランジスタと半導体集積回路装置の一辺との間に配置されている。容量トランジスタのゲート長は、第１および第２出力トランジスタのゲート長よりも小さい。このため、容量トランジスタの閾値電圧は、第１および第２出力トランジスタの閾値電圧よりも低くなる。これにより、容量トランジスタは、低電圧においてもゲート配線の下にチャネルが形成され、低電圧においてより大きな容量値が得られる。したがって、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することができる。
　本開示の第２態様では、半導体集積回路装置であって、内部回路が形成されたコア領域と、コア領域と半導体集積回路装置の一辺との間にあるＩＯ領域を含む。ＩＯ領域は、第１および第２のＩＯセルを含む。第１のＩＯセルは、一端が第１電源電圧の供給を受ける第１外部接続パッドに接続され、他端が第１出力にそれぞれ接続された、第１導電型の第１出力トランジスタと、一端が第１電源電圧と異なる第２電源電圧の供給を受ける第２外部接続パッドに接続され、他端が第１出力にそれぞれ接続された、第２導電型の第２出力トランジスタとを備える。第１および第２外部接続パッドの間に、第１容量トランジスタが設けられており、第１容量トランジスタは、平面視で、第１および第２のＩＯセルの間に配置されており、第１容量トランジスタのゲート長は、第１および第２出力トランジスタのゲート長よりも小さい。
　この態様によると、第１出力トランジスタは、第１電源電圧の供給を受ける第１外部接続パッドと第１出力との間に設けられている。第２出力トランジスタは、第２電源電圧の供給を受ける第２外部接続パッドと第１出力との間に設けられている。第１および第２外部接続パッドの間に第１容量トランジスタが設けられている。第１容量トランジスタは、第１および第２のＩＯセルの間に配置されている。第１容量トランジスタのゲート長は、第１および第２出力トランジスタのゲート長よりも小さい。このため、第１容量トランジスタの閾値電圧は、第１および第２出力トランジスタの閾値電圧よりも低くなる。これにより、第１容量トランジスタは、低電圧においてもゲート配線の下にチャネルが形成され、低電圧においてより大きな容量値が得られる。したがって、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することができる。
　本開示は、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止できる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図。 実施形態に係るＩＯセルに構成される回路図。 実施形態に係るＩＯセルの平面図。 実施形態に係る第１出力部および第２出力部の平面図。 実施形態に係る容量部の平面図。 実施形態に係る容量部の断面図。 実施形態に係る容量部と従来の容量部との容量値を比較したグラフ。 変形例に係る容量部の平面図。 実施形態に係る半導体集積回路装置の他のレイアウト構造を示す平面図。 実施形態に係る半導体集積回路装置の他のレイアウト構造を示す平面図。
　以下、実施の形態について、図面を参照して説明する。
　（実施形態）
　図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とを備えている。ＩＯ領域３には、半導体集積回路装置１の周辺部を囲むように、ＩＯセル列５が設けられている。図１では図示を簡略化しているが、ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。なお、以下の説明において、半導体集積回路装置１の外周のうちの一辺を、半導体集積回路装置の一辺ということがある。
　図２は実施形態に係るＩＯセルに構成される回路図を示す。各ＩＯセル１０は、ＩＯセル回路が構成されている。各ＩＯセル回路は、出力トランジスタＰ１，Ｎ１および容量トランジスタＮ２により構成される。出力トランジスタＰ１はＰ型ＦＥＴ（Field Effect Transistor）であり、出力トランジスタＮ１および容量トランジスタＮ２はＮ型ＦＥＴである。なお、ＩＯセル１０には、ＩＯセル回路以外の回路も含まれるが、図示は省略している。
　出力トランジスタＰ１は、ソースが外部接続パッドＰＤ１に接続され、ドレインが外部接続パッドＰＤ３に接続されており、ゲートに駆動信号ＩＮ１を受ける。出力トランジスタＮ１は、ソースが外部接続パッドＰＤ２に接続され、ドレインが外部接続パッドＰＤ３に接続されており、ゲートに駆動信号ＩＮ２を受ける。容量トランジスタＮ２は、ソースおよびドレインが外部接続パッドＰＤ２に接続されており、ゲートが外部接続パッドＰＤ１に接続されている。外部接続パッドＰＤ１は、電源電圧ＶＤＤＩＯを供給する電源に接続されている。外部接続パッドＰＤ２は、接地電位（電源電圧ＶＳＳ）を供給する電源に接続されている。外部接続パッドＰＤ３は、出力ＯＵＴ（出力ノードに相当）に接続されている。
　すなわち、出力トランジスタＰ１は、駆動信号ＩＮ１に従って、ソースに受けた電源電圧ＶＤＤＩＯを出力ＯＵＴに出力する。出力トランジスタＮ１は、駆動信号ＩＮ２に従って、ソースに受けた電源電圧ＶＳＳを出力ＯＵＴに出力する。
　また、容量トランジスタＮ２は、ゲートに電源電圧ＶＤＤＩＯが供給されることによりチャネルが形成されるため、ゲート酸化膜が容量として機能する。
　なお、出力トランジスタＰ１，Ｎ１は、複数段のＰ型およびＮ型トランジスタで構成されてもよい。
　また、ＩＯセル１０にトランジスタ以外の素子が含まれてもよい。例えば、出力トランジスタＰ１のソースと外部接続パッドＰＤ１との間、および、出力トランジスタＮ１のソースと外部接続パッドＰＤ２の間に、抵抗素子を挿入してもよい。
　また、出力トランジスタＰ１に代えて、外部接続パッドＰＤ１，ＰＤ３の間に、Ｎ型ＦＥＴを挿入してもよいし、出力トランジスタＮ１に代えて、外部接続パッドＰＤ１，ＰＤ３の間に、Ｐ型ＦＥＴを挿入してもよい。
　（ＩＯセルの構成）
　図３は実施形態に係るＩＯセルの平面図を示す。ＩＯセル１０は、第１出力部１１と、第２出力部１２と、容量部１３とを備える。ＩＯセル１０では、第１出力部１１、第２出力部１２および容量部１３が、Ｘ方向（図面横方向、半導体集積回路装置１の一辺に沿う方向と垂直をなす方向であり、第４方向に相当する）に並んで配置されている。第２出力部１２は、Ｘ方向において、第１出力部１１の、コア領域２側に配置されている。容量部１３は、Ｘ方向において、第１出力部１１の、半導体集積回路装置１の一辺側に配置されており、ＩＯセル１０の図面右端に配置されている。
　図３に示すように、第１出力部１１、第２出力部１２および容量部１３には、複数の出力トランジスタＰ１、複数の出力トランジスタＮ１および複数の容量トランジスタＮ２がそれぞれ配置されている。具体的に、第１出力部１１には、複数の出力トランジスタＰ１が、Ｘ方向およびＹ方向（図面縦方向、半導体集積回路装置１の一辺に沿う方向であり、第３方向に相当する）に並ぶように配置されている。第２出力部１２には、複数の出力トランジスタＮ１が、Ｘ方向およびＹ方向に並ぶように配置されている。容量部１３には、複数の容量トランジスタＮ２が、Ｘ方向およびＹ方向に並ぶように配置されている。第１出力部１１における複数の出力トランジスタＰ１は、並列に接続されている。第２出力部１２における複数の出力トランジスタＮ１は、並列に接続されている。容量部１３における複数の容量トランジスタＰ１は、並列に接続されている。
　なお、図示は省略するが、ＩＯセル１０の上層には、外部接続パッドＰＤ１～ＰＤ３が形成されている。
　また、図３では、第２出力部１２が第１出力部１１の図面左側に配置されているが、第２出力部１２が第１出力部１１の図面右側に配置されてもよいし、第１出力部１１および第２出力部１２がＹ方向に並べて配置されていてもよい。
　また、第１出力部１１、第２出力部１２および容量部１３は、Ｘ方向に隣接して配置されているが、隣接して配置されていなくてもよい。例えば、第１出力部１１および第２出力部の間に、ＥＳＤ(Electrostatic discharge)保護回路や抵抗素子が配置されてもよい。ただし、容量部１３が第１出力部１１および第２出力部１２のいずれか一方と隣接して配置されている方が、電源電圧抑制効果が大きくなる。
　また、ＩＯセル１０は、容量部１３（容量トランジスタＮ２）を備えるとしたが、容量部１３を備えなくてもよい。この場合、容量部１３は、Ｘ方向において、ＩＯセル１０の、半導体集積回路装置１の一辺側（図面右側）に配置される。
　図４は第１出力部および第２出力部の平面図を示す。図４に示すように、図面右側にはＮウェル領域２１が形成されており、図面左側にはＰウェル領域２２が形成されている。
　Ｎウェル領域２１には、Ｘ方向に延びており、Ｐ型半導体を含む拡散領域３１，３２が形成されている。拡散領域３１，３２の間のチャネル領域上に、図略のゲート酸化膜を介して、Ｘ方向に延びるゲート配線３３が形成されている。ゲート配線３３の図面下側に設けられた拡散領域３１が出力トランジスタＰ１のソースとなり、ゲート配線３３の図面上側に設けられた拡散領域３２が出力トランジスタＰ１のドレインとなり、ゲート配線３３が出力トランジスタＰ１のゲートとなる。なお、以下の説明において、拡散領域３１を出力トランジスタＰ１のソース３１といい、拡散領域３２を出力トランジスタＰ１のドレイン３２という。
　Ｐウェル領域２２には、Ｘ方向に延びており、Ｎ型半導体を含む拡散領域３４，３５が形成されている。拡散領域３４，３５の間のチャネル領域上に、図略のゲート酸化膜を介して、Ｘ方向に延びるゲート配線３６が形成されている。ゲート配線３６の図面下側に設けられた拡散領域３４が出力トランジスタＮ１のソースとなり、ゲート配線３６の図面上側に設けられた拡散領域３５が出力トランジスタＮ１のドレインとなり、ゲート配線３６が出力トランジスタＮ１のゲートとなる。なお、以下の説明において、拡散領域３４を出力トランジスタＮ１のソース３４といい、拡散領域３５を出力トランジスタＮ１のドレイン３５という。
　ゲート配線３３，３６のＹ方向の長さは、同一の長さＬｇｄで形成されている。このため、出力トランジスタＰ１，Ｎ１のゲート長は同一のゲート長Ｌｇｄとなっている。
　出力トランジスタＰ１，Ｎ１の上層のＭ１配線層には、Ｘ方向に延びる配線４１～４４と、Ｙ方向に延びる配線５１～５５とが形成されている。配線４１は、コンタクト６１を介して、ソース３１と接続されている。配線４２は、コンタクト６１を介して、ドレイン３２と接続されている。配線４３は、コンタクト６１を介して、ソース３４と接続されている。配線４４は、コンタクト６１を介して、ドレイン３５と接続されている。配線５１は、コンタクト６２を介して、ゲート配線３３と接続されている。配線５２は、コンタクト６２を介して、ゲート配線３６と接続されている。なお、配線５１，５２が駆動信号ＩＮ１，ＩＮ２の入力を受ける配線であり、配線５３が出力ＯＵＴに相当する。また、配線５４，５５が、電源電圧ＶＤＤＩＯ，ＶＳＳを供給する配線にそれぞれ相当する。
　Ｍ１配線層の上層のＭ２配線層には、Ｘ方向に延びる配線７１～７３が形成されている。配線７１は、コンタクト８１を介して配線４１と接続されており、コンタクト８２を介して配線５４と接続されている。配線７２は、コンタクト８１を介して配線４３と接続されており、コンタクト８２を介して配線５５と接続されている。配線７３は、コンタクト８１を介して配線４２，４４と接続されており、コンタクト８２を介して配線５３と接続されている。
　すなわち、出力トランジスタＰ１は、ソース３１が、コンタクト６１、配線４１、コンタクト８１、配線７１、コンタクト８２および配線５４を介して、電源電圧ＶＤＤＩＯの供給を受け、ドレイン３２が、コンタクト６１、配線４２、コンタクト８１、配線７３、コンタクト８２および配線５３を介して、出力ＯＵＴと接続される。トランジスタＮ１は、ソース３４が、コンタクト６１、配線４３、コンタクト８１、配線７２、コンタクト８２および配線５５を介して、電源電圧ＶＳＳの供給を受け、ドレイン３５が、コンタクト６１、配線４４、コンタクト８１、配線７３、コンタクト８２および配線５３を介して、出力ＯＵＴと接続される。
　図５は容量部の平面図を示し、図６は容量部の断面図を示す。具体的に、図６は図５のＹ－Ｙ’の断面図を示す。容量部１３では、容量トランジスタＮ２がＹ方向に隣接して配置されている。また、Ｙ方向に隣接して配置された容量トランジスタＮ２同士は、互いのゲート配線間に形成された拡散領域を共有している。
　図５に示すように、Ｐウェル領域２２には、Ｘ方向に延びており、Ｎ型半導体を含む拡散領域３７，３８が形成されている。拡散領域３７，３８の間のチャネル領域上に、図略のゲート酸化膜を介して、Ｘ方向に延びるゲート配線３９が形成されている。ゲート配線３９の図面下側に設けられた拡散領域３７が容量トランジスタＮ２のソースおよびドレインのいずれか一方となり、ゲート配線３９の図面上側に設けられた拡散領域３８が容量トランジスタＮ２のソースおよびドレインのいずれか他方となり、ゲート配線３９が容量トランジスタＮ２のゲートとなる。なお、以下の説明において、便宜上、拡散領域３７を容量トランジスタＮ２のソース３７といい、拡散領域３８をトランジスタＮ２のドレイン３８という。
　Ｍ１配線層には、Ｘ方向に延びる配線４５，４６が形成されている。配線４５は、コンタクト６３を介して、ソース３７と接続されている。配線４６は、コンタクト６４を介して、ドレイン３８と接続されている。配線５４は、コンタクト６５を介して、ゲート配線３９と接続されている。
　Ｍ２配線層には、Ｘ方向に延びる配線７４～７６が形成されている。配線７４は、コンタクト８３を介して配線４５と接続されており、コンタクト８４を介して配線５５と接続されている。配線７５は、コンタクト８４を介して配線５４と接続されている。配線７６は、コンタクト８３を介して配線４６と接続されており、コンタクト８４を介して配線５５と接続されている。
　すなわち、容量トランジスタＮ２は、ソース３７が、コンタクト６３、配線４５、コンタクト８３、配線７４、コンタクト８４および配線５５を介して電源電圧ＶＳＳの供給を受け、ドレイン３８が、コンタクト６４、配線４６、コンタクト８３、配線７６、コンタクト８４および配線５５を介して、電源電圧ＶＳＳの供給を受け、ゲート配線３９が、コンタクト６５および配線５４を介して、電源電圧ＶＤＤＩＯの供給を受ける。これにより、ソース３７およびドレイン３８の間にチャネル領域が発生し、ゲート酸化膜を介して、電源電圧ＶＤＤＩＯ，ＶＳＳの間に容量が発生する。
　また、図６に示すように、ゲート配線３９とコンタクト６３，６４との間に、それぞれ、オーバーラップ・フリンジ容量が発生する。
　また、配線７５と配線７４，７６との間に、それぞれ、配線間容量が発生する。
　そして、容量トランジスタＮ２のゲート配線３９のＹ方向の長さＬｇｃは、出力トランジスタＰ１，Ｎ１のゲート配線３３，３６のＹ方向の長さＬｇｄよりも短く形成されている。すなわち、容量トランジスタＮ２のゲート長Ｌｇｃは、出力トランジスタＰ１，Ｎ１のゲート長Ｌｇｄよりも短い。
　図７は本実施形態に係る容量部と従来の容量部との容量値を比較したグラフである。図７では、実線が本実施形態に係る容量部１３の容量値であり、破線が従来の容量部の容量値である。図７に示すように、低電圧動作時（例えば、０．６Ｖ付近）において、本実施形態に係る容量部は、従来の容量部よりも、容量値（Ｃ）が高い。
　出力トランジスタＰ１，Ｎ１では、ソースおよびドレイン間に高電圧が印加されることによるリーク電流の増大の抑制や、ホットキャリア劣化の抑制などのために、ゲート長Ｌｇｄが一定以上の長さとする必要がある。これに対して、容量トランジスタＮ２は、ソースおよびドレインに供給される電圧が同一電位であるため、ゲート長Ｌｇｃをゲート長Ｌｇｄよりも小さくしてもよい。
　容量トランジスタＮ２は、ゲート配線３９に印加される電源電圧ＶＤＤＩＯがトランジスタの閾値電圧を超えると、ゲート配線３９の下に形成されるチャネルにより容量値（図７のゲート容量に相当）が大きくなる。従来の容量部では、単位面積あたりの容量値を大きくするために、容量トランジスタＮ２のゲート長Ｌｇｃをできるだけ大きくして単位面積あたりのゲート面積を大きくすることが行われる。しかし、電源電圧ＶＤＤＩＯが低い場合（例えば、電源電圧ＶＤＤＩＯが０．６Ｖ以下の場合）、ゲート配線３９の下に形成されるチャネルが不十分で十分な容量値を得られない。
　そこで、本実施形態では、容量トランジスタＮ２のゲート長Ｌｇｃを、出力トランジスタＰ１，Ｎ１のゲート長Ｌｇｄよりも小さくしている。すなわち、単位面積あたりのゲート面積が小さくなるため、容量トランジスタＮ２の閾値電圧が下がる。これにより、低電圧においてもゲート配線の下にチャネルが形成され、低電圧においてより大きな容量値が得られる。
　特に、電源電圧ＶＤＤＩＯがより低い場合、電源電圧変動による誤動作等の問題が発生しやすい。このため、本実施形態に係る容量トランジスタＮ２（容量部１３）は、低電圧領域においてより大きな容量値を得られることから、低電圧での電源電圧変動抑制に効果的である。
　さらに、Ｍ１配線層において、容量トランジスタＮ２のソース３７およびドレイン３８の上部に配線４５，４６がそれぞれ設けられている。Ｍ２配線層において、容量トランジスタＮ２のソース３７、ドレイン３８およびゲート配線３９の上部に配線７４～７６が設けられている。これにより、容量トランジスタＮ２のソース３７、ドレイン３８およびゲート配線３９の上部に、配線間容量（図７における配線間容量に相当）を構成することができる。
　ここで、容量トランジスタＮ２のゲート長Ｌｇｃを小さくすることによって単位面積あたりに敷設される配線数が多くなり、配線間距離を一定とした場合、単位面積あたりの配線間容量が大きくなる。これにより、ゲート容量に配線間容量を加えた総容量に関しても、広い電圧範囲において、容量トランジスタＮ２のゲート長Ｌｇｃを小さくした方がより大きな容量値が得られる。したがって、電源電圧変動抑制により効果的である。
　以上の構成により、ＩＯ領域３は、内部回路が形成されたコア領域２と半導体集積回路装置１の一辺との間に配置される。ＩＯ領域３は、複数のＩＯセル１０を含む。ＩＯセル１０は、ソース３１が電源ＶＤＤＩＯの供給を受ける外部接続パッドＰＤ１に接続され、ドレイン３２が出力ＯＵＴにそれぞれ接続された、出力トランジスタＰ１と、ソース３４が電源ＶＳＳの供給を受ける外部接続パッドＰＤ２に接続され、ドレイン３５が出力ＯＵＴにそれぞれ接続された、出力トランジスタＮ１とを備える。外部接続パッドＰＤ１，ＰＤ２の間に、容量トランジスタＮ２が設けられている。容量部１３（容量トランジスタＮ２）は、平面視で、第１出力部１１（出力トランジスタＰ１）および第２出力部１２（出力トランジスタＮ１）と半導体集積回路装置１の一辺との間に配置されている。容量トランジスタＮ２のゲート長Ｌｇｃは、出力トランジスタＰ１，Ｎ１のゲート長Ｌｇｄよりも小さい。このため、容量トランジスタＮ２の閾値電圧は、出力トランジスタＰ１，Ｎ１の閾値電圧よりも低くなる。これにより、容量トランジスタは、低電圧においてもゲート配線の下にチャネルが形成され、低電圧においてより大きな容量値が得られる。したがって、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することができる。
　また、容量トランジスタＮ２のソース３７およびドレイン３８は、Ｘ方向に延びている。容量トランジスタＮ２のソース３７およびドレイン３８の上層において、Ｘ方向に延びており、ソース３７と平面視で重なる配線４５と、Ｘ方向に延びており、ドレイン３８と平面視で重なる配線４６とが形成されている。配線４５，４６は、コンタクト６３，６４を介して、ソース３７およびドレイン３８とそれぞれ接続されている。これにより、ゲート配線３９とコンタクト７１，７２との間に、それぞれ、オーバーラップ・フリンジ容量が発生する。したがって、電源間容量の容量値を増加させることができる。
　また、Ｍ２配線層において、容量トランジスタＮ２のソース３７、ドレイン３８およびゲート配線３９の上部に配線７４～７６が設けられている。これにより、容量トランジスタＮ２のソース３７、ドレイン３８およびゲート配線３９の上部に、配線間容量を構成することができる。したがって、電源間容量の容量値を増加させることができる。
　（容量部の変形例）
　図８は実施形態の変形例に係る容量部の平面図を示す。具体的に、図８（ａ）は拡散層～Ｍ２配線層の容量部のレイアウト構造を示し、図８（ｂ）はＭ２配線層～Ｍ３配線層の容量部のレイアウト構造を示す。
　図８では、図５と比較すると、Ｍ２配線層の上層のＭ３配線層に、Ｍ２配線層に形成された配線を接続する配線９１，９２が形成されている。
　具体的に、Ｍ３配線層には、Ｙ方向に延びる配線９１，９２が形成されている。配線９１は、コンタクト１０１を介して、複数の配線７４および複数の配線７６と接続されている。配線９２は、コンタクト１０２を介して、複数の配線７５と接続されている。
　Ｍ３配線層にＹ方向に延びる配線９１，９２を形成することにより、配線間容量をさらに増加させることができる。
　なお、Ｍ３配線層にＸ方向に延びる配線を形成してもよい。この場合、Ｍ３配線層の配線は、コンタクトを介して、配線７４～７６のうちのいずれか１つの配線と接続されるように形成される。
　また、配線９１，９２は、Ｍ３配線層よりも上層に形成されていてもよい。
　（半導体集積回路装置の他のレイアウト構造その１）
　図９は半導体集積回路装置の他のレイアウト構造を示す平面図である。図９では、図３と比較すると、ＩＯ領域３に、Ｙ方向に隣接して配置されたＩＯセル１０を含むＩＯセル列５ａが配置されている。ＩＯセル列５ａには、ＩＯセル１０同士の間に、Ｘ方向に延びるように形成された容量部１４が配置されている。なお、図示を省略するが、容量部１４には、複数の容量トランジスタＮ２が配置されている。
　図９に示すように、各ＩＯセル１０は、図面右端に容量部１３が形成されている。
　図９では、容量量１４は、第２出力部１２同士の間、第１出力部１１同士の間および容量部１３同士の間の領域に、配置されている。ここで、ＩＯセル１０同士の間の領域には、第１出力部１１、第２出力部１２に共通して接続される配線が一般的に設けられる。このため、ＩＯセル１０同士の間の領域において、第１出力部１１同士および第２出力部１２同士の間の領域では、配線間容量を設けることが難しい。したがって、ＩＯセル１０同士の間の領域において、容量部１３同士の間の領域に、容量部１４を設けることによって、配線間容量が設けやすくなる。
　なお、ＩＯセル１０同士の間に、容量部１４を形成しなくてもよいし、ＩＯセル１０に容量部１３を形成しなくてもよい。
　（半導体集積回路装置の他のレイアウト構造その２）
　図１０は半導体集積回路装置の他のレイアウト構造を示す平面図である。図１０（ａ）～（ｃ）では、ＩＯ領域３には、Ｙ方向に並んで配置されたＩＯセルを含むＩＯセル列が、Ｘ方向に２列配置されている。また、Ｙ方向に隣接して配置されたＩＯセル同士の間に容量部１４が形成されており、ＩＯセル列同士の間に容量部１５が形成されている。なお、図示を省略するが、容量部１５には、複数の容量トランジスタＮ２が配置されている。また、ＩＯセル列５ｂには、ＩＯセル１０をＸ方向に反転して配置したＩＯセル１０ａがＹ方向に並んで配置されている。
　図１０（ａ）では、図面左側（コア領域２側）および図面右側（Ｘ方向における半導体集積回路装置１の一辺側）には、それぞれ、ＩＯセル１０を含むＩＯセル列５ａが配置されている。
　図１０（ｂ）では、図面左側には、ＩＯセル１０ａを含むＩＯセル列５ｂが配置されており、図面右側には、ＩＯセル１０を含むＩＯセル列５ａが配置されている。
　図１０（ｃ）では、図面左側には、ＩＯセル１０を含むＩＯセル列５ａが配置されており、図面右側には、ＩＯセル１０ａを含むＩＯセル列５ｂが配置されている。この配置では、ＩＯセル１０，１０ａの容量部１３および容量部１４，１５が近接して設けられるため、電源電圧抑制効果が大きくなる。
　なお、図１０（ａ）～（ｃ）では、ＩＯ領域３に、Ｘ方向に並んだ２列のセル列が配置されているが、ＩＯ領域３に、Ｘ方向に並んだ２列以上のセル列を配置してもよい。
　なお、上述した実施形態および変形例では、ＩＯセル列５は、半導体集積回路装置１の周辺部を囲むように設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、ＩＯセル列５の全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。
　また、上述した実施形態および変形例では、出力トランジスタＰ１，Ｎ１のゲート配線３３，３６のＹ方向における長さＬｇｄ（ゲート長Ｌｇｄ）は同一であるが、これに限らない。少なくとも、容量トランジスタＮ２のゲート配線３９のＹ方向の長さＬｇｃ（ゲート長Ｌｇｃ）が、ゲート配線３３，３６のＹ方向におけるいずれの長さよりも短ければよい。
　また、上述した実施形態および変形例では、容量トランジスタＮ２のソース３７およびドレイン３８等の延びる方向（第２方向に相当）と、半導体集積回路装置１の一辺に沿う方向（第３方向に相当）とが一致しており、容量トランジスタＮ２のソース３７およびドレイン３８等の延びる方向と垂直をなす方向（第１方向に相当）と、半導体集積回路装置１の一辺に沿う方向と垂直をなす方向（第４方向に相当）とが一致しているものとして説明しているが、これに限られない。例えば、平面視において、トランジスタの向きが９０度回転した場合、第１方向と第３方向とが一致し、第２方向と第４方向とが一致することとなる。
　本開示によると、ＩＯセルが配置された半導体集積回路装置について、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することができる。
　１　半導体集積回路装置
　２　コア領域
　３　ＩＯ領域
　５，５ａ，５ｂ　ＩＯセル列
　１０，１０ａ　ＩＯセル
　１１　第１出力部
　１２　第２出力部
　１３～１５　容量部
　３１，３４，３７　拡散領域（ソース）
　３２，３５，３８　拡散領域（ドレイン）
　３３，３６，３９　ゲート配線
　４１～４６，５１～５５，７１～７６，９１，９２　配線
　６１～６５，８１～８４，１０１，１０２　コンタクト
　Ｎ１，Ｐ１　出力トランジスタ
　Ｎ２　容量トランジスタ
　ＰＤ１～ＰＤ３　外部接続パッド

Claims (16)

  1. 　半導体集積回路装置であって、
    　内部回路が形成されたコア領域と、前記コア領域と当該半導体集積回路装置の一辺との間にあるＩＯ領域とを含み、
    　前記ＩＯ領域は、複数のＩＯセルを含み、
    　前記ＩＯセルは、
    　　一端が第１電源電圧の供給を受ける第１外部接続パッドに接続され、他端が出力ノードに接続された、第１導電型の第１出力トランジスタと、
    　　一端が前記第１電源電圧と異なる第２電源電圧の供給を受ける第２外部接続パッドに接続され、他端が前記出力ノードに接続された、第２導電型の第２出力トランジスタと
    　を備え、
    　前記第１および第２外部接続パッドの間に、容量トランジスタが設けられており、
    　前記容量トランジスタは、平面視で、前記第１および第２出力トランジスタと当該半導体集積回路装置の前記一辺との間に配置されており、
    　前記容量トランジスタのゲート長は、前記第１および第２出力トランジスタのゲート長よりも小さい
    　ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記容量トランジスタのソースおよびドレインは、第１方向に延びており、
    　前記容量トランジスタのソースおよびドレインの上層において、
    　　前記第１方向に延びており、前記容量トランジスタのソースと平面視で重なる第１配線と、
    　　前記第１方向に延びており、前記容量トランジスタのドレインと平面視で重なる第２配線とが形成されており、
    　前記第１および第２配線は、第１および第２コンタクトを介して、前記容量トランジスタのソースおよびドレインとそれぞれ接続されている
    　ことを特徴とする半導体集積回路装置。
  3. 　請求項２記載の半導体集積回路装置において、
    　前記容量トランジスタのゲートは、前記第１方向に延びており、
    　前記第１および第２配線の上層において、
    　　前記第１方向に延びており、前記第１配線と平面視で重なっており、かつ、前記第１配線と接続された第３配線と、
    　　前記第１方向に延びており、前記第２配線と平面視で重なっており、かつ、前記第２配線と接続された第４配線と、
    　　前記第１方向に延びており、前記容量トランジスタのゲートと平面視で重なっており、かつ、前記容量トランジスタのゲートと接続された第５配線とが形成されている
    　ことを特徴とする半導体集積回路装置。
  4. 　請求項３記載の半導体集積回路装置において、
    　前記第３～第５配線の上層において、
    　　前記第１方向と垂直をなす第２方向に延びており、前記第３および第４配線と接続された第６配線と、
    　　前記第２方向に延びており、前記第５配線と接続された第７配線とが形成されている
    　ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２出力トランジスタ、ならびに、前記容量トランジスタは、平面視で、当該半導体集積回路装置の前記一辺に沿う方向である第３方向と垂直をなす第４方向に並んで配置されていることを特徴とする半導体集積回路装置。
  6. 　請求項５記載の半導体集積回路装置において、
    　前記第２出力トランジスタは、平面視で、前記第４方向において、前記第１出力トランジスタの、前記コア領域の側に配置されており、
    　前記容量トランジスタは、平面視で、前記第４方向において、前記第１出力トランジスタの、当該半導体集積回路装置の前記一辺の側に配置されていることを特徴とする半導体集積回路装置。
  7. 　請求項１記載の半導体集積回路装置において、
    　前記第１電源電圧は、前記第２電源電圧よりも高い電圧であり、
    　前記第１出力トランジスタは、Ｐ型のトランジスタであり、
    　前記第２出力トランジスタは、Ｎ型のトランジスタであることを特徴とする半導体集積回路装置。
  8. 　請求項１記載の半導体集積回路装置において、
    　前記容量トランジスタは、ゲートが前記第１外部接続パッドに接続され、ソースおよびドレインが前記第２外部接続パッドにそれぞれ接続された、Ｎ型のトランジスタであることを特徴とする半導体集積回路装置。
  9. 　半導体集積回路装置であって、
    　内部回路が形成されたコア領域と、前記コア領域と当該半導体集積回路装置の一辺との間にあるＩＯ領域とを含み、
    　前記ＩＯ領域は、第１および第２のＩＯセルを含み、
    　前記第１のＩＯセルは、
    　　一端が第１電源電圧の供給を受ける第１外部接続パッドに接続され、他端が第１出力ノードに接続された、第１導電型の第１出力トランジスタと、
    　　一端が前記第１電源電圧と異なる第２電源電圧の供給を受ける第２外部接続パッドに接続され、他端が前記第１出力ノードに接続された、第２導電型の第２出力トランジスタと
    　を備え、
    　前記第１および第２外部接続パッドの間に、第１容量トランジスタが設けられており、
    　前記第１容量トランジスタは、平面視で、前記第１および第２のＩＯセルの間に配置されており、
    　前記第１容量トランジスタのゲート長は、前記第１および第２出力トランジスタのゲート長よりも小さい
    　ことを特徴とする半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記第１および第２のＩＯセルは、平面視で、当該半導体集積回路装置の前記一辺に沿う方向である第３方向に隣接して配置されていることを特徴とする半導体集積回路装置。
  11. 　請求項１０記載の半導体集積回路装置において、
    　前記第１のＩＯセルは、
    　　前記第１および第２外部接続パッドの間に、設けられた第２容量トランジスタ
    　をさらに備え、
    　前記第２のＩＯセルは、
    　　一端が前記第１外部接続パッドに接続され、他端が第２出力ノードに接続された、前記第１導電型の第３出力トランジスタと、
    　　一端が前記第２外部接続パッドに接続され、他端が前記第２出力ノードに接続された、前記第２導電型の第４出力トランジスタと
    　　前記第１および第２外部接続パッドの間に、設けられた第３容量トランジスタと
    　をさらに備え、
    　前記第２および第３容量トランジスタは、平面視で、前記第３方向と垂直をなす第４方向において、前記第１および第２のＩＯセルの、当該半導体集積回路装置の前記一辺の側の端にそれぞれ配置されている
    　ことを特徴とする半導体集積回路装置。
  12. 　請求項９記載の半導体集積回路装置において、
    　前記第１および第２のＩＯセルは、平面視で、当該半導体集積回路装置の前記一辺に沿う方向である第３方向と垂直をなす第４方向に隣接して配置されていることを特徴とする半導体集積回路装置。
  13. 　請求項１２記載の半導体集積回路装置において、
    　前記第１のＩＯセルは、
    　　前記第１および第２外部接続パッドの間に、設けられた第２容量トランジスタをさらに備え、
    　前記第２のＩＯセルは、
    　　一端が前記第１外部接続パッドに接続され、他端が第２出力ノードに接続された、前記第１導電型の第３出力トランジスタと、
    　　一端が前記第２外部接続パッドに接続され、他端が前記第２出力ノードに接続された、前記第２導電型の第４出力トランジスタと
    　　前記第１および第２外部接続パッドの間に、設けられた第３容量トランジスタと
    　をさらに備える
    　ことを特徴とする半導体集積回路装置。
  14. 　請求項１３記載の半導体集積回路装置において、
    　前記第２および第３容量トランジスタは、平面視で、前記第４方向において、前記第１および第２のＩＯセルの、当該半導体集積回路装置の前記一辺の側の端にそれぞれ配置されていることを特徴とする半導体集積回路装置。
  15. 　請求項１３記載の半導体集積回路装置において、
    　前記第２容量トランジスタは、平面視で、前記第４方向において、前記第１のＩＯセルの、前記コア領域の側の端に配置されており、
    　前記第３容量トランジスタは、平面視で、前記第４方向において、前記第２のＩＯセルの、当該半導体集積回路装置の前記一辺の側の端に配置されている
    　ことを特徴とする半導体集積回路装置。
  16. 　請求項１３記載の半導体集積回路装置において、
    　前記第２容量トランジスタは、平面視で、前記第４方向において、前記第１のＩＯセルの、当該半導体集積回路装置の前記一辺の側の端に配置されており、
    　前記第３容量トランジスタは、平面視で、前記第４方向において、前記第２のＩＯセルの、前記コア領域の側の端に配置されている
    　ことを特徴とする半導体集積回路装置。
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