CN114550657B - 选通驱动器和包括该选通驱动器的显示装置 - Google Patents

选通驱动器和包括该选通驱动器的显示装置 Download PDF

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Abstract

讨论了一种选通驱动器和包括该选通驱动器的显示装置。该选通驱动器包括彼此相关地连接的多个级。所述多个级中的每一个包括：输出单元，其通过RQ节点的电压、PQ节点的电压和QB节点的电压输出选通电压；第一控制器，其控制RQ节点；第二控制器，其控制PQ节点；以及第三控制器，其控制QB节点。所述选通电压由具有第一相位的第一时钟信号和具有不同于第一相位的第二相位的第二时钟信号配置。

Description

选通驱动器和包括该选通驱动器的显示装置
本申请是申请日为2018年8月30日、申请号为201811002059.9、发明名称为“选通驱动器和包括该选通驱动器的显示装置”的发明专利申请的分案申请。
技术领域
本公开涉及选通驱动器以及包括该选通驱动器的显示装置，更具体地讲，涉及一种输出由具有不同相位的时钟信号配置的选通电压的选通驱动器以及包括该选通驱动器的显示装置。
背景技术
随着信息社会发展，对显示图像的显示装置的需求以各种形式增加。因此，近来，能够减小重量和体积的各种平板显示装置(FPD)和柔性显示装置已被开发并销售。例如，使用诸如液晶显示装置(LCD)、有机发光二极管(OLED)显示装置和量子点显示装置的各种显示装置。
显示装置的显示面板包括由选通线和数据线限定的多个像素。显示装置使用向选通线供应选通电压的选通驱动器以及向数据线供应数据电压的数据驱动器来显示图像。显示装置使用定时控制器来控制选通驱动器和数据驱动器的操作定时。数据驱动器将从定时控制器供应的数字图像数据转换为模拟数据电压以在定时控制器的控制下输出所转换的模拟数据电压。
选通驱动器包括移位寄存器以依次输出选通电压。移位寄存器由彼此相关地连接的多个级配置。所述多个级依次输出选通电压以依次扫描设置在显示面板上的选通线。这种选通驱动器可按照面板内栅极(GIP)型设置以被嵌入在显示面板的薄膜晶体管阵列基板中以用于集成显示面板。
近来，为了降低功耗，正在研究低速驱动技术，其中当显示装置输出固定的图像时，仅在写入时段期间输出导通电平的选通电压和数据电压，并且在维持时段期间维持所写入的数据。
发明内容
根据低速驱动，由于薄膜晶体管元件的特性，在维持时段期间亮度降低，从而在维持时段期间也周期性地输出导通电平的选通电压以解决亮度降低现象。然而，可能存在这样的问题：由于在维持时段期间重复地输出的选通电压，显示面板的亮度降低。
因此，本公开要实现的目的在于提供一种在写入时段期间以不同的定时输出用于写数据的选通电压和用于抑制亮度的降低的选通电压的选通驱动器以及包括该选通驱动器的显示装置。
本公开的技术目的不限于上述技术目的，本领域技术人员可从以下描述清楚地理解上面没有提及的其它技术目的。
为了解决或处理上述问题，根据本公开的一方面，提供了一种选通驱动器。该选通驱动器包括彼此相关地连接的多个级，多个级中的每一个包括通过RQ节点的电压、PQ节点的电压和QB节点的电压输出选通电压的输出单元、控制RQ节点的第一控制器、控制PQ节点的第二控制器、控制QB节点的第三控制器。选通电压由具有第一相位的第一时钟信号和具有不同于第一相位的第二相位的第二时钟信号配置。
为了解决或处理上述问题，根据本公开的另一方面，提供了一种显示装置。该显示装置包括：显示面板；选通驱动器，其被安装在显示面板中以输出选通电压；以及数据驱动器，其在写入时段期间输出数据电压并且在维持时段期间输出基准电压，其中，选通电压由具有第一相位的第一时钟信号和具有不同于第一相位的第二相位的第二时钟信号配置。
实施方式的其它详细内容被包括在具体实施方式和附图中。
根据本公开，输出具有不同相位的第一时钟信号和第二时钟信号，以使得在写入时段期间以不同的定时输出用于写数据的选通电压和用于抑制亮度的降低的选通电压。因此，要对连接到特定选通线的像素施加的数据电压未施加到连接到剩余选通线的像素，从而可解决上述图像输出故障。
根据本公开的效果不限于上面例举的内容，更多种效果被包括在本说明书中。
附图说明
本公开的以上和其它方面、特征和其它优点将从以下结合附图进行的详细描述更清楚地理解，附图中：
图1A和图1B是示出通常施加到显示装置的选通线的选通电压的时序图；
图2是用于说明根据本公开的实施方式的显示装置的示意性框图；
图3是示出根据本公开的实施方式的显示装置的选通驱动器的框图；
图4是示出根据本公开的实施方式的显示装置的选通驱动器中配备的各个级的等效电路的示图；
图5和图6是示出根据本公开的实施方式的显示装置的选通驱动器中配备的各个级的内部信号的时序图；
图7是示出根据本公开的另一实施方式的显示装置的选通驱动器的框图；
图8是示出根据本公开的另一实施方式的显示装置的选通驱动器中配备的各个级的等效电路的示图；
图9是示出根据本公开的另一实施方式的显示装置的选通驱动器中配备的各个级的内部信号的时序图；
图10是示出根据本公开的另一实施方式的显示装置的选通驱动器的框图；
图11是示出根据本公开的实施方式的显示装置的选通驱动器中配备的各个级的等效电路的示图；以及
图12是示出根据本公开的另一实施方式的显示装置的选通驱动器中配备的各个级的内部信号的时序图。
具体实施方式
本公开的优点和特性以及实现这些优点和特性的方法将通过参照下面与附图一起详细描述的实施方式而清楚。然而，本公开不限于本文所公开的实施方式，而是将按照各种形式来实现。实施方式仅作为示例提供以使得本领域普通技术人员可充分地理解本公开的公开和本公开的范围。因此，本公开将仅由所附权利要求书的范围限定。
并且，在以下描述中，已知的相关技术的详细描述可被省略，以免使本公开的主题不必要地模糊。本文中所使用的诸如“包括”、“具有”和“包含”的术语通常旨在允许添加其它组件，除非所述术语随术语“仅”一起使用。除非明确地另外指出，否则任何单数引用可包括复数。
即使没有明确地指出，组件也被解释为包括普通误差范围。
尽管术语“第一”、“第二”等用于描述各种组件，这些组件不受这些术语限制。这些术语仅用于将一个组件与其它组件相区分。因此，在本公开的技术构思内，下面所提及的第一组件可以是第二组件。
贯穿说明书，相同的标号通常表示相同的元件。
本公开的各种实施方式的特征可部分地或完整地彼此结合或组合，并且可在技术上以本领域技术人员所理解的各种方式互锁和操作，实施方式可独立地实现或者彼此关联地实现。
以下，将参照附图详细描述本公开的各种实施方式。
图1A和图1B是示出通常施加到显示装置的选通线的选通电压的时序图。
如图1A所示，仅在作为写入时段的第一帧1st Frame期间输出数据电压，在作为维持时段的第二帧2nd Frame至第四帧4th Frame期间不输出数据电压而输出基准电压。因此，作为写入时段的第一帧1st Frame的选通电压是用于将数据写在像素中的电压(虚线)。作为维持时段的第二至第四帧(2nd Frame至4th Frame)的选通电压是用于抑制亮度的降低的电压(实线)。
然而，如图1B所示，当低速驱动的频率增加时，甚至可在第一帧(1st Frame)中划分写入时段和维持时段。即，关于施加到第n/4选通线(n/4th GL)的选通电压，当输出第一脉冲时的第一水平时段(1st HT)是写入时段，当输出第二至第四脉冲时的第二至第四水平时段(2nd HT至4th HT)可以是维持时段。
即，当低速驱动的频率增加时，在第一水平时段(1st HT)期间施加到第n/4选通线(n/4th GL)的电压是用于写数据的电压(虚线)，而施加到剩余第2n/4、第3n/4和第n选通线(2n/4th GL、3n/4th GL和nth GL)的电压是用于抑制亮度的降低的电压(实线)。
然而，由于施加到所有选通线n/4th GL、2n/4th GL、3n/4th GL、nth GL的电压具有相同的相位，所以施加到所有选通线n/4th GL、2n/4th GL、3n/4th GL、nth GL的电压同时向高电平转变。因此，将施加到连接到第n/4选通线n/4th GL的像素的数据电压被施加到连接到剩余第2n/4选通线2n/4th GL、第3n/4选通线3n/4th GL和第n选通线nth GL的像素，从而可能存在显示面板无法输出原始图像的问题。
图2是用于说明根据本公开的实施方式的显示装置的示意性框图。根据本公开的所有实施方式的显示装置的所有组件在操作上被联接并配置。
参照图2，根据本公开的实施方式的显示装置100包括显示面板110、数据驱动器120、选通驱动器130和定时控制器140。
显示面板110包括在使用玻璃或塑料的基板上按照矩阵彼此交叉的多条选通线GL1至GLz(z是自然数)和多条数据线DL1至DLy(y是自然数)。多个像素Px由多条选通线GL1至GLz和多条数据线DL1至Dly限定。
显示面板110的各个像素Px可包括发射红光的红色子像素、发射绿光的绿色子像素、发射蓝光的蓝色子像素和发射白光的白色子像素或者它们的任意变型。
显示面板110的多个像素Px连接到选通线GL1至GLz和数据线DL1至DLy。多个像素Px基于从选通线GL1至GLz发送来的选通电压以及从数据线DL1至Dly发送来的数据电压来操作。
更详细地，开关晶体管通过供应给各个像素Px的选通线GL1至GLz的选通电压而导通。从数据线DL1至Dly通过导通的开关晶体管将数据电压供应给驱动晶体管以使得驱动晶体管导通。由施加到导通的驱动晶体管的数据电压来控制驱动电流。并且，有机发光二极管发射与所控制的驱动电流对应的光以显示图像。
如上所述，根据本公开的实施方式的显示装置100不限于有机发光显示装置，而可以是诸如液晶显示装置的各种类型的显示装置。
定时控制器140将数据控制信号DCS供应给数据驱动器120以控制数据驱动器120，并且将选通控制信号GCS供应给选通驱动器130以控制选通驱动器130。
即，定时控制器140基于从外部主机***接收的定时信号TS根据各个帧所实现的定时开始进行扫描。定时控制器140根据数据驱动器120中可处理的数据信号格式来转换从外部***接收的视频信号VS并输出所转换的视频信号。通过这样做，定时控制器140根据扫描以适当的定时控制数据驱动。
更详细地，定时控制器140从外部主机***与视频信号VS一起接收包括垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE、数据时钟信号DCLK的各种定时信号TS。
为了控制数据驱动器120和选通驱动器130，定时控制器140接收诸如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和数据时钟信号DCLK的定时信号TS以生成各种控制信号DCS和GCS并将各种控制信号DCS和GCS输出给数据驱动器120和选通驱动器130。
例如，为了控制选通驱动器130，定时控制器140输出包括选通起始脉冲GSP、选通移位时钟GSC和选通输出使能信号GOE的各种选通控制信号GCS。
这里，选通起始脉冲GSP控制配置选通驱动器130的一个或更多个选通电路的操作起始定时。选通移位时钟GSC是共同输入到一个或更多个选通电路并控制选通电压VG的移位定时的时钟信号。并且，选通输出使能信号GOE指定一个或更多个选通电路的定时信息。
如下面将描述的，为了控制根据本公开的实施方式的选通驱动器130的各个级S1至Sz的RQ节点RQ-node和PQ节点PQ-node，选通起始脉冲GSP可包括第一选通起始脉冲RGSP和第二选通起始脉冲PGSP。并且，选通移位时钟GSC可包括具有第一相位的第一时钟信号RCLK以及具有不同于第一相位的第二相位的第二时钟信号PCLK。
这里，第一时钟信号RCLK的脉冲宽度和第二时钟信号PCLK的脉冲宽度可彼此不同。
并且，为了控制数据驱动器120，定时控制器140输出包括源极起始脉冲SSP、源极采样时钟SSC和源极输出使能信号SOE的各种数据控制信号DCS。
这里，源极起始脉冲SSP控制配置数据驱动器120的一个或更多个数据电路的数据采样起始定时。源极采样时钟SSC是控制各个数据电路中的数据的采样定时的时钟信号。源极输出使能信号SOE控制数据驱动器120的输出定时。
定时控制器140可被设置在控制印刷电路板上，该控制印刷电路板通过诸如柔性扁平线缆(FFC)或柔性印刷电路(FPC)的连接介质连接到结合有数据驱动器120的源极印刷电路板。
数据驱动器120将从定时控制器140接收的图像数据RGB转换为模拟数据电压Vdata以将模拟数据电压输出到数据线DL1至Dly。
更详细地，当以低速驱动显示装置100以便降低功耗时，数据驱动器120在用于将数据电压写在各个像素Px中的写入时段期间输出用于实现图像的数据电压Vdata，在用于维持写在各个像素Px中的数据的维持时段期间输出基准电压Vref。
数据驱动器120通过载带自动结合方法或玻璃上芯片方法连接到显示面板110的结合焊盘，或者可直接设置在显示面板110上。根据需要，数据驱动器120可被设置为集成在显示面板110中。
并且，数据驱动器120可通过膜上芯片(COF)方法来实现。在这种情况下，数据驱动器120的一端可结合到至少一个源极印刷电路板，另一端可结合到显示面板110。
数据驱动器120可包括逻辑单元，该逻辑单元包括诸如电平移位器或锁存单元、数模转换器DAC和输出缓冲器的各种电路。
选通驱动器130根据定时控制器140的控制将选通电压依次供应给选通线GL1至GLz。
根据驱动方法，选通驱动器130可仅位于显示面板110的一侧，或者根据需要位于两侧。
选通驱动器130可通过载带自动结合(TAB)方法或玻璃上芯片(COG)方法连接到显示面板110的结合焊盘，或者如图2所示，可被实现为面板内栅极(GIP)型以集成在显示面板110中。
选通驱动器130可包括移位寄存器和电平移位器。
以下，将参照图3至图5详细描述根据本公开的实施方式的显示装置的选通驱动器。
图3是示出根据本公开的实施方式的显示装置的选通驱动器的框图。
如图3所示，选通驱动器130包括第一级S1至第z级Sz，第一级S1至第z级Sz响应于从定时控制器140供应的选通移位时钟GSC和选通起始脉冲GSP依次输出选通电压VG1至VGz。
第一级S1至第z级Sz中的每一个根据前一级的RQ’节点RQ’-node和PQ’节点PQ’-node电压依次输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的选通电压VG1至VGz。
更详细地，向第一级S1施加第一选通起始脉冲RGSP和第二选通起始脉冲PGSP以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第一选通电压VG1。向第二级S2施加第一级的RQ’节点电压VRQ’1和PQ’节点电压VPQ’1以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第二选通电压VG2。向第n级Sn施加第n-1级的RQ’节点电压VRQ’(n-1)和PQ’节点电压VPQ’(n-1)以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第n选通电压VGn。
图4是示出根据本公开的实施方式的显示装置的选通驱动器中配备的各个级的等效电路的示图。
以下，将以第n级Sn为例描述输出选通电压VG1至VGz的各个级S1至Sz的操作。NMOS将被描述为下面将描述的晶体管，但是不限于此，晶体管可由诸如PMOS或CMOS的各种类型的晶体管配置。
如图4所示，第n级包括：输出单元，其通过RQ节点RQ-node(n)的电压、PQ节点PQ-node(n)的电压和QB节点QB-node(n)的电压输出选通电压VG(n)；第一控制器，其控制RQ节点RQ-node(n)；第二控制器，其控制PQ节点PQ-node(n)；以及第三控制器，其控制QB节点QB-node(n)。
输出单元包括将第n选通电压VGn上拉的第一晶体管T1和第二晶体管T2以及将选通电压VGn下拉的第三晶体管T3。
这里，第一晶体管T1是上拉晶体管，其中RQ节点RQ-node(n)连接到栅极，作为输入的第一相位的第一时钟信号RCLK1被施加到漏极，并且作为输出端子的选通线GLn连接到源极。第一晶体管T1根据RQ节点RQ-node(n)的逻辑状态而导通或截止，并且当第一晶体管T1导通时，第一相位的第一时钟信号RCLK1被输出到第n选通电压VGn。
第二晶体管T2是上拉晶体管，其中PQ节点PQ-node(n)连接到栅极，作为输入的第一相位的第二时钟信号PCLK1被施加到漏极，并且作为输出端子的选通线GLn连接到源极。第二晶体管T2根据PQ节点PQ-node(n)的逻辑状态而导通或截止，并且当第二晶体管T2导通时，第一相位的第二时钟信号PCLK1被输出到第n选通电压VGn。
第三晶体管T3是下拉晶体管，其中QB节点QB-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且作为输出端子的选通线GLn连接到源极。第三晶体管T3根据QB节点QB-node(n)的逻辑状态而导通或截止，并且当第三晶体管T3导通时，低电位电压VGL被输出到第n选通电压VGn。
第一控制器被施加有第一时钟信号RCLK以控制施加到RQ节点RQ-node(n)的电压，并且包括第四晶体管T4、第五晶体管T5、第十晶体管T10和第十三晶体管T13。
这里，RQ节点RQ-node(n)和RQ’节点RQ’-node(n)经由第一辅助晶体管TA1彼此连接，该第一辅助晶体管TA1由于高电位电压VGH连接到其栅极而总是导通。因此，RQ节点RQ-node(n)和RQ’节点RQ’-node(n)自举，以使得除了输出选通电压VGn的定时之外，向其施加相同的电压。
第四晶体管T4是这样的晶体管，其中第四相位的第一时钟信号RCLK4被施加到栅极，作为输入的前一级的RQ’节点RQ’-node(n-1)的电压被施加到漏极，并且第五晶体管T5的栅极连接到源极。第四晶体管T4根据第四相位的第一时钟信号RCLK4的逻辑状态而导通或截止，并且当第四晶体管T4导通时，前一级的RQ’节点RQ’-node(n-1)的电压被输出到第五晶体管T5的栅极。
第五晶体管T5是这样的晶体管，其中前一级的RQ’节点RQ’-node(n-1)的电压被施加到栅极，作为输入的高电位电压VGH被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第五晶体管T5根据前一级的RQ’节点RQ’-node(n-1)的电压的逻辑状态而导通或截止，并且当第五晶体管T5导通时，高电位电压VGH被输出到RQ’节点RQ’-node(n)。
第十晶体管T10是这样的晶体管，其中PQ’节点PQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第十晶体管T10根据PQ’节点PQ’-node(n)的电压的逻辑状态而导通或截止，并且当第十晶体管T10导通时，低电位电压VGL被输出到RQ’节点RQ’-node(n)。
第十三晶体管T13是这样的晶体管，其中QB节点QB-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第十三晶体管T13根据QB节点QB-node(n)的电压的逻辑状态而导通或截止，并且当第十三晶体管T13导通时，低电位电压VGL被输出到RQ’节点RQ’-node(n)。
第二控制器被施加有第二时钟信号PCLK以控制施加到PQ节点PQ-node(n)的电压，并且包括第八晶体管T8、第九晶体管T9、第六晶体管T6和第十四晶体管T14。
这里，PQ节点PQ-node(n)和PQ’节点PQ’-node(n)经由第二辅助晶体管TA2彼此连接，该第二辅助晶体管TA2由于高电位电压VGH连接到其栅极而总是导通。因此，PQ节点PQ-node(n)和PQ’节点PQ’-node(n)自举，以使得除了输出选通电压VGn的定时之外，向其施加相同的电压。
第八晶体管T8是这样的晶体管，其中第四相位的第二时钟信号PCLK4被施加到栅极，作为输入的前一级的PQ’节点PQ’-node(n-1)的电压被施加到漏极，并且第九晶体管T9的栅极连接到源极。第八晶体管T8根据第四相位的第二时钟信号PCLK4的逻辑状态而导通或截止，并且当第八晶体管T8导通时，前一级的PQ’节点PQ’-node(n-1)的电压被输出到第九晶体管T9的栅极。
第九晶体管T9是这样的晶体管，其中前一级的PQ’节点PQ’-node(n-1)的电压被施加到栅极，作为输入的高电位电压VGH被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第九晶体管T9根据前一级的PQ’节点PQ’-node(n-1)的电压的逻辑状态而导通或截止，并且当第九晶体管T9导通时，高电位电压VGH被输出到PQ’节点PQ’-node(n)。
第六晶体管T6是这样的晶体管，其中RQ’节点RQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第六晶体管T6根据RQ’节点RQ’-node(n)的电压的逻辑状态而导通或截止，并且当第六晶体管T6导通时，低电位电压VGL被输出到PQ’节点PQ’-node(n)。
第十四晶体管T14是这样的晶体管，其中QB节点QB-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第十四晶体管T14根据QB节点QB-node(n)的电压的逻辑状态而导通或截止，并且当第十四晶体管T14导通时，低电位电压VGL被输出到PQ’节点PQ’-node(n)。
第三控制器控制施加到QB节点QB-node(n)的电压，并且包括第七晶体管T7、第十一晶体管T11和第十二晶体管T12。
第七晶体管T7是这样的晶体管，其中RQ’节点RQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且QB节点QB-node(n)连接到源极。第七晶体管T7根据RQ’节点RQ’-node(n)的电压的逻辑状态而导通或截止，并且当第七晶体管T7导通时，低电位电压VGL被输出到QB节点QB-node(n)。
第十一晶体管T11是这样的晶体管，其中PQ’节点PQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且QB节点QB-node(n)连接到源极。第十一晶体管T11根据PQ’节点PQ’-node(n)的电压的逻辑状态而导通或截止，并且当第十一晶体管T11导通时，低电位电压VGL被输出到QB节点QB-node(n)。
第十二晶体管T12是这样的晶体管，其中第三相位的第一时钟信号RCLK3被施加到栅极，作为输入的高电位电压VGH被施加到漏极，并且QB节点QB-node(n)连接到源极。第十二晶体管T12根据第三相位的第一时钟信号RCLK3的逻辑状态而导通或截止，并且当第十二晶体管T12导通时，高电位电压VGH被输出到QB节点QB-node(n)。
并且，根据本公开的实施方式的显示装置的第n级Sn还包括第十五晶体管和第十六晶体管以用于控制RQ节点RQ-node和PQ节点PQ-node。
第十五晶体管T15是这样的晶体管，其中第三相位的第一时钟信号RCLK3被施加到栅极，作为输入的低电位电压VGL被施加到漏极，并且第五晶体管T5的栅极连接到源极。第十五晶体管T15根据第三相位的第一时钟信号RCLK3的逻辑状态而导通或截止，并且当第十五晶体管T15导通时，低电位电压VGL被输出到第五晶体管T5的栅极。
第十六晶体管T16是这样的晶体管，其中第三相位的第一时钟信号RCLK3被施加到栅极，作为输入的低电位电压VGL被施加到漏极，并且第九晶体管T9的栅极连接到源极。第十六晶体管T16根据第三相位的第一时钟信号RCLK3的逻辑状态而导通或截止，并且当第十六晶体管T16导通时，低电位电压VGL被输出到第九晶体管T9的栅极。
图5和图6是示出根据本公开的实施方式的显示装置的选通驱动器中配备的各个级的内部信号的时序图。
如图5所示，根据本公开的实施方式的显示装置的选通驱动器130的各个级可通过划分选通电压VGn输出第一时钟信号RCLK时的时段与选通电压VGn输出第二时钟信号PCLK时的时段来驱动。
首先，在第一时钟信号RCLK输出时段中各个级的操作将描述如下。
在定时t1，当前一级的RQ’节点RQ’-node(n-1)的电压为高电平时，第四相位的第一时钟信号RCLK4转变为高电平。因此，第四晶体管T4和第五晶体管T5导通，以使得高电位电压VGH通过第五晶体管T5被施加到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)。
并且，由于高电位电压VGH被施加到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)，所以栅极连接到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)的第一晶体管T1、第六晶体管T6和第七晶体管T7导通。因此，第一相位的第一时钟信号RCLK1经由第一晶体管T1输出到作为输出端子的第n选通线GLn，低电位电压VGL经由第六晶体管T6施加到PQ节点PQ-node(n)和PQ’节点PQ’-node(n)，并且低电位电压VGL经由第七晶体管T7施加到QB节点QB-node(n)。
通过这样做，RQ节点RQ-node(n)在定时t1被预充电至高电位电压VGH。
接下来，在定时t2，第一相位的第一时钟信号RCLK1转变为高电平。由导通的第一晶体管T1的栅源电容器CRQ配置自举电路，并且由于第一相位的第一时钟信号RCLK1的电压转变，RQ节点RQ-node(n)的电压自举以升高。通过这样做，连接到第一晶体管T1的栅极的RQ节点RQ-node(n)的电压升高，并且第一晶体管T1的沟道充分形成，以使得第一相位的高电平第一时钟信号RCLK1被输出到第n选通电压VGn。
接下来，在定时t3，第三相位的第一时钟信号RCLK3转变为高电平。因此，栅极被施加有第三相位的第一时钟信号RCLK3的第十二晶体管T12和第十五晶体管T15导通。因此，高电位电压VGH经由第十二晶体管T12被施加到QB节点QB-node(n)，并且低电位电压VGL经由第十五晶体管T15被施加到第五晶体管T5的栅极以使得第五晶体管T5截止。
由于高电位电压VGH被施加到QB节点QB-node(n)，所以栅极连接到QB节点QB-node(n)的第三晶体管T3和第十三晶体管T13导通。
因此，低电位电压VGL经由第十三晶体管T13被施加到RQ节点RQ-node(n)和RQ’节点RQ’-node(n)并且低电位电压VGL经由第三晶体管T3输出到第n选通电压VGn。
接下来，在第二时钟信号PCLK输出时段中各个级的操作将描述如下。
在定时t4，当前一级的PQ’节点PQ’-node(n-1)的电压为高电平时，第四相位的第二时钟信号PCLK4转变为高电平。因此，第八晶体管T8和第九晶体管T9导通，以使得高电位电压VGH经由第九晶体管T9被施加到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)。
并且，由于高电位电压VGH被施加到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)，所以栅极连接到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)的第二晶体管T2、第十晶体管T10和第十一晶体管T11导通。因此，第一相位的第二时钟信号PCLK1经由第二晶体管T2输出到作为输出端子的第n选通线GLn，低电位电压VGL经由第十晶体管T10被施加到RQ节点RQ-node(n)和RQ’节点RQ’-node(n)，并且低电位电压VGL经由第十一晶体管T11被施加到QB节点QB-node(n)。
通过这样做，PQ节点PQ-node(n)在定时t4被预充电至高电位电压。
接下来，在定时t5，第一相位的第二时钟信号PCLK1转变为高电平。由导通的第二晶体管T2的栅源电容器CPQ配置自举电路，并且由于第一相位的第二时钟信号PCLK1的电压转变，PQ节点PQ-node(n)的电压自举以升高。通过这样做，连接到第二晶体管T2的栅极的PQ节点PQ-node(n)的电压升高，并且第二晶体管T2的沟道充分地形成，以使得第一相位的高电平第二时钟信号PCLK1被输出到第n选通电压VGn。
接下来，在定时t6，第三相位的第一时钟信号RCLK3转变为高电平。因此，栅极被施加有第三相位的第一时钟信号RCLK3的第十二晶体管T12和第十六晶体管T16导通。因此，高电位电压VGH经由第十二晶体管T12被施加到QB节点QB-node(n)并且低电位电压VGL经由第十六晶体管T16被施加到第九晶体管T9的栅极以使得第九晶体管T9截止。
由于高电位电压VGH被施加到QB节点QB-node(n)，所以栅极连接到QB节点QB-node(n)的第三晶体管T3和第十四晶体管T14导通。
因此，低电位电压VGL经由第十四晶体管T14被施加到PQ节点PQ-node(n)和PQ’节点PQ’-node(n)并且低电位电压VGL经由第三晶体管T3输出到第n选通电压VGn。
通过上述处理，根据本公开的实施方式的显示装置的选通驱动器130依次输出选择性地包括具有不同相位的第一时钟信号RCLK和第二时钟信号PCLK的选通电压VG1至VGz。
如上所述，选通驱动器130输出具有不同相位的第一时钟信号RCLK和第二时钟信号PCLK，以使得用于写数据的选通电压与用于抑制亮度的降低的选通电压可在写入时段期间以不同的定时输出。
因此，将施加到连接到特定选通线的像素的数据电压未施加到连接到剩余选通线的像素，从而可解决上述图像输出故障。
与此不同，如图6所示，根据本公开的实施方式的第一时钟信号RCLK可被变换，使得第二时钟信号PCKL与第一时钟信号RCLK交叠。
即，第一时钟信号RCLK可被变换为包括具有不同相位的两个脉冲。如上所述，第一时钟信号RCLK被变换为使得可在一个水平时间内输出包括具有不同相位的两个脉冲的选通电压。
即，根据本公开的实施方式的选通驱动器可在写入时段期间输出包括第一时钟信号和第二时钟信号二者的选通电压或者仅包括第一时钟信号的选通电压，在维持时段期间输出仅包括第二时钟信号的选通电压。
以下，将参照图7和图8描述根据本公开的另一实施方式的显示装置的选通驱动器。本公开的另一实施方式与本公开的实施方式重复的描述将被省略或者将是简要的。
图7是示出根据本公开的另一实施方式的显示装置的选通驱动器的框图。在图2中的显示装置中，可使用选通驱动器230来代替选通驱动器130。
如图7所示，选通驱动器230包括第一级S1至第z级Sz，第一级S1至第z级Sz响应于从定时控制器140供应的选通移位时钟GSC和选通起始脉冲GSP依次输出选通电压VG1至VGz。
第一级S1至第z级Sz中的每一个根据从前一级输出的选通电压VG依次输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的选通电压VG1至VGz。
更详细地，第一级S1被施加有第一选通起始脉冲RGSP和第二选通起始脉冲PGSP以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第一选通电压VG1。第二级S2被施加有从第一级输出的第一选通电压VG1以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第二选通电压VG2。第n级Sn被施加有从第n-1级输出的第n-1选通电压VG(n-1)以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第n选通电压VGn。
图8是示出根据本公开的另一实施方式的显示装置的选通驱动器中配备的各个级的等效电路的示图。
以下，将以第n级Sn为例描述输出选通电压VG1至VGz的各个级S1至Sz的操作。NMOS将被描述为下面将描述的晶体管，但不限于此，晶体管可由诸如PMOS或CMOS的各种类型的晶体管配置。
如图8所示，第n级包括：输出单元，其通过RQ节点RQ-node(n)的电压、PQ节点PQ-node(n)的电压和QB节点QB-node(n)的电压输出选通电压VG(n)；第一控制器，其控制RQ节点RQ-node(n)；第二控制器，其控制PQ节点PQ-node(n)；以及第三控制器，其控制QB节点QB-node(n)。
输出单元包括上拉第n选通电压VGn的第一晶体管T1和第二晶体管T2以及下拉选通电压VGn的第三晶体管T3。
第一控制器被施加有第一时钟信号RCLK以控制施加到RQ节点RQ-node(n)的电压，并且包括第四晶体管T4、第八晶体管T8和第十晶体管T10。
这里，RQ节点RQ-node(n)和RQ’节点RQ’-node(n)经由第一辅助晶体管TA1彼此连接，该第一辅助晶体管TA1由于高电位电压VGH连接到其栅极而总是导通。因此，RQ节点RQ-node(n)和RQ’节点RQ’-node(n)自举，以使得除了输出选通电压VGn的定时之外，向其施加相同的电压。
第四晶体管T4是这样的晶体管，其中第四相位的第一时钟信号RCLK4被施加到栅极，作为输入的前一级的选通电压VG(n-1)被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第四晶体管T4根据第四相位的第一时钟信号RCLK4的逻辑状态而导通或截止，并且当第四晶体管T4导通时，前一级的选通电压VG(n-1)被输出到RQ’节点RQ’-node(n)。
第八晶体管T8是这样的晶体管，其中PQ’节点PQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第八晶体管T8根据PQ’节点PQ’-node(n)的电压的逻辑状态而导通或截止，并且当第八晶体管T8导通时，低电位电压VGL被输出到RQ’节点RQ’-node(n)。
第十晶体管T10是这样的晶体管，其中QB节点QB-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第十晶体管T10根据QB节点QB-node(n)的电压的逻辑状态而导通或截止，并且当第十晶体管T10导通时，低电位电压VGL被输出到RQ’节点RQ’-node(n)。
第二控制器被施加有第二时钟信号PCLK以控制施加到PQ节点PQ-node(n)的电压，并且包括第五晶体管T5、第七晶体管T7和第十一晶体管T11。
这里，PQ节点PQ-node(n)和PQ’节点PQ’-node(n)经由第二辅助晶体管TA2彼此连接，该第二辅助晶体管TA2由于高电位电压VGH连接到栅极而总是导通。因此，PQ节点PQ-node(n)和PQ’节点PQ’-node(n)自举，以使得除了输出选通电压VGn的定时之外，向其施加相同的电压。
第五晶体管T5是这样的晶体管，其中第四相位的第二时钟信号PCLK4被施加到栅极，作为输入的前一级的选通电压VG(n-1)被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第五晶体管T5根据第四相位的第二时钟信号PCLK4的逻辑状态而导通或截止，并且当第五晶体管T5导通时，前一级的选通电压VG(n-1)被输出到PQ’节点PQ’-node(n)。
第七晶体管T7是这样的晶体管，其中RQ’节点RQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第七晶体管T7根据RQ’节点RQ’-node(n)的电压的逻辑状态而导通或截止，并且当第七晶体管T7导通时，低电位电压VGL被输出到PQ’节点PQ’-node(n)。
第十一晶体管T11是这样的晶体管，其中QB节点QB-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第十一晶体管T11根据QB节点QB-node(n)的电压的逻辑状态而导通或截止，并且当第十一晶体管T11导通时，低电位电压VGL被输出到PQ’节点PQ’-node(n)。
第三控制器控制施加到QB节点QB-node(n)的电压并且包括第六晶体管T6和第九晶体管T9。
第六晶体管T6是这样的晶体管，其中前一级的选通电压VG(n-1)被施加到栅极，作为输入的低电位电压VGL被施加到漏极，并且QB节点QB-node(n)连接到源极。第六晶体管T6根据前一级的选通电压VG(n-1)的逻辑状态而导通或截止，并且当第六晶体管T6导通时，低电位电压VGL被输出到QB节点QB-node(n)。
第九晶体管T9是这样的晶体管，其中第三相位的第一时钟信号RCLK3被施加到栅极，作为输入的高电位电压VGH被施加到漏极，并且QB节点QB-node(n)连接到源极。第九晶体管T9根据第三相位的第一时钟信号RCLK3的逻辑状态而导通或截止，并且当第九晶体管T9导通时，高电位电压VGH被输出到QB节点QB-node(n)。
图9是示出根据本公开的另一实施方式的显示装置的选通驱动器中配备的各个级的内部信号的时序图。
如图9所示，根据本公开的实施方式的显示装置的选通驱动器230的各个级可通过划分选通电压VGn输出第一时钟信号RCLK时的时段与选通电压VGn输出第二时钟信号PCLK时的时段来驱动。
首先，在第一时钟信号RCLK输出时段中各个级的操作将描述如下。
在定时t1，前一级的选通电压VG(n-1)和第四相位的第一时钟信号RCLK4转变为高电平。因此，第四晶体管T4导通以使得高电平选通电压VG(n-1)经由第四晶体管T4施加到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)。
并且，由于高电平选通电压VG(n-1)被施加到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)，所以栅极连接到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)的第一晶体管T1和第七晶体管T7导通。因此，第一相位的第一时钟信号RCLK1经由第一晶体管T1输出到作为输出端子的第n选通线GLn，低电位电压VGL经由第七晶体管T7被施加到PQ节点PQ-node(n)和PQ’节点PQ’-node(n)。
并且，前一级的选通电压VG(n-1)转变为高电平以使得第六晶体管T6导通。因此，低电位电压VGL被施加到QB节点QB-node(n)。
通过这样做，RQ节点RQ-node(n)在定时t1预充电至高电位电压VGH。
接下来，在定时t2，第一相位的第一时钟信号RCLK1转变为高电平。由导通的第一晶体管T1的栅源电容器CRQ配置自举电路，并且由于第一相位的第一时钟信号RCLK1的电压转变，RQ节点RQ-node(n)的电压自举以升高。通过这样做，连接到第一晶体管T1的栅极的RQ节点RQ-node(n)的电压升高，并且第一晶体管T1的沟道充分地形成以使得第一相位的高电平第一时钟信号RCLK1被输出到第n选通电压VGn。
接下来，在定时t3，第三相位的第一时钟信号RCLK3转变为高电平。因此，栅极被供应有第三相位的第一时钟信号RCLK3的第九晶体管T9导通。因此，高电位电压VGH经由第九晶体管T9被施加到QB节点QB-node(n)。
由于高电位电压VGH被施加到QB节点QB-node(n)，所以栅极连接到QB节点QB-node(n)的第三晶体管T3和第十晶体管T10导通。
因此，低电位电压VGL经由第十晶体管T10被施加到RQ节点RQ-node(n)和RQ’节点RQ’-node(n)，并且低电位电压VGL经由第三晶体管T3输出到第n选通电压VGn。
接下来，在第二时钟信号PCLK输出时段中各个级的操作将描述如下。
在定时t4，前一级的选通电压VG(n-1)和第四相位的第二时钟信号PCLK4转变为高电平。因此，第五晶体管T5导通以使得高电平选通电压VG(n-1)经由第五晶体管T5被施加到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)。
并且，由于高电平选通电压VG(n-1)被施加到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)，所以栅极连接到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)的第二晶体管T2和第八晶体管T8导通。因此，第一相位的第二时钟信号PCLK1经由第二晶体管T2输出到作为输出端子的第n选通线GLn，并且低电位电压VGL经由第八晶体管T8被施加到RQ节点RQ-node(n)和RQ’节点RQ’-node(n)。
并且，前一级的选通电压VG(n-1)转变为高电平以使得第六晶体管T6导通。因此，低电位电压VGL被施加到QB节点QB-node(n)。
通过这样做，PQ节点PQ-node(n)在定时t4预充电至高电位电压。
接下来，在定时t5，第一相位的第二时钟信号PCLK1转变为高电平。自举电路由导通的第二晶体管T2的栅源电容器CPQ配置，并且由于第一相位的第二时钟信号PCLK1的电压转变，PQ节点PQ-node(n)的电压自举以升高。通过这样做，连接到第二晶体管T2的栅极的PQ节点PQ-node(n)的电压升高，并且第二晶体管T2的沟道充分地形成以使得第一相位的高电平第二时钟信号PCLK1输出到第n选通电压VGn。
接下来，在定时t6，第三相位的第一时钟信号RCLK3转变为高电平。因此，栅极被施加有第三相位的第一时钟信号RCLK3的第九晶体管T9导通。因此，高电位电压VGH经由第九晶体管T9被施加到QB节点QB-node(n)。
由于高电位电压VGH被施加到QB节点QB-node(n)，所以栅极连接到QB节点QB-node(n)的第三晶体管T3和第十一晶体管T11导通。
因此，低电位电压VGL经由第十一晶体管T11被施加到PQ节点PQ-node(n)和PQ’节点PQ’-node(n)，并且低电位电压VGL经由第三晶体管T3输出到第n选通电压VGn。
通过上述处理，根据本公开的另一实施方式的显示装置的选通驱动器230依次输出选择性地包括具有不同相位的第一时钟信号RCLK和第二时钟信号PCLK的选通电压VG1至VGz。
如上所述，根据本公开的另一实施方式的显示装置的选通驱动器230输出具有不同相位的第一时钟信号RCLK和第二时钟信号PCLK，以使得用于写数据的选通电压与用于抑制亮度的降低的选通电压在写入时段期间以不同的定时输出。
因此，将施加到连接到特定选通线的像素的数据电压未施加到连接到剩余选通线的像素，从而可解决上述图像输出故障。
以下，将参照图7和图8描述根据本公开的另一实施方式的显示装置的选通驱动器。本公开的另一实施方式与本公开的该实施方式重复的描述将被省略或者将是简要的。
图10是示出根据本公开的另一实施方式的显示装置的选通驱动器330的框图。在图10中的显示装置中，可使用选通驱动器330来代替选通驱动器130。
如图10所示，选通驱动器330包括第一级S1至第z级Sz，该第一级S1至第z级Sz响应于从定时控制器140供应的选通移位时钟GSC和选通起始脉冲GSP依次输出选通电压VG1至VGz。
第一级S1至第z级Sz中的每一个根据从前一级输出的选通电压VG以及前一级的RQ’节点和PQ’节点电压依次输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的选通电压VG1至VGz。
更详细地，第一级S1被施加有第一选通起始脉冲RGSP和第二选通起始脉冲PGSP以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第一选通电压VG1。第二级S2被施加有从第一级输出的第一选通电压VG1以及RQ’节点电压VRQ’1和PQ’节点电压VPQ’1以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第二选通电压VG2。第n级Sn被施加有从第n-1级输出的第n-1选通电压VG(n-1)以及RQ’节点电压VRQ’(n-1)和PQ’节点电压VPQ’(n-1)以输出选择性地包括第一时钟信号RCLK和第二时钟信号PCLK的第n选通电压VGn。
图11是示出根据本公开的实施方式的显示装置的选通驱动器中配备的各个级的等效电路的示图。
以下，将以第n级Sn为例描述输出选通电压VG1至VGz的各个级S1至Sz的操作。NMOS将被描述为下面将描述的晶体管，但是晶体管可由诸如PMOS或CMOS的各种类型的晶体管配置。
如图11所示，第n级包括：输出单元，其通过RQ节点RQ-node(n)的电压、PQ节点PQ-node(n)的电压和QB节点QB-node(n)的电压输出选通电压VG(n)；第一控制器，其控制RQ节点RQ-node(n)；第二控制器，其控制PQ节点PQ-node(n)；以及第三控制器，其控制QB节点QB-node(n)。
输出单元包括上拉第n选通电压的第一晶体管T1和第二晶体管T2以及下拉选通电压VGn的第三晶体管T3。
第一控制器被施加有第一时钟信号RCLK以控制施加到RQ节点RQ-node(n)的电压并且包括第四晶体管T4、第九晶体管T9和第十晶体管T10。
这里，RQ节点RQ-node(n)和RQ’节点RQ’-node(n)经由第一辅助晶体管TA1彼此连接，该第一辅助晶体管TA1由于高电位电压VGH连接到栅极而总是导通。因此，RQ节点RQ-node(n)和RQ’节点RQ’-node(n)自举，以使得除了输出选通电压VGn的定时之外，向其施加相同的电压。
第四晶体管T4是这样的晶体管，其中第二相位的第一时钟信号RCLK2被施加到栅极，作为输入的前一级的选通电压VG(n-1)被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第四晶体管T4根据第二相位的第一时钟信号RCLK2的逻辑状态而导通或截止，并且当第四晶体管T4导通时，前一级的选通电压VG(n-1)输出到RQ’节点RQ’-node(n)。
第九晶体管T9是这样的晶体管，其中PQ’节点PQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第九晶体管T9根据PQ’节点PQ’-node(n)的电压的逻辑状态而导通或截止，并且当第九晶体管T9导通时，低电位电压VGL被输出到RQ’节点RQ’-node(n)。
第十晶体管T10是这样的晶体管，其中QB节点QB-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且RQ’节点RQ’-node(n)连接到源极。第十晶体管T10根据QB节点QB-node(n)的电压的逻辑状态而导通或截止，并且当第十晶体管T10导通时，低电位电压VGL被输出到RQ’节点RQ’-node(n)。
第二控制器被施加有第二时钟信号PCLK以控制施加到PQ节点PQ-node(n)的电压，并且包括第五晶体管T5、第八晶体管T8和第十一晶体管T11。
这里，PQ节点PQ-node(n)和PQ’节点PQ’-node(n)经由第二辅助晶体管TA2彼此连接，该第二辅助晶体管TA2由于高电位电压VGH连接到栅极而总是导通。因此，PQ节点PQ-node(n)和PQ’节点PQ’-node(n)自举，以使得除了输出选通电压VGn的定时之外，向其施加相同的电压。
第五晶体管T5是这样的晶体管，其中第二相位的第二时钟信号PCLK2被施加到栅极，作为输入的前一级的选通电压VG(n-1)被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第五晶体管T5根据第二相位的第二时钟信号PCLK2的逻辑状态而导通或截止，并且当第五晶体管T5导通时，前一级的选通电压VG(n-1)被输出到PQ’节点PQ’-node(n)。
第八晶体管T8是这样的晶体管，其中RQ’节点RQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第八晶体管T8根据RQ’节点RQ’-node(n)的电压的逻辑状态而导通或截止，并且当第八晶体管T8导通时，低电位电压VGL被输出到PQ’节点PQ’-node(n)。
第十一晶体管T11是这样的晶体管，其中QB节点QB-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且PQ’节点PQ’-node(n)连接到源极。第十一晶体管T11根据QB节点QB-node(n)的电压的逻辑状态而导通或截止，并且当第十一晶体管T11导通时，低电位电压VGL被输出到PQ’节点PQ’-node(n)。
第三控制器控制施加到QB节点QB-node(n)的电压，并且包括第六晶体管T6和第七晶体管T7。
第六晶体管T6是这样的晶体管，其中施加有第二相位的第一时钟信号RCLK2的电容器Con的另一电极连接到栅极的一个电极，作为输入的第二相位的第一时钟信号RCLK2被施加到漏极，并且QB节点QB-node(n)连接到源极。第六晶体管T6根据电容器Con的所述另一电极的第二相位的第一时钟信号RCLK2的耦合电压的逻辑状态而导通或截止，并且当第六晶体管T6导通时，第二相位的第一时钟信号RCLK2被输出到QB节点QB-node(n)。
第七晶体管T7是这样的晶体管，其中RQ’节点RQ’-node(n)连接到栅极，作为输入的低电位电压VGL被施加到漏极，并且QB节点QB-node(n)连接到源极。第七晶体管T7根据RQ’节点RQ’-node(n)的电压的逻辑状态而导通或截止，并且当第七晶体管T7导通时，低电位电压VGL被输出到QB节点QB-node(n)。
根据本公开的另一实施方式的显示装置的第n级Sn还可包括第十二晶体管T12和第十三晶体管T13以控制第六晶体管T6的栅极。
第十二晶体管T12是这样的晶体管，其中前一级的RQ’节点RQ’-node(n-1)的电压被施加到栅极，作为输入的高电位电压VGH被施加到漏极，并且第六晶体管T6的栅极连接到源极。第十二晶体管T12根据前一级的RQ’节点RQ’-node(n-1)的电压的逻辑状态而导通或截止，并且当第十二晶体管T12导通时，低电位电压VGL被输出到第六晶体管T6的栅极。
第十三晶体管T13是这样的晶体管，其中前一级的PQ’节点PQ’-node(n-1)的电压被施加到栅极，作为输入的低电位电压VGL被施加到漏极，并且第六晶体管T6的栅极连接到源极。第十三晶体管T13根据前一级的PQ’节点PQ’-node(n-1)的电压的逻辑状态而导通或截止，并且当第十三晶体管T13导通时，低电位电压VGL被输出到第六晶体管T6的栅极。
图12是示出根据本公开的另一实施方式的显示装置的选通驱动器中配备的各个级的内部信号的时序图。
如图12所示，根据本公开的另一实施方式的显示装置的选通驱动器330的各个级可通过划分选通电压VGn输出第一时钟信号RCLK的时段与选通电压VGn输出第二时钟信号PCLK的时段来驱动。
首先，在第一时钟信号RCLK输出时段中各个级的操作将描述如下。
在定时t1，前一级的选通电压VG(n-1)和第二相位的第一时钟信号RCLK2转变为高电平。因此，第四晶体管T4导通以使得高电平选通电压VG(n-1)经由第四晶体管T4被施加到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)。
并且，由于高电平选通电压VG(n-1)被施加到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)，所以栅极连接到RQ’节点RQ’-node(n)和RQ节点RQ-node(n)的第一晶体管T1、第七晶体管T7和第八晶体管T8导通。因此，第一相位的第一时钟信号RCLK1经由第一晶体管T1输出到第n选通线GLn，低电位电压VGL经由第八晶体管T8被施加到PQ节点PQ-node(n)和PQ’节点PQ’-node(n)，并且低电位电压VGL经由第七晶体管T7被施加到QB节点QB-node(n)。
并且，由于前一级的RQ’节点RQ’-node(n-1)的电压为高电平，所以第十二晶体管T12导通以使得低电位电压VGL被施加到第六晶体管T6的栅极。因此，第六晶体管T6截止。
通过这样做，RQ节点RQ-node(n)在定时t1被预充电至高电位电压VGH。
接下来，在定时t2，第一相位的第一时钟信号RCLK1转变为高电平。由导通的第一晶体管T1的栅源电容器CRQ配置自举电路，并且由于第一相位的第一时钟信号RCLK1的电压转变，RQ节点RQ-node(n)的电压自举以升高。通过这样做，连接到第一晶体管T1的栅极的RQ节点RQ-node(n)的电压升高，并且第一晶体管T1的沟道充分地形成以使得第一相位的高电平第一时钟信号RCLK1被输出到第n选通电压VGn。
接下来，在定时t3，第二相位的第一时钟信号RCLK2转变为高电平。
在这种情况下，由于前一级的RQ’节点RQ’-node(n-1)和PQ’节点PQ’-node(n-1)的电压为低电平，所以第十二晶体管T12和第十三晶体管T13截止，从而第六晶体管T6的栅极处于浮置状态。
因此，电容器Con的另一电极的第二相位的第一时钟信号RCLK2的耦合电压被施加到栅极的第六晶体管T6导通。因此，第二相位的高电平第一时钟信号RCLK2经由第六晶体管T6被施加到QB节点QB-node(n)。
并且，由于第二相位的高电平第一时钟信号RCLK2被施加到QB节点QB-node(n)，所以栅极连接到QB节点QB-node(n)的第三晶体管T3和第十晶体管T10导通。
因此，低电位电压VGL经由第十晶体管T10被施加到RQ节点RQ-node(n)和RQ’节点RQ’-node(n)，并且低电位电压VGL经由第三晶体管T3输出到第n选通电压VGn。
接下来，在第二时钟信号PCLK输出时段中各个级的操作将描述如下。
在定时t4，前一级的选通电压VG(n-1)和第二相位的第二时钟信号PCLK2转变为高电平。因此，第五晶体管T5导通以使得高电平选通电压VG(n-1)经由第五晶体管T5被施加到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)。
并且，由于高电平选通电压VG(n-1)被施加到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)，所以栅极连接到PQ’节点PQ’-node(n)和PQ节点PQ-node(n)的第二晶体管T2和第九晶体管T9导通。因此，第一相位的第二时钟信号PCLK1经由第二晶体管T2输出到作为输出端子的第n选通线GLn，并且低电位电压VGL经由第九晶体管T9被施加到RQ节点RQ-node(n)和RQ’节点RQ’-node(n)。
并且，由于前一级的PQ’节点PQ’-node(n-1)的电压为高电平，所以第十三晶体管T13导通以使得低电位电压VGL被施加到第六晶体管T6的栅极。因此，第六晶体管T6截止。
通过这样做，PQ节点PQ-node(n)在定时t4预充电至高电位电压。
接下来，在定时t5，第一相位的第二时钟信号PCLK1转变为高电平。由导通的第二晶体管T2的栅源电容器CRQ配置自举电路，并且由于第一相位的第二时钟信号PCLK1的电压转变，PQ节点PQ-node(n)的电压自举以升高。通过这样做，连接到第二晶体管T2的栅极的PQ节点PQ-node(n)的电压升高，并且第二晶体管T2的沟道充分地形成以使得第一相位的高电平的第二时钟信号PCLK1输出到第n选通电压VGn。
第二相位的第一时钟信号RCLK2转变为高电平。
在这种情况下，由于前一级的RQ’节点RQ’-node(n-1)和PQ’节点PQ’-node(n-1)的电压为低电平，所以第十二晶体管T12和第十三晶体管T13截止，从而第六晶体管T6的栅极处于浮置状态。
因此，电容器Con的另一电极的第二相位的第一时钟信号RCLK2的耦合电压被施加到栅极的第六晶体管T6导通。因此，第二相位的高电平第一时钟信号RCLK2经由第六晶体管T6被施加到QB节点QB-node(n)。
由于高电位电压VGH被施加到QB节点QB-node(n)，所以栅极连接到QB节点QB-node(n)的第三晶体管T3和第十一晶体管T11导通。
因此，低电位电压VGL经由第十一晶体管T11被施加到PQ节点PQ-node(n)和PQ’节点PQ’-node(n)，并且低电位电压VGL经由第三晶体管T3输出到第n选通电压VGn。
通过上述处理，根据本公开的另一实施方式的显示装置的选通驱动器330依次输出选择性地包括具有不同相位的第一时钟信号RCLK和第二时钟信号PCLK的选通电压VG1至VGz。
如上所述，根据本公开的另一实施方式的显示装置的选通驱动器330输出具有不同相位的第一时钟信号RCLK和第二时钟信号PCLK以使得用于写数据的选通电压与用于抑制亮度的降低的选通电压在写入时段期间以不同的定时输出。
因此，将施加到连接到特定选通线的像素的数据电压未被施加到连接到剩余选通线的像素，从而可解决上述图像输出故障。
本公开的实施方式也可描述如下。
根据本公开的一方面，提供了一种选通驱动器。该选通驱动器包括彼此相关地连接的多个级，所述多个级中的每一个包括：输出单元，其通过RQ节点的电压、PQ节点的电压和QB节点的电压输出选通电压；第一控制器，其控制RQ节点；第二控制器，其控制PQ节点；以及第三控制器，其控制QB节点，并且选通电压由具有第一相位的第一时钟信号以及具有与第一相位不同的第二相位的第二时钟信号配置。
根据本公开的另一方面，第一时钟信号可被施加到第一控制器，并且第二时钟信号可被施加到第二控制器。
根据本公开的另一方面，第一时钟信号的脉冲宽度可不同于第二时钟信号的脉冲宽度。
根据本公开的另一方面，输出单元可包括：第一晶体管，其根据RQ节点的电压输出第一时钟信号作为选通电压；第二晶体管，其根据PQ节点的电压输出第二时钟信号作为选通电压；以及第三晶体管，其根据QB节点的电压输出低电位电压作为选通电压。
根据本公开的另一方面，第一控制器可包括：第五晶体管，其根据前一级的RQ节点的电压将高电位电压输出到RQ节点；第十晶体管，其根据PQ节点的电压将低电位电压输出到RQ节点；以及第十三晶体管，其根据QB节点的电压将低电位电压输出到RQ节点，第二控制器可包括：第六晶体管，其根据RQ节点的电压将低电位电压输出到PQ节点；第九晶体管，其根据前一级的PQ节点的电压将高电位电压输出到PQ节点；以及第十四晶体管，其根据QB节点的电压将低电位电压输出到PQ节点，并且第三控制器可包括：第七晶体管，其根据RQ节点的电压将低电位电压输出到QB节点；第十一晶体管，其根据PQ节点的电压将低电位电压输出到QB节点；以及第十二晶体管，其根据第二时钟信号将高电位电压输出到QB节点。
根据本公开的另一方面，第一控制器可包括：第四晶体管，其根据第一时钟信号将前一级的选通电压输出到RQ节点；第八晶体管，其根据PQ节点的电压将低电位电压输出到RQ节点；以及第十晶体管，其根据QB节点的电压将低电位电压输出到RQ节点，第二控制器可包括：第五晶体管，其根据第二时钟信号将前一级的选通电压输出到PQ节点；第七晶体管，其根据RQ节点的电压将低电位电压输出到PQ节点；以及第十一晶体管，其根据QB节点的电压将低电位电压输出到PQ节点，并且第三控制器可包括：第六晶体管，其根据前一级的选通电压将低电位电压输出到QB节点；以及第九晶体管，其根据第二时钟信号将高电位电压输出到QB节点。
根据本公开的另一方面，第一控制器可包括：第四晶体管，其根据第一时钟信号将前一级的选通电压输出到RQ节点；第九晶体管，其根据PQ节点的电压将低电位电压输出到RQ节点；以及第十晶体管，其根据QB节点的电压将低电位电压输出到RQ节点，第二控制器可包括：第五晶体管，其根据第二时钟信号将前一级的选通电压输出到PQ节点；第八晶体管，其根据RQ节点的电压将低电位电压输出到PQ节点；以及第十一晶体管，其根据QB节点的电压将低电位电压输出到PQ节点，并且第三控制器可包括：第六晶体管，其根据第一时钟信号将第一时钟信号输出到QB节点；以及第七晶体管，其根据RQ节点的电压将低电位电压输出到QB节点。
根据本公开的另一方面，提供了一种显示装置。该显示装置包括：显示面板；选通驱动器，其在显示面板中以输出选通电压；以及数据驱动器，其在写入时段期间输出数据电压并且在维持时段期间输出基准电压，并且选通电压由具有第一相位的第一时钟信号以及具有与第一相位不同的第二相位的第二时钟信号配置。
根据本公开的另一方面，选通驱动器可在写入时段期间输出包括第一时钟信号和第二时钟信号二者的选通电压，在维持时段期间输出仅包括第二时钟信号的选通电压。
根据本公开的另一方面，选通驱动器可在写入时段期间输出仅包括第一时钟信号的选通电压，在维持时段期间输出仅包括第二时钟信号的选通电压。
尽管参照附图详细描述了本公开的实施方式，本公开不限于此，而是可在不脱离本公开的技术构思的情况下以许多不同的形式具体实现。因此，本公开的实施方式仅为了例示性目的而提供，而非旨在限制本公开的技术构思。本公开的技术构思的范围不限于此。因此，应该理解，上述实施方式在所有方面均为例示性，而非限制本公开。本公开的保护范围应该基于以下权利要求书来解释，其等同范围内的所有技术构思应该被解释为落入本公开的范围内。
相关申请的交叉引用
本申请要求2017年10月27日在韩国知识产权局提交的韩国专利申请No.10-2017-0141400的优先权，其公开通过引用并入本文。

Claims (15)

1.一种选通驱动器，该选通驱动器包括：
彼此相关地连接的多个级，
其中，所述多个级中的每一个级包括：
输出单元，该输出单元通过RQ节点的电压、PQ节点的电压和QB节点的电压输出选通电压，其中，所述输出单元包括：
第一晶体管，该第一晶体管根据所述RQ节点的电压输出第一时钟信号作为所述选通电压；
第二晶体管，该第二晶体管根据所述PQ节点的电压输出第二时钟信号作为所述选通电压；以及
第三晶体管，该第三晶体管根据所述QB节点的电压输出低电位电压作为所述选通电压；
第一控制器，该第一控制器控制所述RQ节点；
第二控制器，该第二控制器控制所述PQ节点；以及
第三控制器，该第三控制器控制所述QB节点，
其中，所述选通电压由具有不同相位的所述第一时钟信号和所述第二时钟信号配置，
其中，所述第一控制器包括：
第四晶体管，该第四晶体管根据所述第一时钟信号的第四相位将前一级的RQ节点的电压输出到第五晶体管的栅极；
所述第五晶体管，该第五晶体管根据所述前一级的所述RQ节点的电压将高电位电压输出到所述多个级中的所述每一个级的所述RQ节点；
第十晶体管，该第十晶体管根据所述PQ节点的电压将所述低电位电压输出到所述多个级中的所述每一个级的所述RQ节点；以及
第十三晶体管，该第十三晶体管根据所述QB节点的电压将所述低电位电压输出到所述多个级中的所述每一个级的所述RQ节点，
其中，所述第二控制器包括：
第六晶体管，该第六晶体管根据所述多个级中的所述每一个级的所述RQ节点的电压将所述低电位电压输出到所述PQ节点；以及
第八晶体管，该第八晶体管根据所述第二时钟信号将所述前一级的PQ节点的电压输出到第九晶体管的栅极；
所述第九晶体管，该第九晶体管根据所述前一级的所述PQ节点的电压将所述高电位电压输出到所述多个级中的所述每一个级的所述PQ节点；以及
第十四晶体管，该第十四晶体管根据所述QB节点的电压将所述低电位电压输出到所述多个级中的所述每一个级的所述PQ节点，并且
其中，所述第三控制器包括：
第七晶体管，该第七晶体管根据所述多个级中的所述每一个级的所述RQ节点的电压将所述低电位电压输出到所述QB节点；
第十一晶体管，该第十一晶体管根据所述多个级中的所述每一个级的所述PQ节点的电压将所述低电位电压输出到所述QB节点；以及
第十二晶体管，该第十二晶体管根据所述第一时钟信号的第三相位将所述高电位电压输出到所述QB节点。
2.根据权利要求1所述的选通驱动器，其中，所述第一时钟信号被施加到所述第一控制器，并且所述第二时钟信号被施加到所述第二控制器。
3.根据权利要求1所述的选通驱动器，其中，所述第一时钟信号的脉冲宽度不同于所述第二时钟信号的脉冲宽度。
4.根据权利要求1所述的选通驱动器，其中，所述第一时钟信号具有第一相位和所述第三相位，并且
其中，所述第一时钟信号的所述第一相位不同于所述第一时钟信号的所述第三相位。
5.根据权利要求4所述的选通驱动器，其中，所述多个级中的每一个级还包括第十五晶体管和第十六晶体管，
其中，所述第十五晶体管根据所述第一时钟信号的所述第三相位将所述低电位电压输出到所述第五晶体管的栅极，并且
其中，所述第十六晶体管根据所述第一时钟信号的所述第三相位将所述低电位电压输出到所述第九晶体管的栅极。
6.一种选通驱动器，该选通驱动器包括：
彼此相关地连接的多个级，
其中，所述多个级中的每一个级包括：
输出单元，该输出单元通过RQ节点的电压、PQ节点的电压和QB节点的电压输出选通电压，其中，所述输出单元包括：
第一晶体管，该第一晶体管根据所述RQ节点的电压输出第一时钟信号作为所述选通电压；
第二晶体管，该第二晶体管根据所述PQ节点的电压输出第二时钟信号作为所述选通电压；以及
第三晶体管，该第三晶体管根据所述QB节点的电压输出低电位电压作为所述选通电压；
第一控制器，该第一控制器控制所述RQ节点；
第二控制器，该第二控制器控制所述PQ节点；以及
第三控制器，该第三控制器控制所述QB节点，
其中，所述选通电压由具有不同相位的所述第一时钟信号和所述第二时钟信号配置，
其中，所述第一控制器包括：
第四晶体管，该第四晶体管根据所述第一时钟信号的第四相位将前一级的选通电压输出到所述RQ节点；
第八晶体管，该第八晶体管根据所述PQ节点的电压将所述低电位电压输出到所述RQ节点；以及
第十晶体管，该第十晶体管根据所述QB节点的电压将所述低电位电压输出到所述RQ节点，
其中，所述第二控制器包括：
第五晶体管，该第五晶体管根据所述第二时钟信号的第四相位将所述前一级的选通电压输出到所述PQ节点；
第七晶体管，该第七晶体管根据所述RQ节点的电压将所述低电位电压输出到所述PQ节点；以及
第十一晶体管，该第十一晶体管根据所述QB节点的电压将所述低电位电压输出到所述PQ节点，并且
其中，所述第三控制器包括：
第六晶体管，该第六晶体管根据所述前一级的选通电压将所述低电位电压输出到所述QB节点；以及
第九晶体管，该第九晶体管根据所述第一时钟信号的第三相位将高电位电压输出到所述QB节点。
7.根据权利要求6所述的选通驱动器，其中，所述第一时钟信号具有第一相位、所述第三相位和所述第四相位，
其中，所述第二时钟信号具有第一相位和所述第四相位，并且
其中，所述第二时钟信号的所述第四相位不同于所述第一时钟信号的所述第一相位和所述第三相位。
8.一种显示装置，该显示装置包括：
显示面板；
选通驱动器，该选通驱动器被设置在所述显示面板中以输出选通电压，所述选通电压由第一时钟信号以及与所述第一时钟信号不同的第二时钟信号配置，并且所述选通驱动器包括多个级；以及
数据驱动器，该数据驱动器在写入时段期间输出数据电压，并且在维持时段期间输出基准电压，
其中，所述多个级中的每一个级包括：
输出单元，该输出单元通过RQ节点的电压、PQ节点的电压和QB节点的电压输出选通电压，其中，所述输出单元包括：
第一晶体管，该第一晶体管根据所述RQ节点的电压输出所述第一时钟信号作为所述选通电压；
第二晶体管，该第二晶体管根据所述PQ节点的电压输出所述第二时钟信号作为所述选通电压；以及
第三晶体管，该第三晶体管根据所述QB节点的电压输出低电位电压作为所述选通电压；
第一控制器，该第一控制器控制所述RQ节点；
第二控制器，该第二控制器控制所述PQ节点；以及
第三控制器，该第三控制器控制所述QB节点，
其中，所述第一控制器包括：
第四晶体管，该第四晶体管根据所述第一时钟信号的第四相位将前一级的RQ节点的电压输出到第五晶体管的栅极；
所述第五晶体管，该第五晶体管根据所述前一级的所述RQ节点的电压将高电位电压输出到所述多个级中的所述每一个级的所述RQ节点；
第十晶体管，该第十晶体管根据所述PQ节点的电压将所述低电位电压输出到所述多个级中的所述每一个级的所述RQ节点；以及
第十三晶体管，该第十三晶体管根据所述QB节点的电压将所述低电位电压输出到所述多个级中的所述每一个级的所述RQ节点，
其中，所述第二控制器包括：
第六晶体管，该第六晶体管根据所述多个级中的所述每一个级的所述RQ节点的电压将所述低电位电压输出到所述PQ节点；以及
第八晶体管，该第八晶体管根据所述第二时钟信号将所述前一级的PQ节点的电压输出到第九晶体管的栅极；
所述第九晶体管，该第九晶体管根据所述前一级的所述PQ节点的电压将所述高电位电压输出到所述多个级中的所述每一个级的所述PQ节点；以及
第十四晶体管，该第十四晶体管根据所述QB节点的电压将所述低电位电压输出到所述多个级中的所述每一个级的所述PQ节点，并且
其中，所述第三控制器包括：
第七晶体管，该第七晶体管根据所述多个级中的所述每一个级的所述RQ节点的电压将所述低电位电压输出到所述QB节点；
第十一晶体管，该第十一晶体管根据所述多个级中的所述每一个级的所述PQ节点的电压将所述低电位电压输出到所述QB节点；以及
第十二晶体管，该第十二晶体管根据所述第一时钟信号的第三相位将所述高电位电压输出到所述QB节点。
9.根据权利要求8所述的显示装置，其中，所述选通驱动器在所述写入时段期间输出包括所述第一时钟信号和所述第二时钟信号二者的选通电压，并且在所述维持时段期间输出仅包括所述第二时钟信号的选通电压。
10.根据权利要求8所述的显示装置，其中，所述选通驱动器在所述写入时段期间输出仅包括所述第一时钟信号的选通电压，并且在所述维持时段期间输出仅包括所述第二时钟信号的选通电压。
11.根据权利要求8所述的显示装置，其中，所述第一时钟信号的脉冲宽度不同于所述第二时钟信号的脉冲宽度。
12.根据权利要求8所述的显示装置，其中，所述第一时钟信号具有第一相位和所述第三相位，并且
其中，所述第一时钟信号的所述第一相位不同于所述第一时钟信号的所述第三相位。
13.根据权利要求12所述的显示装置，其中，所述多个级中的每一个级还包括第十五晶体管和第十六晶体管，
其中，所述第十五晶体管根据所述第一时钟信号的所述第三相位将所述低电位电压输出到所述第五晶体管的栅极，并且
其中，所述第十六晶体管根据所述第一时钟信号的所述第三相位将所述低电位电压输出到所述第九晶体管的栅极。
14.一种显示装置，该显示装置包括：
显示面板；
选通驱动器，该选通驱动器被设置在所述显示面板中以输出选通电压，所述选通电压由第一时钟信号以及与所述第一时钟信号不同的第二时钟信号配置，并且所述选通驱动器包括多个级；以及
数据驱动器，该数据驱动器在写入时段期间输出数据电压，并且在维持时段期间输出基准电压，
其中，所述多个级中的每一个级包括：
输出单元，该输出单元通过RQ节点的电压、PQ节点的电压和QB节点的电压输出选通电压，其中，所述输出单元包括：
第一晶体管，该第一晶体管根据所述RQ节点的电压输出所述第一时钟信号作为所述选通电压；
第二晶体管，该第二晶体管根据所述PQ节点的电压输出所述第二时钟信号作为所述选通电压；以及
第三晶体管，该第三晶体管根据所述QB节点的电压输出低电位电压作为所述选通电压；
第一控制器，该第一控制器控制所述RQ节点；
第二控制器，该第二控制器控制所述PQ节点；以及
第三控制器，该第三控制器控制所述QB节点，
其中，所述第一控制器包括：
第四晶体管，该第四晶体管根据所述第一时钟信号的第四相位将前一级的选通电压输出到所述RQ节点；
第八晶体管，该第八晶体管根据所述PQ节点的电压将所述低电位电压输出到所述RQ节点；以及
第十晶体管，该第十晶体管根据所述QB节点的电压将所述低电位电压输出到所述RQ节点，
其中，所述第二控制器包括：
第五晶体管，该第五晶体管根据所述第二时钟信号的第四相位将所述前一级的选通电压输出到所述PQ节点；
第七晶体管，该第七晶体管根据所述RQ节点的电压将所述低电位电压输出到所述PQ节点；以及
第十一晶体管，该第十一晶体管根据所述QB节点的电压将所述低电位电压输出到所述PQ节点，并且
其中，所述第三控制器包括：
第六晶体管，该第六晶体管根据所述前一级的选通电压将所述低电位电压输出到所述QB节点；以及
第九晶体管，该第九晶体管根据所述第一时钟信号的第三相位将高电位电压输出到所述QB节点。
15.根据权利要求14所述的显示装置，其中，所述第一时钟信号具有第一相位、所述第三相位和所述第四相位，
其中，所述第二时钟信号具有第一相位和所述第四相位，并且
其中，所述第二时钟信号的所述第四相位不同于所述第一时钟信号的所述第一相位和所述第三相位。
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