CN105702222B - 移位寄存器单元、栅极驱动装置、显示装置和驱动方法 - Google Patents

Abstract

一种移位寄存器单元、栅极驱动装置、显示装置和驱动方法。移位寄存器单元包括：输入模块，基于输入信号控制上拉控制节点的电位；下拉控制模块，在第一信号为第一电平期间，基于输入信号、上拉控制节点的电位，控制下拉控制节点的电位；下拉模块，基于所述下拉控制节点的电位，对所述上拉控制节点的电位进行下拉；上拉模块，基于所述上拉控制节点的电位和所述时钟信号，控制从信号输出端输出的输出信号；以及复位模块，在第二信号为第二电平期间，基于下拉控制节点的电位对所述输出信号进行复位。根据本发明的移位寄存器单元、栅极驱动装置、显示装置和驱动方法，能够提高移位寄存器单元的稳定性，提高移位寄存器单元的使用寿命。

Description

移位寄存器单元、栅极驱动装置、显示装置和驱动方法

技术领域

本发明涉及移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、包括该栅极驱动装置的显示装置、以及应用于该移位寄存器单元的驱动方法。

背景技术

目前，液晶显示器得到了广泛的应用。在晶体管液晶显示器TFT-LCD(Thin FilmTransistor-liquid crystal Display)中，通过栅极驱动装置对像素区域的各个晶体管的栅极提供栅极驱动信号。在GOA技术(Gate Driver on Array或者Gate On Array，阵列基板行驱动)中，在液晶显示器的阵列基板上通过阵列工艺形成栅极驱动装置，从而能够降低成本、简化工序。

在采用GOA技术形成的栅极驱动装置包括多级的移位寄存器模块，各级移位寄存器模块分别与像素区域的晶体管的不同的栅线连接。具体地，各个移位寄存器模块分别与按行形成的像素区域的晶体管的栅线连接，通过各级移位寄存器模块输出的驱动输出信号，对相应的行的晶体管进行导通/截止等控制。例如，在某个移位寄存器模块输出高电平的驱动输出信号时，与其连接的行的晶体管被导通。然后，被导通的行的晶体管根据数据驱动装置输出的信号而进行亮度控制。

此外，各级的移位寄存器模块也可以由多个移位寄存器单元构成，该多个移位寄存器单元都与按行形成的像素区域的晶体管的栅线连接，从而对该行的晶体管进行导通/截止等的控制。具体地，各级的移位寄存器模块由两个移位寄存器单元构成，该两个移位寄存器单元交替地对所连接的像素区域的晶体管的栅线输出栅极驱动信号。在进行如上的交替驱动时，在一个移位寄存器单元进行动作而输出栅极驱动信号时，另一个移位寄存器单元可以停止动作。

如上，在液晶显示器中，在移位寄存器单元无法正常工作时，液晶显示器无法进行正常的显示。因此，移位寄存器单元的稳定性要求变高。

发明内容

本发明提供一种移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、包括该栅极驱动装置的显示装置、以及应用于该移位寄存器单元的驱动方法，能够提高移位寄存器单元的稳定性，提高移位寄存器单元的使用寿命。

根据本发明的第一方面，提供一种移位寄存器单元。所述移位寄存器单元包括：输入模块，其输入端接收输入信号，配置为基于输入信号控制上拉控制节点的电位；下拉控制模块，与第一信号的输入端、所述输入信号的输入端、所述上拉控制节点连接，配置为在第一信号为第一电平期间，基于输入信号、上拉控制节点的电位，控制下拉控制节点的电位；下拉模块，与所述下拉控制节点连接，配置为基于所述下拉控制节点的电位，对所述上拉控制节点的电位进行下拉；上拉模块，与所述上拉控制节点、时钟信号的输入端连接，配置为基于所述上拉控制节点的电位和所述时钟信号，控制从信号输出端输出的输出信号；以及复位模块，与第二信号的输入端、所述下拉控制节点连接，配置为在第二信号为第二电平期间，基于下拉控制节点的电位对所述输出信号进行复位。

根据本发明的第二方面，提供一种栅极驱动电路。所述栅极驱动装置包括对N行像素阵列分别进行驱动的N级移位寄存器模块，其中N是大于1的整数，同级移位寄存器模块包括如上所述的第一移位寄存器单元和如上所述的第二移位寄存器单元，所述第一移位寄存器单元的第一信号与所述第二移位寄存器单元的第二信号相同，所述第一移位寄存器单元的第二信号与所述第二移位寄存器单元的第一信号相同。在时钟信号有效的阶段，在偶数级的移位寄存器模块中输入的时钟信号与在奇数级的移位寄存器模块中输入的时钟信号交替成为第一电平，第n级移位寄存器模块的第一移位寄存器单元的输入信号的输入端与第n-1级移位寄存器模块的第一移位寄存器单元的信号输出端连接，第n级移位寄存器模块的第二移位寄存器单元的输入信号的输入端与第n-1级移位寄存器模块的第二移位寄存器单元的信号输出端连接，其中，1<n<＝N，第1级移动寄存器模块的第一移位寄存器单元和第二移位寄存器单元的输入信号的输入端与起始信号的输出端连接。

根据本发明的第三方面，提供一种显示装置。所述显示装置包括：显示面板；如上所述的栅极驱动装置，配置为对显示面板输出驱动输出信号。

根据本发明的第四方面，提供一种应用于移位寄存器单元的驱动方法，所述驱动方法包括：基于输入信号控制上拉控制节点的电位；基于所述上拉控制节点的电位和所述时钟信号，控制从信号输出端输出的输出信号；在第一信号为第一电平期间，基于输入信号、上拉控制节点的电位，控制下拉控制节点的电位；基于所述下拉控制节点的电位，对所述上拉控制节点的电位进行下拉；以及在第二信号为第二电平期间，基于下拉控制节点的电位对所述输出信号进行复位。

根据本发明的移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、包括该栅极驱动装置的显示装置、以及应用于该移位寄存器单元的驱动方法，能够提高移位寄存器单元的稳定性，提高移位寄存器单元的使用寿命。

附图说明

图1是表示本发明的实施方式中应用的双扫描栅极驱动装置的示意图。

图2是例示图1所示的双扫描栅极驱动装置中使用的移位寄存器单元的功能框图。

图3是例示图1所示的双扫描栅极驱动装置中的上拉模块和复位模块的结构图。

图4是表示本发明的实施方式的栅极驱动装置的功能框图。

图5是表示本发明的实施方式的移位寄存器单元的功能框图。

图6是表示本发明的实施方式的移位寄存器单元的结构的例示图。

图7是表示本发明的实施方式的移位寄存器单元的功能框图。

图8是例示图4所示的栅极驱动装置中的各个信号的波形图。

图9是表示本发明的实施方式的显示装置的功能框图。

图10是表示本发明的实施方式的驱动方法的流程图。

具体实施方式

下面，参照附图来具体说明本发明的实施方式。提供以下参照附图的描述，以帮助对由权利要求及其等价物所限定的本发明的示例实施方式的理解。其包括帮助理解的各种具体细节，但它们只能被看作是示例性的。因此，本领域技术人员将认识到，可对这里描述的实施方式进行各种改变和修改，而不脱离本发明的范围和精神。而且，为了使说明书更加清楚简洁，将省略对本领域熟知功能和结构的详细描述。

本发明的实施方式中采用的晶体管是源极和漏极对称的，所有晶体管的源极和漏极在名称上可以互换。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体管，在以下的说明中，当采用N型晶体管时，其第一极可以是源极，第二极可以是漏极。本发明的实施方式中采用的晶体管可以为N型晶体管，也可以为P型晶体管。在以下实施例中，以晶体管均为N型晶体管为例进行的说明，即栅极的信号是高电平时，晶体管导通。可以想到，当采用P型晶体管时，需要相应调整控制信号的电平和时序。

首先，参照图1来说明本发明的实施方式中应用的双扫描栅极驱动装置。图1是表示本发明的实施方式中应用的双扫描栅极驱动装置的示意图。

图1所示的双扫描栅极驱动装置包括对各行像素阵列分别进行驱动的移位寄存器单元10A和移位寄存器单元10B。具体地，在具有N行的像素阵列的情况下，双扫描栅极驱动装置包括N级的移位寄存器单元10A和移位寄存器单元10B。各级的移位寄存器单元10A和移位寄存器单元10B对相应的行的像素阵列提供栅极驱动信号。其中，N是大于1的整数。

此外，图1所示的双扫描栅极驱动装置中还可以包括用来生成起始输入信号、时钟信号等的GOA控制信号生成模块。各个移位寄存器单元根据由GOA控制信号生成模块生成的控制信号，对相应的行的像素阵列提供栅极驱动信号。

其中，同一级的移位寄存器单元10A和移位寄存器单元10B对相同的行的像素阵列提供栅极驱动信号。具体地，移位寄存器单元10A和移位寄存器单元10B交替地对像素阵列提供栅极驱动信号。例如，在某一阶段由移位寄存器单元10A对像素阵列提供栅极驱动信号的情况下，在该某一阶段中移位寄存器单元10B不输出栅极驱动信号。此外，在其他的某一阶段由移位寄存器单元10B对像素阵列提供栅极驱动信号的情况下，在该其他的某一阶段中移位寄存器单元10A不输出栅极驱动信号。

具体地，图2是例示图1所示的双扫描栅极驱动装置中使用的移位寄存器单元的功能框图。其中，交替地对像素阵列提供栅极驱动信号的移位寄存器单元10A和移位寄存器单元10B的结构相同。下面，以移位寄存器单元10A的结构为例，说明移位寄存器单元10的结构。

如图2所示，移位寄存器单元10包括输入模块101、下拉控制模块102、下拉模块103、复位模块104、上拉模块105。

输入模块101的输入端接收输入信号，并且输入模块101基于输入信号控制上拉控制节点PU的电位。

返回到图1，在图1所示的双扫描栅极驱动装置中，第1级的移位寄存器单元(即，向第1行的像素阵列提供栅极驱动信号的移位寄存器单元10A和移位寄存器单元10B)中，输入模块101的输入端接收由GOA控制信号生成模块生成的起始信号。此外，在第n级的移位寄存器单元(即，向第n行的像素阵列提供栅极驱动信号的移位寄存器单元10A和移位寄存器单元10B)中，输入模块101的输入端接收由n-1级的移位寄存器单元输出的栅极驱动信号。其中，N表示像素阵列的行的数目，同样表示移位寄存器单元的级的数目。n是大于1小于等于N的整数。

此外，在以下的说明中，由两个或多个移位寄存器单元对同一行的像素阵列提供栅极驱动信号的情况下，表述为由该两个或多个移位寄存器单元构成与该行的像素阵列对应的移位寄存器模块。即，第n级的移位寄存器模块包括第n级的多个移位寄存器单元(在图1的例子中为移位寄存器单元10A和移位寄存器单元10B)。

下拉控制模块102与输入信号的输入端、上拉控制节点PU连接，基于输入信号和上拉控制节点PU的电位，控制下拉控制节点PD的电位。

在同一级的多个移位寄存器单元中，由某个移位寄存器单元10对像素阵列输出栅极驱动信号的情况下，在同一级的多个移位寄存器单元中的其他移位寄存器单元不对像素阵列输出栅极驱动信号。

例如，在各个移位寄存器单元10中接收例如由GOA控制信号生成模块生成的使能信号，在所接收到的使能信号处于特定电平的情况下，基于输入信号和上拉控制节点PU的电位，控制下拉控制节点PD的电位，反之在所接收到的使能信号没有处于特定电平的情况下，不对下拉控制节点PD的电位进行控制。

具体地，在图1中，在同一级的移位寄存器模块中包括两个移位寄存器单元10A、10B的情况下，使输入到移位寄存器单元10A和移位寄存器单元10B的两个使能信号交替地处于特定电平。例如，在输入到移位寄存器单元10A的使能信号处于特定电平(高电平)时，输入到移位寄存器单元10B的使能信号处于低电平。再如，在输入到移位寄存器单元10A的使能信号没有处于高电平时，输入到移位寄存器单元10B的使能信号处于高电平。

下拉模块103与下拉控制节点PD连接，配置为基于下拉控制节点PD的电位，对上拉控制节点的电位进行下拉。

如上所述，在下拉控制模块102中输入的使能信号处于特定电平的情况下，对下拉控制节点PD的电位进行控制。此时，下拉模块103能够基于被控制的下拉控制节点PD的电位，对上拉控制节点的电位进行下拉。反之，在下拉控制模块102中输入的使能信号没有处于特定电平的情况下，不对下拉控制节点PD的电位进行控制。此时，下拉模块103无法基于下拉控制节点PD的电位，对上拉控制节点的电位进行下拉。

复位模块104与下拉控制节点PD连接，配置为基于下拉控制节点PD的电位对从信号输出端输出的输出信号进行复位。

如上所述，在下拉控制模块102中输入的使能信号处于特定电平的情况下，对下拉控制节点PD的电位进行控制。此时，复位模块104能够基于被控制的下拉控制节点PD的电位，对输出信号(即，对像素阵列输出的栅极驱动信号)进行复位。反之，在下拉控制模块102中输入的使能信号没有处于特定电平的情况下，不对下拉控制节点PD的电位进行控制。此时，复位模块104无法基于下拉控制节点PD的电位，对输出信号进行复位。

上拉模块105与上拉控制节点PU、时钟信号的输入端连接，基于上拉控制节点PU的电位和时钟信号，控制从信号输出端输出的输出信号(即，对像素阵列输出的栅极驱动信号)。

返回到图1，在图1所示的双扫描栅极驱动装置中，在奇数级的移位寄存器单元(10A、10B)中输入的时钟信号为第一时钟信号CLK1，在偶数级的移位寄存器单元(10A、10B)中输入的时钟信号为第二时钟信号CLK2。具体地，第一时钟信号CLK1和第二时钟信号CLK2交替成为第一电平(例如，高电平)。此外，在以下的说明中，针对某一级的移位寄存器模块进行说明的情况下，将第一时钟信号和第二时钟信号统称为时钟信号。

此外，在各级的移位寄存器单元中输入的时钟信号的方式和具体波形不限定于上述的例子，只要能够由各级的移位寄存器模块能够依次向N行的像素阵列输出用于导通相应的行的栅极驱动信号即可。

图3是例示图1所示的双扫描栅极驱动装置中上拉模块和复位模块的结构图。

其中，图3所示的上拉模块和复位模块是在各级移位寄存器模块中包含的多个移位寄存器单元的上拉模块和复位模块。

具体地，图3中的上拉模块105A和复位模块104A包含于移位寄存器单元10A，图3中的上拉模块105B和复位模块104B包含于移位寄存器单元10B。

如图3所示，上拉模块105A包括晶体管M3A，复位模块104A包括晶体管M4A。同样，上拉模块105B包括晶体管M3B，复位模块104B包括晶体管M4B。

在本发明的实施方式中可选地，在移位寄存器单元10A中输入的使能信号处于特定电平(高电平)的情况下，上拉模块105A基于上拉控制节点PU和时钟信号CLK，对栅极驱动信号进行上拉。此外，在移位寄存器单元10A中输入的使能信号处于特定电平(高电平)的情况下，复位模块104A基于下拉控制节点PD，对栅极驱动信号进行下拉。

如上所述，在移位寄存器单元10A中输入的使能信号处于特定电平(高电平)的情况下，在移位寄存器单元10B中输入的使能信号没有处于特定电平。此时，在移位寄存器单元10B中的下拉控制节点PD处于低电平。因此，复位模块104B中包含的晶体管M4B的栅极源级电压为0V，从而在晶体管M4B中流过一定的漏电流。

当在移位寄存器单元10A中输出高电平的栅极驱动信号的情况下，由于在移位寄存器单元10B中的M4B中流过一定的漏电流，从而导致栅极驱动信号会产生变形。具体地，由于M4B中流过的漏电流，在移位寄存器单元10A中输出的高电平的栅极驱动信号的电压会降低，从而导致在像素阵列中无法稳定地进行工作。

下面，参照图4来说明本发明的实施方式的栅极驱动装置。图4是表示本发明的实施方式的栅极驱动装置的功能框图。

图4所示的栅极驱动装置包括对各行像素阵列分别进行驱动的N级移位寄存器模块。各级移位寄存器模块分别包括移位寄存器单元20A和移位寄存器单元20B。即，栅极驱动装置包括N个移位寄存器单元20A和N个移位寄存器单元20B。同级的移位寄存器单元20A和移位寄存器单元20B对相同行的像素阵列输出栅极驱动信号。

此外，在图4所示的栅极驱动装置中，还包括用于生成各种控制信号的GOA控制信号生成模块。该GOA控制信号生成模块例如生成第一时钟信号CLK1、第二时钟信号CLK2、使能信号CKVA、使能信号CKVB、起始信号STV。其中，GOA控制信号生成模块不是必须设置的，例如栅极驱动装置也可以从其他的外部装置接收上述的各种控制信号。此外，在图4中为了便于图示而分别表示了两个GOA控制信号生成模块，但是也可以仅设置一个GOA控制信号生成模块并分别向移位寄存器单元20A和移位寄存器单元20B提供控制信号。

以下，结合图8所示的各个信号的波形图，进行说明。图8是表示图4所示的栅极驱动装置中的各个信号的波形图。

在图4所示的栅极驱动装置中，第1级的移位寄存器单元20A和20B中输入起始信号STV，从而能够向第1行的像素阵列输出对该起始信号STV进行了移位后的栅极驱动信号。其中，以下也将对像素阵列输出的栅极驱动信号表述为移位寄存器单元20的输出端输出的输出信号。

此外，在图4所示的栅极驱动装置中，第n级的移位寄存器单元20A接收第n-1级的移位寄存器单元20A输出的输出信号，从而能够向第n行的像素阵列输出对n-1级的移位寄存器单元20A的输出信号进行移位后的输出信号。同样，第n级的移位寄存器单元20B接收第n-1级的移位寄存器单元20B输出的输出信号，从而能够向第n行的像素阵列输出对n-1级的移位寄存器单元20B的输出信号进行移位后的输出信号。其中，n是大于1小于等于N的整数。

如图8所示，在第1级的移位寄存器的输出信号相对于起始信号STV进行了移位。此外，在第n级的移位寄存器的输出信号相对于第n-1级的移位寄存器单元的输出信号进行了移位。

在图4所示的栅极驱动装置中，例如由GOA控制信号生成模块生成第一时钟信号CLK1、第二时钟信号CLK2。其中，第一时钟信号CLK1输入到奇数级的移位寄存器模块(例如，第1级、第3级、第5级)中包含的移位寄存器单元20A和20B。此外，第二时钟信号CLK2输入到偶数级的移位寄存器模块(例如，第2级、第4级、第6级)中包含的移位寄存器单元20A和20B。在本发明的实施方式中，第一时钟信号CLK1与第二时钟信号CLK2交替成为第一电平。即，在第一时钟信号CLK1成为高电平时，第二时钟信号CLK2成为低电平，反之在第一时钟信号CLK1成为低电平时，第二时钟信号CLK2成为高电平。并且，第一时钟信号CLK1和第二时钟信号CLK2的周期优选为相同。

具体地，如图8所示，在偶数帧和奇数帧中时钟信号有效，在空白阶段时钟信号无效。即，在空白阶段中，包括第一时钟信号CLK1和第二时钟信号CLK2的时钟信号保持在低电平(也可以保持在高电平)。另一方面，在偶数帧和奇数帧中，第一时钟信号CLK1周期性地在高电平和低电平之前转换，第二时钟信号CLK2周期性地在高电平和低电平之间转换。其中，在空白阶段中时钟信号无效，从而在空白阶段移位寄存器单元20A和移位寄存器单元20B无法向像素阵列输出栅极驱动信号。

此外，如图8所示，在时钟信号有效的阶段(即，偶数帧和奇数帧)中，在第一时钟信号CLK1成为高电平时，第二时钟信号CLK2成为低电平，反之在第一时钟信号CLK1成为低电平时，第二时钟信号CLK2成为高电平。

在图4所示的栅极驱动装置中，各级的移位寄存器单元20A中接收使能信号CKVA和使能信号CKVB。其中，在使能信号CKVA处于第一电平的情况下，移位寄存器单元20A进行动作。即，在使能信号CKVA处于第一电平的情况下，移位寄存器单元20A根据输入信号(如上所述的起始信号或上一级的输出信号)、时钟信号等而输出对输入信号进行移位后的栅极驱动信号。此外，在使能信号CKVA没有处于特定电平的情况下，移位寄存器单元20A不进行动作。

另一方面，在图4所示的栅极驱动装置中，各级的移位寄存器单元20B中也接收使能信号CKVA和使能信号CKVB。其中，在使能信号CKVB处于第一电平的情况下，移位寄存器单元20B进行动作。即，在使能信号CKVB处于第一电平的情况下，移位寄存器单元20B根据输入信号(如上所述的起始信号或上一级的输出信号)、时钟信号等而输出对输入信号进行移位后的栅极驱动信号。此外，在使能信号CKVB没有处于第一电平的情况下，移位寄存器单元20B不进行动作。

此外，在本发明的实施方式中优选为，使能信号CKVA和使能信号CKVB交替地处于第一电平。由此，在图4所示的栅极驱动装置中，在同一级的移位寄存器模块中包含的移位寄存器单元20A和移位寄存器单元20B交替地对像素阵列输出栅极驱动信号。

具体地，如图8所示，在时钟信号的有效阶段，使能信号CKVA和使能信号CKVB交替地处于第一电平(例如，高电平)。例如，在奇数帧中，使能信号CKVA处于高电平，相对于此使能信号CKVB处于低电平。此外，在偶数帧中，使能信号CKVB处于高电平，相对于此使能信号CKVA处于低电平。

如图8所示，在使能信号CKVA处于高电平的奇数帧中，由各级的移位寄存器单元20A输出栅极驱动信号，在使能信号CKVB处于高电平的偶数帧中，由各级的移位寄存器单元20B输出栅极驱动信号。

如上所述，在图4所示的栅极驱动装置中，通过使能信号CKVA和使能信号CKVB，由移位寄存器单元20A和移位寄存器单元20B交替地输出栅极驱动信号。

此外，在图4所示的栅极驱动装置中，在各级的移位寄存器单元20A中接收的使能信号CKVB被用来防止在由各级的移位寄存器单元20B输出栅极驱动信号的情况下如图3所示的复位模块中产生漏电流。同样，在各级的移位寄存器单元20B中接收的使能信号CKVA被用来防止在由各级的移位寄存器单元20A输出栅极驱动信号的情况下如图3所示的复位模块中产生漏电流。

由此，在图4所示的栅极驱动装置中，在由各级的移位寄存器单元20A或移位寄存器单元20B输出的栅极驱动信号的电平不会降低，从而能够保证像素阵列稳定地进行工作。

下面，参照图5至图7来进行具体说明移位寄存器单元的结构。图5和图7是表示本发明的实施方式的移位寄存器单元的功能框图。其中，在图5中表示了移位寄存器单元20A的功能框图，在图7中表示了移位寄存器单元20B的功能框图。图6是表示本发明的实施方式的移位寄存器单元的结构的例示图。

首先说明移位寄存器单元20A的结构。如图5所示，移位寄存器单元20A包括输入模块201A、下拉控制模块202A、下拉模块203A、复位模块204A和上拉模块205A。

输入模块201A的输入端接收输入信号，并且输入模块201A基于输入信号控制上拉控制节点PU的电位。

在图4所示的双扫描栅极驱动装置中，第1级的移位寄存器单元20A中，输入模块201A的输入端接收起始信号STV。此外，在第n级的移位寄存器单元20A中，输入模块201A的输入端接收由n-1级的移位寄存器单元输出的栅极驱动信号。其中，N表示像素阵列的行的数目，同样表示移位寄存器单元的级的数目。n是大于1小于等于N的整数。

具体地，如图6所示，输入模块201A包括晶体管M1。其中，晶体管M1的第一极和栅极与输入端连接，其第二极与上拉控制节点PU连接。

下拉控制模块202A与使能信号CKVA的输入端、输入信号的输入端、上拉控制节点PU连接，配置为在使能信号CKVA为第一电平期间，基于输入信号和上拉控制节点PU的电位，控制下拉控制节点PD的电位。

具体地，在移位寄存器单元20A中，下拉控制模块202A例如在使能信号CKVA为高电平期间，执行对下拉控制节点PD的电位的控制处理。在移位寄存器单元20A中使能信号CKVA作为上述的第一信号。

具体地，如图6所示，下拉控制模块202A包括晶体管M7(对应于技术方案中的第二晶体管)、晶体管M5(对应于技术方案中的第三晶体管)、晶体管M6(对应于技术方案中的第五晶体管)、晶体管M8(对应于技术方案中的第四晶体管)、晶体管M9(对应于技术方案中的第六晶体管)。

其中，晶体管M7的第一极和栅极与使能信号CKVA的输入端连接。晶体管M5的第一极与使能信号CKVA的输入端连接，其栅极与晶体管M7的第二极连接，其第二极与下拉控制节点PD连接。

此外，晶体管M8的第一极与晶体管M7的第二极连接，其栅极与上拉控制节点PU连接，其第二极与低电平输入端VGL连接。晶体管M6的第一极与下拉控制节点PD连接，其栅极与上拉控制节点PU连接，其第二极与低电平输入端VGL连接。晶体管M9的第一极与下拉控制节点PD连接，其栅极与输入信号的输入端连接，其第二极与低电平输入端VGL连接。

在使能信号CKVA为高电平时，能够将下拉控制节点PD的电位控制成，除了输入信号为高电平、上拉控制节点PU的电位为高电平的情况之外，能够将下拉控制节点PD维持在高电平。从而能够通过后述的下拉模块203A和复位模块204A来对上拉控制节点PU的电位和输出信号的电位进行下拉。此外，在使能信号CKVA为低电平时，下拉控制节点PD的电位变为低电平。

优选地，下拉控制模块202A与使能信号CKVB的输入端连接，在使能信号CKVB为第一电平期间，对下拉控制节点PD进行下拉。例如，在使能信号CKVB为高电平期间，下拉控制模块202A对下拉控制节点PD的电位进行下拉。

具体地，如图6所示，下拉控制模块202A还包括晶体管M11(对应于技术方案中的第七晶体管)。其中，晶体管M11的第一极与下拉控制节点PD连接，其栅极与使能信号CKVB的输入端连接，其第二极与低电平输入端连接。

在本发明的实施方式中，通过在使能信号CKVB为第一电平期间，对下拉控制节点PD进行下拉，从而能够在使能信号CKVA变为第二电平(例如，低电平)时，能够快速地将下拉控制节点的电位稳定在低电平。

下拉模块203A与下拉控制节点PD连接，配置为基于下拉控制节点PD的电位，对上拉控制节点PU的电位进行下拉。

如上所述，除了输入信号为高电平、上拉控制节点PU的电位为高电平的情况之外，下拉控制模块202A能够将下拉控制节点PD维持在高电平。例如在下拉控制节点PD处于高电平时，下拉模块203A对上拉控制节点PU的电位进行下拉。另一方面，在输入信号为高电平的情况下，下拉控制节点PD处于低电平，从而下拉模块203A不会对上拉控制节点PU的电位进行下拉。

此外，在本发明的实施方式中优选地，下拉模块203A还与使能信号CKVB的输入端连接，在使能信号CKVB为第二电平期间，基于下拉控制节点PD的电位，对上拉控制节点PU的电位进行下拉。

如上所述，在时钟信号有效的期间，在使能信号CKVB为第二电平(低电平)期间，使能信号CKVA为第一电平，从而下拉控制模块202A正常地进行工作。

具体地，如图6所示，下拉模块203A包括晶体管M10(对应于技术方案中的第一晶体管)。其中，晶体管M10的第一极与上拉控制节点PU连接，其栅极与下拉控制节点PD连接，其第二极与使能信号CKVB的输入端连接。

由此，在使能信号CKVB为高电平时，如上所述，下拉控制节点PD的电位变为低电平，从而下拉模块203A的晶体管M10的栅极漏极电压小于0，不会流过漏电流。

复位模块204A与使能信号CKVB的输入端、下拉控制节点PD连接，配置为在使能信号CKVB为第二电平期间，基于下拉控制节点的电位对从信号输出端输出的输出信号进行复位。在移位寄存器单元20A中使能信号CKVA作为第二信号。

其中，在时钟信号有效的阶段，在使能信号CKVA为高电平时，使能信号CKVB为低电平。从而，复位模块204A能够在下拉控制模块202进行正常的工作(除了输入信号为高电平、上拉控制节点PU的电位为高电平的情况之外，将下拉控制节点PD维持在高电平)时，在除了输入信号为高电平、上拉控制节点PU的电位为高电平的情况之外，将从输出端输出的栅极驱动信号进行下拉。

具体地，如图6所示，复位模块204A包括晶体管M4(对应于技术方案中的第八晶体管)。其中，晶体管M4的第一极与信号输出端连接，其栅极与下拉控制节点PD连接，其第二极与使能信号CKVB的输入端连接。

另一方面，在使能信号CKVB为高电平(使能信号CKVA为低电平)期间，由同一级的移位寄存器单元20B输出栅极驱动信号。此时，通过使能信号CKVA的作用，下拉控制节点PD的电位为低电平。因此，例如复位模块204A中包括的晶体管M4的栅极源级电压小于0，从而能够避免如图3所示那样在晶体管M4中产生漏电流，由此移位寄存器单元20B中输出的栅极驱动信号不会产生干扰。

上拉模块205A与上拉控制节点PU、时钟信号的输入端连接，基于上拉控制节点PU的电位和时钟信号，控制从信号输出端输出的输出信号(即，对像素阵列输出的栅极驱动信号)。

其中，时钟信号的输入端输入第一时钟信号CLK1还是输入第二时钟信号CLK2，取决于包括该上拉模块205A的移位寄存器单元20A是偶数级的移位寄存器单元还是奇数级的移位寄存器单元。具体地，在奇数级的移位寄存器单元20A中包括的上拉模块205A中输入第一时钟信号CLK1，在偶数级的移位寄存器单元20A中包括的上拉模块205A中输入第二时钟信号CLK2。

具体地，如图6所示，上拉模块205A包括晶体管M3和电容器C1。其中，晶体管M3的第一极与时钟信号的输入端连接，其栅极与上拉控制节点PU连接，其第二极与输出信号的输出端连接。此外，电容器C1的一端与上拉控制节点PU连接，其另一端与输出信号的输出端连接。

通过图5至图6所示的移位寄存器单元20A的结构，能够从输出端输出对输入信号进行了移位后的输出信号。

此外，在以上说明的移位寄存器单元20A并非限定于与移位寄存器单元20B一起构成同级的移位寄存器模块。例如，也可以单独使用移位寄存器单元20A，只要能够适当地设定使能信号CKVA和使能信号CKVB即可。即，本发明的实施方式的移位寄存器单元20A并非限定于在如图4所示的双扫描栅极驱动装置中使用。

此外，如图7所示，移位寄存器单元20B中包括输入模块201B、下拉控制模块202B、下拉模块203B、复位模块204B和上拉模块205B。在这里，移位寄存器单元20B中包括的各个模块的功能和结构与移位寄存器单元20A基本功能和结构基本相同。

在移位寄存器单元20B中，在与移位寄存器单元20A中接收使能信号CKVA的端口对应的端口中，接收使能信号CKVB，并且在与移位寄存器单元20A中接收使能信号CKVB的端口对应的端口中，接收使能信号CKVA。即，在移位寄存器单元20B中，使能信号CKVB作为上述的第一信号，使能信号CKVA作为上述的第二信号。

具体地，下拉控制模块202B与使能信号CKVB的输入端、输入信号的输入端、上拉控制节点连接，配置为在使能信号CKVB为第一电平期间，基于输入信号、上拉控制节点的电位控制下拉控制节点的电位。

下拉控制模块202B优选地与使能信号CKVA的输入端连接，在使能信号CKVA为第一电平期间，对下拉控制节点的电位进行下拉。

复位模块204B与使能信号CKVA的输入端、下拉控制节点PD连接，配置为在使能信号CKVB为第二电平期间，基于下拉控制节点的电位对从信号输出端输出的输出信号进行复位。

此外，在下拉模块203B中优选地，与使能信号CKVA的输入端连接，在使能信号CKVA为第二电平期间，基于下拉控制节点的电位，对上拉控制节点的电位进行下拉。

根据本发明的实施方式的移位寄存器单元，在不向像素阵列输出栅极驱动信号的期间，能够防止移位寄存器单元的复位模块产生漏电流，从而能够提高移位寄存器单元的稳定性，提高移位寄存器单元的使用寿命。并且，在移位寄存器单元中包括的下拉控制模块能够在使能信号的电平变换时，迅速地对下拉控制节点的电位进行下拉，从而能够进一步防止在使能信号的电平变换的时隙在复位模块中产生漏电流。

下面，参照图9来说明本发明的实施方式的显示装置。图9是表示本发明的实施方式的显示装置的功能框图。

如图9所示，显示装置包括显示面板、栅极驱动装置。此外，在图9所示的显示装置中，可以根据需要而设置其他的装置。例如，如图9所示，显示装置还可以包括数据驱动装置。

具体地，显示面板包括N行的像素阵列。在显示面板中包括的像素阵列以行为单位，根据来自栅极驱动装置的栅极驱动信号而导通。例如，在栅极驱动信号为高电平的情况下，对应的行的像素阵列被导通。

图9的显示装置所包括的栅极驱动装置可以采用图4所示的结构。如上所述，图4所示的栅极驱动装置包括N级的移位寄存器模块，各级的移位寄存器模块对相应的行的像素阵列输出栅极驱动信号。其中，各级的移位寄存器模块例如由移位寄存器单元20A和移位寄存器单元20B构成。

此外，在特定行的像素阵列被导通的情况下，根据来自数据驱动装置的信号而进行亮度等的控制。其中，参照图8所示的各级的移位寄存器单元输出的栅极驱动信号，N行的像素阵列依次被导通，从而能够根据数据驱动装置的输出信号而在整个显示面板上显示输出画面。

下面，参照图10来说明本发明的实施方式的应用于移位寄存器单元的控制方法。图10是表示本发明的实施方式的控制方法的流程图。

在步骤S1中，基于输入信号控制上拉控制节点的电位。

具体地，在应用于图5所示的移位寄存器单元20A的情况下，输入模块201A的输入端接收输入信号，并且输入模块201A基于输入信号控制上拉控制节点PU的电位。例如，如图6所示，输入模块201A包括晶体管M1。通过晶体管M1，输入模块201A能够将输入信号传递到上拉控制节点PU。

在步骤S2中，基于上拉控制节点PU的电位和时钟信号，控制从信号输出端输出的输出信号。

具体地，在应用于图5所示的移位寄存器单元20A的情况下，上拉模块205A与上拉控制节点PU、时钟信号的输入端连接，基于上拉控制节点PU的电位和时钟信号，控制从信号输出端输出的输出信号(即，对像素阵列输出的栅极驱动信号)。

具体地，如图6所示，上拉模块205A包括晶体管M3和电容器C1。其中，晶体管M3的第一极与时钟信号的输入端连接，其栅极与上拉控制节点PU连接，其第二极与输出信号的输出端连接。此外，电容器C1的一端与上拉控制节点PU连接，其另一端与输出信号的输出端连接。

在步骤S3中，在第一信号为第一电平期间，基于输入信号、上拉控制节点的电位，控制下拉控制节点的电位。

具体地，在应用于图5所示的移位寄存器单元20A的情况下，下拉控制模块202A与使能信号CKVA的输入端、输入信号的输入端、上拉控制节点PU连接，配置为在使能信号CKVA为第一电平期间，基于输入信号和上拉控制节点PU的电位，控制下拉控制节点PD的电位。在移位寄存器单元20A中使能信号CKVA作为第一信号。

在使能信号CKVA为高电平时，能够将下拉控制节点PD的电位控制成，除了输入信号为高电平、上拉控制节点PU的电位为高电平的情况之外，能够将下拉控制节点PD维持在高电平。从而能够通过后述的下拉模块203A和复位模块204A来对上拉控制节点PU的电位和输出信号的电位进行下拉。此外，在使能信号CKVA为低电平时，下拉控制节点PD的电位变为低电平。

具体地，如图6所示，下拉控制模块202A包括晶体管M7、晶体管M5、晶体管M6、晶体管M8、晶体管M9。

在步骤S4中，基于下拉控制节点的电位，对上拉控制节点的电位进行下拉。

具体地，在应用于图5所示的移位寄存器单元20A的情况下，下拉模块203A与下拉控制节点PD连接，配置为基于下拉控制节点PD的电位，对上拉控制节点PU的电位进行下拉。在下拉控制节点PD处于高电平时，下拉模块203A对上拉控制节点PU的电位进行下拉。另一方面，在输入信号为高电平的情况下，下拉控制节点PD处于低电平，从而下拉模块203A不会对上拉控制节点PU的电位进行下拉。

例如，如图6所示，下拉模块203A包括晶体管M10。其中，晶体管M10的第一极与上拉控制节点PU连接，其栅极与下拉控制节点PD连接，其第二极与使能信号CKVB的输入端连接。

在步骤S5中，在第二信号为第二电平期间，基于下拉控制节点的电位对输出信号进行复位。

具体地，在应用于图5所示的移位寄存器单元20A的情况下，复位模块204A与使能信号CKVB的输入端、下拉控制节点PD连接，配置为在使能信号CKVB为第二电平期间，基于下拉控制节点的电位对从信号输出端输出的输出信号进行复位。在移位寄存器单元20A中使能信号CKVB作为第二信号。

其中，在时钟信号有效的阶段，在使能信号CKVA为高电平时，使能信号CKVB为低电平。从而，复位模块204A能够在下拉控制模块202进行正常的工作(除了输入信号为高电平、上拉控制节点PU的电位为高电平的情况之外，将下拉控制节点PD维持在高电平)时，在除了输入信号为高电平、上拉控制节点PU的电位为高电平的情况之外，将从输出端输出的栅极驱动信号进行下拉。

具体地，如图6所示，复位模块204A包括晶体管M4。其中，晶体管M4的第一极与信号输出端连接，其栅极与下拉控制节点PD连接，其第二极与使能信号CKVB的输入端连接。

另一方面，在使能信号CKVB为高电平(使能信号CKVA为低电平)期间，由同一级的移位寄存器单元20B输出栅极驱动信号。此时，通过使能信号CKVA的作用，下拉控制节点PD的电位为低电平。因此，例如复位模块204A中包括的晶体管M4的栅极源级电压小于0，从而能够避免如图3所示那样在晶体管M4中产生漏电流，由此移位寄存器单元20B中输出的栅极驱动信号不会产生干扰。

根据本发明的实施方式的控制方法，在不向像素阵列输出栅极驱动信号的期间，能够防止移位寄存器单元的复位模块产生漏电流，从而能够提高移位寄存器单元的稳定性，提高移位寄存器单元的使用寿命。

在上面详细描述了本发明的各个实施方式。然而，本领域技术人员应该理解，在不脱离本发明的原理和精神的情况下，可对这些实施方式进行各种修改，组合或子组合，并且这样的修改应落入本发明的范围内。

Claims (10)

1.一种移位寄存器单元，包括：

输入模块，其输入端接收输入信号，配置为基于输入信号控制上拉控制节点的电位；

下拉控制模块，与第一信号的输入端、所述输入信号的输入端、所述上拉控制节点连接，配置为在第一信号为第一电平期间，基于输入信号、上拉控制节点的电位，控制下拉控制节点的电位；

下拉模块，与所述下拉控制节点连接，配置为基于所述下拉控制节点的电位，对所述上拉控制节点的电位进行下拉；

上拉模块，与所述上拉控制节点、时钟信号的输入端连接，配置为基于所述上拉控制节点的电位和所述时钟信号，控制从信号输出端输出的输出信号；以及

复位模块，与第二信号的输入端、所述下拉控制节点连接，配置为在第二信号为第二电平期间，基于下拉控制节点的电位对所述输出信号进行复位，其中，在所述时钟信号有效的阶段，所述第一信号为第一电平时所述第二信号为第二电平，在所述第一信号为第二电平时所述第二信号为第一电平。

2.如权利要求1所述的移位寄存器单元，其中

所述下拉模块还与第二信号的输入端连接，在所述第二信号为第二电平期间，基于所述下拉控制节点的电位，对所述上拉控制节点的电位进行下拉。

3.如权利要求2所述的移位寄存器单元，其中

所述下拉模块包括：

第一晶体管，其第一极与上拉控制节点连接，其栅极与下拉控制节点连接，其第二极与所述第二信号的输入端连接。

4.如权利要求1所述的移位寄存器单元，其中

所述下拉控制模块与第二信号的输入端连接，在所述第二信号为第一电平期间，对所述下拉控制节点的电位进行下拉。

5.如权利要求1所述的移位寄存器单元，其中

所述下拉控制模块包括：

第二晶体管，其第一极和栅极与第一信号的输入端连接；

第三晶体管，其第一极与第一信号的输入端连接，其栅极与所述第二晶体管的第二极连接，其第二极与下拉控制节点连接；

第四晶体管，其第一极与所述第二晶体管的第二极连接，其栅极与上拉控制节点连接，其第二极与低电平输入端连接；

第五晶体管，其第一极与下拉控制节点连接，其栅极与上拉控制节点连接，其第二极与低电平输入端连接；

第六晶体管，其第一极与下拉控制节点连接，其栅极与输入信号的输入端连接，其第二极与低电平输入端连接。

6.如权利要求4所述的移位寄存器单元，其中

所述下拉控制模块包括：

第七晶体管，其第一极与下拉控制节点连接，其栅极与第二信号的输入端连接，其第二极与低电平输入端连接。

7.如权利要求1所述的移位寄存器单元，其中

所述复位模块包括：

第八晶体管，其第一极与信号输出端连接，其栅极与下拉控制节点连接，其第二极与第二信号的输入端连接。

8.一种栅极驱动装置，其中

所述栅极驱动装置包括对N行像素阵列分别进行驱动的N级移位寄存器模块，其中N是大于1的整数，

每一级移位寄存器模块包括第一移位寄存器单元和第二移位寄存器单元，所述第一移位寄存器单元和所述第二移位寄存器单元中的任一个都是权利要求1至7的任一项所述的移位寄存器单元，

所述第一移位寄存器单元的第一信号与所述第二移位寄存器单元的第二信号相同，所述第一移位寄存器单元的第二信号与所述第二移位寄存器单元的第一信号相同，

在时钟信号有效的阶段，在偶数级的移位寄存器模块中输入的时钟信号与在奇数级的移位寄存器模块中输入的时钟信号交替成为第一电平，

第n级移位寄存器模块的第一移位寄存器单元的输入信号的输入端与第n-1级移位寄存器模块的第一移位寄存器单元的信号输出端连接，第n级移位寄存器模块的第二移位寄存器单元的输入信号的输入端与第n-1级移位寄存器模块的第二移位寄存器单元的信号输出端连接，其中，1<n<＝N，

第1级移动寄存器模块的第一移位寄存器单元和第二移位寄存器单元的输入信号的输入端与起始信号的输出端连接。

9.一种显示装置，包括：

显示面板；

如权利要求8所述的栅极驱动装置，配置为对显示面板输出驱动输出信号。

10.一种驱动方法，应用于移位寄存器单元，所述驱动方法包括：

基于输入信号控制上拉控制节点的电位；

基于所述上拉控制节点的电位和时钟信号，控制从信号输出端输出的输出信号；

在第一信号为第一电平期间，基于输入信号、上拉控制节点的电位，控制下拉控制节点的电位；

基于所述下拉控制节点的电位，对所述上拉控制节点的电位进行下拉；以及

在第二信号为第二电平期间，基于下拉控制节点的电位对所述输出信号进行复位，

其中，在所述时钟信号有效的阶段，所述第一信号为第一电平时所述第二信号为第二电平，在所述第一信号为第二电平时所述第二信号为第一电平。