CN1629925A - 液晶显示器的栅极驱动装置和方法 - Google Patents

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Abstract

液晶显示器的一种栅极驱动装置包括一移位寄存器，提供给它的有相位彼此反转并各自具有半周期脉冲宽度的第一和第二半周期时钟信号，依次移相并各自具有一周期脉冲宽度的第一到第四一周期时钟信号，一起始脉冲，一高电平电源电压，和一低电平电源电压。移位寄存器响应起始脉冲及第一和第二半周期时钟信号产生半周期输出。移位寄存器还响应任何一个第一到第四一周期时钟信号从半周期输出结束时起按半周期延迟产生一周期输出。

Description

液晶显示器的栅极驱动装置和方法
本申请要求享有2003年12月17日提出的第92694/2003号韩国专利申请的利益，其在此引用以作参考。
技术领域
本发明涉及到液晶显示器，具体涉及到液晶显示器的栅极驱动装置和方法。
背景技术
液晶显示器(LCD)用电场控制液晶的光透射比来显示图像。
图1是按照现有技术的一种有源矩阵液晶显示器件的结构示意图。参见图1，有源矩阵LCD包括一个液晶显示面板13。LCD面板13包括按矩阵布置的(m×n)个液晶单元Clc，m条数据线D1到Dm和n条栅极线G1到Gn彼此交叉。TFT被设置在数据线和栅极线的交叉点上。LCD面板包括对液晶显示面板13的数据线D1到Dm提供数据的数据驱动电路11。LCD13还包括对栅极线G1到Gn提供扫描脉冲的栅极驱动电路12。
液晶显示面板具有注入两个玻璃基板之间的液晶分子。彼此垂直交叉的数据线D1到Dm和栅极线G1到Gn被设置在液晶显示面板13的下玻璃基板上。设在数据线D1到Dm和栅极线G1到Gn之间各个交叉点上的TFT响应来自栅极线G1到Gn的扫描脉冲通过数据线D1到Dm向液晶单元C1c提供数据电压。为此要将TFT的栅极连接到栅极线G1到Gn，同时，漏极要连接到数据线D1到Dm。还要将TFT的源极连接到液晶单元Clc的象素电极。
液晶显示面板13的上玻璃基板设有黑色矩阵、滤色片和公共电极(未表示)。具有一垂直光轴的偏振器被附着在液晶显示面板13的上、下玻璃基板上，并在其与液晶正切的内表面上设有用来形成自由倾斜角度液晶的一个对准薄膜。
液晶显示面板13的液晶单元Clc设有存储电容Cst。存储电容Cst被设置在液晶单元Clc的象素电极与前级栅极线之间或是液晶单元Clc的象素电极与公共电极线(未表示)之间，持续保持液晶单元Clc的电压。
数据驱动电路11包括多个数据驱动集成电路。各个数据驱动集成电路包括移位寄存器，锁存器，数-模转换器和输出缓冲器。数据驱动电路11锁存一数字视频数据，并将数字视频数据变换成模拟灰度系数补偿电压后提供给数据线D1到Dm。
栅极驱动电路12包括多个栅极驱动集成电路。各个栅极驱动集成电路包括一移位寄存器，用来依次移位每一水平周期的起始脉冲产生一扫描脉冲，一电平移位器，将移位寄存器的输出信号变换成适合用来驱动液晶单元Clc的摆动宽度，以及连接在电平移位器和栅极线G1到Gn之间的输出缓冲器。栅极驱动电路12依次对栅极线G1到Gn施加扫描脉冲，为液晶显示面板13的一条水平线选择提供数据。
图2是按照现有技术提供给液晶显示面板的液晶单元的驱动信号和数据电压的波形图。
在图2中，‘Vd’代表由数据驱动电路11输出并且提供给数据线D1到Dm的数据电压。‘Vlc’代表液晶单元Clc充电和放电的数据电压。而‘Scp’代表一个水平周期内产生的扫描脉冲。‘Vcom’代表提供给液晶单元Clc的公共电极的公共电压。
图3是按照现有技术的栅极驱动电路中移位寄存器的电路图。在图3中，移位寄存器包括级联的n级31到3n。电平移位器和输出缓冲器(未表示)被设置在各级31到3n与栅极线G1到Gn之间。
在图3中所示的移位寄存器中，起始脉冲SP被输入到第一级21。来自第1级到第n-1级的输出信号g1到gn-1作为起始脉冲被分别输入到第二到第n级。各级21到2n具有相同的电路结构，并响应四个时钟信号C1到C4中的两个时钟信号将起始脉冲SP或前级的输出信号g1到gn-1移位产生一个扫描脉冲。产生的扫描脉冲具有一个水平周期的脉冲宽度。
图4是现有技术的移位寄存器中级联电路结构的具体电路图。图4表示图3的移位寄存器中第i级2i(i是从1到n的整数)的具体电路结构。级2i包括用来对输出节点3i施加高逻辑电压的第五NMOS晶体管T5，以及对输出节点3i施加低逻辑电压的第六NMOS晶体管T6。
图5是按照现有技术的级联电路输入信号和控制节点及输出节点上的信号的波形图。以下要参照图4和图5描述第2i级的操作。
在一个时间间隔t1内，第一和第二时钟信号C1和C2保持在低逻辑电压。前级上具有高逻辑电压的起始脉冲SP或输出信号gi-1被提供给第一和第四NMOS晶体管T1和T4的栅极电极使NMOS晶体管T1和T4导通。第一节点P1上的电压VP1上升到中间电压使第五NMOS晶体管T5导通，而输出节点3i上的电压Vouti维持在低逻辑电压，因为第一时钟信号C1是维持在低逻辑电压。第四NMOS晶体管T4导通会降低第二节点P2上的电压使第二和第六NMOS晶体管T2和T6关断，从而切断第一节点P1的放电路径。
在一个时间间隔t2内，第一时钟信号C1翻转到高逻辑电压，而起始脉冲SP和前级的输出信号gi-1翻转到低逻辑电压。第一和第四NMOS晶体管T1和T4被关断。第一节点P1上的电压VP1被获得高逻辑电压第一时钟信号C1的第五NMOS晶体管T5的漏极和栅极之间寄生电容的充电电压抬升。这样，电压VP1就会上升到超过第五NMOS晶体管T5的门限电压。换句话说，由于自举效应，第一节点P1上的电压VP1在时间间隔t2内比时间间隔t1内要高。因此，第五NMOS晶体管T5在时间间隔t2内导通。输出节点3i上的电压Vouti受第五NMOS晶体管T5导通而提供的第一时钟信号C1电压的驱动，使得电压Vouti翻转到高逻辑电压。
在一个时间间隔t3内，第一时钟信号C1翻转到低逻辑电压。第五NMOS晶体管T5维持导通状态。输出节点3i上的电压Vouti在第五NMOS晶体管T5放电的过程中翻转到低逻辑电压。同时，第一节点P1上的电压VP1下降到中间电压。
在一个时间间隔t4内，第三时钟信号C3翻转到高逻辑电压。第三NMOS晶体管T3响应第三时钟信号C3被导通，并通过第三NMOS晶体管T3向第二节点P2提供高电平电源电压VDD，使第二节点P2上的电压VP2上升。第二节点P2上上升的电压VP2使第六NMOS晶体管T6导通，输出节点3i上的电压Vouti放电到地电压VSS。同时，电压VP2使第二NMOS晶体管T2导通，第一节点P1上的电压VP1放电到地电压VSS。
然而，现有技术LCD存在的问题是设在液晶显示面板13上的许多数据线D1到Dm和用来向数据线D1到Dm提供数据电压的数据驱动电路11的许多驱动集成电路会造成高制作成本。这一问题随着分辨率越来越高且液晶显示面板13越来越大而越发严重。
发明内容
对此，本发明提出了一种液晶显示器的栅极驱动装置和方法，能够基本上消除因现有技术的局限和缺点造成的这些问题。
本发明的目的是提供一种用来驱动液晶显示器的装置，它具有少量的数据线和数据驱动集成电路。
本发明的另一目的是提供一种驱动液晶显示器的方法，能够减少数据线和数据驱动集成电路。
本发明的其他特征和优点将在以下的描述中给出，根据该描述，它们的一部分将变得很明显，或者可以通过对本发明的实践学会。本发明的这些和其他优点将通过说明书及其权利要求书以及附图具体指出的结构实现和得到。为了实现这些和其他优点，根据本发明的目的，如所具体和概括描述的那样，按照本发明一方面的一种液晶显示器栅极驱动装置包括一移位寄存器，提供给它的有相位彼此反转并各自具有半周期脉冲宽度的第一和第二半周期时钟信号，依次移相并各自具有一周期脉冲宽度的第一到第四一周期时钟信号，一起始脉冲，一高电平电源电压和一低电平电源电压。移位寄存器响应起始脉冲及第一和第二半周期时钟信号产生半周期输出，并响应任何一个第一到第四一周期时钟信号从半周期输出结束时起按半周期延迟产生一周期输出。
在另一方面，液晶显示器的栅极驱动装置包括第一输入电路，它响应起始脉冲及相位彼此反转并各自具有半周期脉冲宽度的第一和第二半周期时钟信号的第二半周期时钟信号为第一充电控制节点充电，并响应第二半周期时钟信号和相位依次移位并各自具有一周期脉冲宽度的第一到第四时钟信号中的第四时钟信号对第一放电控制节点充电。栅极驱动装置进一步包括第一输出电路，它响应来自第一充电控制节点的控制信号和第一半周期时钟信号向输出节点输出一半周期输出，并响应来自第一放电控制节点的控制信号使输出节点放电。栅极驱动装置还包括第二输入电路，它响应半周期输出和第二半周期时钟信号对第二充电控制节点充电，并响应第三时钟信号对第二放电控制节点充电。栅极驱动装置还包括第二输出电路，它响应来自第二充电控制节点的控制信号和第一时钟信号向输出节点输出一个从半周期输出结束时起按半周期延迟的一周期输出，并响应来自第二放电控制节点的控制信号使输出节点放电。
按照本发明再一方面的液晶显示器栅极驱动方法包括以下步骤，接收相位彼此反转且各自具有半周期脉冲宽度的第一和第二半周期时钟信号，依次移相并各自具有一周期脉冲宽度的第一到第四一周期时钟信号，一起始脉冲，一高电平电源电压和一低电平电源电压，并响应起始脉冲及第一和第二半周期时钟信号产生一半周期输出，并且响应任何一个第一到第四一周期时钟信号从半周期输出结束时起按半周期延迟产生一周期输出。
按照本发明又一方面的液晶显示器栅极驱动方法包括以下步骤，响应起始脉冲及相位彼此反转并各自具有半周期脉冲宽度的第一和第二半周期时钟信号的第二半周期时钟信号为第一充电控制节点充电，响应来自第一充电控制节点的控制信号和第一半周期时钟信号向输出节点输出一半周期输出，响应第二半周期时钟信号和相位依次移位并各自具有一周期脉冲宽度的第一到第四时钟信号中的第四时钟信号对第一放电控制节点充电，响应来自第一放电控制节点的控制信号使输出节点放电，响应半周期输出和第二半周期时钟信号对第二充电控制节点充电，响应第三时钟信号对第二放电控制节点充电，响应来自第二充电控制节点的控制信号和第一时钟信号向输出节点输出一个从半周期输出结束时起按半周期延迟的一周期输出，并响应来自第二放电控制节点的控制信号使输出节点放电。
应理解的是，前面总的描述和下面详细的描述是示例和解释性的，意欲用它们对所要求保护的本发明作进一步的解释。
附图说明
所包括用来提供对本发明进一步理解并且包括在内构成本说明书一部分的附图示出了本发明的各个实施例，它们连同文字描述一起用来解释本发明的原理。在附图中：
图1是按照现有技术的一种有源矩阵液晶显示器件的结构示意图；
图2是按照现有技术提供给液晶显示面板的液晶单元的驱动信号和数据电压的波形图；
图3是按照现有技术的栅极驱动电路中移位寄存器的电路图；
图4是按照现有技术的移位寄存器中级联电路结构的具体电路图；
图5是按照现有技术的级联电路输入信号和控制节点及输出节点上的信号的波形图；
图6是按照本发明实施例的液晶显示器件结构的一例示意性框图；
图7是按照本发明实施例的液晶显示面板中一部分象素单元的电路示意图；
图8是按照本发明实施例的数据驱动电路的输出数据电压和栅极驱动电路的输出扫描脉冲的一例波形图；
图9是按照本发明实施例的栅极驱动电路中一个移位寄存器的电路图；
图10是按照本发明实施例的移位寄存器级联电路结构的一例具体电路图；
图11是按照本发明实施例的级联电路输入信号及控制节点和输出节点上的信号的一例波形图；以及
图12表示用来检验按照本发明实施例的移位寄存器的一种仿真结果。
具体实施方式
图6是按照本发明实施例的液晶显示器件结构的一例示意性框图。参见图6，按照本发明实施例的LCD包括液晶显示面板63，它具有按矩阵布置的(m×n)个液晶单元Clc和彼此交叉的m/2条数据线D1到Dm/2和n条栅极线G1到Gn。LCD还包括向液晶显示面板63的数据线D1到Dm/2提供数据的数据驱动电路61。用栅极驱动电路62对栅极线G1到Gn提供扫描脉冲。用定时控制器64控制数据驱动电路61和栅极驱动电路62。用一个电源65产生驱动液晶显示面板63所需的驱动电压。
图7是按照本发明实施例的液晶显示面板中一部分象素单元的电路示意图。液晶显示面板63具有注入两个玻璃基板之间的液晶分子。设在液晶显示面板63的下玻璃基板上的数据线D1到Dm/2和栅极线G1到Gn可以彼此垂直交叉。在数据线D1到Dm/2和栅极线G1到Gn之间的各个交叉点上可以设置LCD的第一左象素驱动TFT(以下称为“LTFT1”)，第二左象素驱动TFT(以下称为“LTFT2”)，和一个右象素驱动TFT(以下称为“RTFT”)，用来为一个左象素和一个右象素分配来自同一数据线的数据电压。
LTFT1响应来自第j条栅极线Gj的扫描脉冲将第(j+1)条栅极线Gj+1(j是小于n的整数)上的电压提供给LTFT2的栅极使LTFT2导通。为此，LTFT1的漏极被连接到第(j+1)条栅极线Gj+1。LTFT1的栅极被连接到第j条栅极线Gj。还要将LTFT1的源极连接到LTFT2的栅极，用来驱动第i条数据线Di(i是小于m/2的整数)的左液晶单元。
LTFT2响应来自LTFT1的源极的控制电压形成或切断左液晶单元的象素电极64和第i条数据线Di之间的电流路径。为此要将LTFT2的漏极电极连接到第i条数据线Di，而其源极电极连接到位于第i条数据线Di左侧的液晶单元的象素电极64。
RTFT响应来自第j条栅极线Gj的扫描脉冲向第i条数据线Di提供一个数据电压。为此要将RTFT的漏极电极连接到第i条数据线。RTFT的栅极电极被连接到第j条栅极线Gj。还要将RTFT的源极电极连接到位于第i条数据线Di右侧的液晶单元的象素电极64。
液晶显示面板63的各个液晶单元可以有一存储电容Cst。存储电容Cst被设在液晶单元的象素电极和前级栅极线之间，用来稳定保持液晶单元的电压。
液晶显示面板63的上玻璃基板上设有黑色矩阵，滤色片和公共电极(未表示)。具有垂直光轴的偏振器被分别附着在液晶显示面板63的上、下玻璃基板上。并在其与液晶正切的内表面上设有用来形成自由倾斜角度液晶的一对准薄膜。
数据驱动电路61包括多个数据驱动集成电路。各个数据驱动集成电路包括移位寄存器，锁存器，数-模转换器和输出缓冲器。
数据驱动电路61在定时控制器64的控制下锁存一数字视频数据，并将数字视频数据变换成模拟灰度系数补偿电压。这样，数据驱动电路61就能向数据线D1到Dm/2提供模拟灰度系数补偿电压。
数据驱动电路61能在一个水平周期内通过同一条数据线向位于数据线左侧和右侧的两个液晶单元提供不同的数据电压。为此，数据驱动电路将一个水平周期划分成两个间隔，每半周期向数据线D1到Dm/2提供不同的数据电压。
栅极驱动电路62包括多个栅极驱动集成电路。各个栅极驱动集成电路包括一个移位寄存器。移位寄存器连续产生半周期扫描脉冲和一周期扫描脉冲并且移位产生的扫描脉冲。半周期扫描脉冲的脉冲宽度等于一水平周期的一半(1/2)。一周期扫描脉冲的脉冲宽度是一个水平周期。半周期和一周期脉冲之间可以有一个水平周期的1/2延迟时间。
栅极驱动电路62还可以包括一电平移位器，将移位寄存器的输出信号变换成适合用来驱动液晶单元的摆动宽度。栅极驱动电路还可以包括连接在电平移位器和栅极线G1到Gn之间的输出缓冲器。
栅极驱动电路62在定时控制器64的控制下向各条栅极线G1到Gn连续提供半周期扫描脉冲和一周期扫描脉冲，栅极驱动电路62向栅极线G1到Gn依次提供扫描脉冲，为液晶显示面板63的一条水平线选择提供数据。此时，一周期扫描脉冲与提供给下一栅极线的半周期扫描脉冲重叠。
图8是按照本发明实施例的数据驱动电路的输出数据电压和栅极驱动电路的输出扫描脉冲的一例波形图。如图8所示，为第j条栅极线Gj提供半周期扫描脉冲HScp。在半周期延迟时间之后为第j条栅极线Gj提供一周期扫描脉冲FScp。一周期扫描脉冲FScp的初始1/2脉冲宽度与提供给第(j+1)条栅极线Gj+1的半周期扫描脉冲HScp重叠。
定时控制器64能接收垂直/水平同步信号，一时钟信号和一数据控制信号DDC。定时控制器用时钟信号产生控制栅极驱动电路62的栅极控制信号GDC。定时控制器用数据控制信号DDC控制数据驱动电路61。定时控制器64对数字视频数据RGB采样，然后经重新对准将对准的数据提供给数据驱动电路61。
栅极控制信号GDC可以包括栅极起始脉冲GSP，栅极移位时钟信号GSC，和栅极输出使能信号GOE。栅极移位时钟信号GSC被用来驱动移位寄存器。数据控制信号DDC可以包括源极起始脉冲SSP，源极移位时钟SSC，源极输出使能信号SOC和一个极性信号POL。
电源65产生驱动液晶显示面板63所需的驱动电压。驱动电压包括高电平电源电压VDD，作为低电平电源电压的地电压VSS，公共电压Vcom，栅极高电压Vgh和栅极低电压Vgl。公共电压Vcom是提供给液晶单元的象素电极对面的公共电极的电压。栅极高电压Vgh是扫描脉冲的高逻辑电压，被设置在高于LTFT1，LTFT2和RTFT的门限电压。栅极低电压Vgl是扫描脉冲的低逻辑电压，被设置在TFT的关断电压。
以下要参照图7和图8来解释按照本发明实施例的LCD的操作。在时间间隔t1内，对第i条数据线Di提供A象素电压，同时对第(j+1)条栅极线Gj+1提供一周期扫描脉冲FScp使栅极被连接到第(j+1)条栅极线Gj+1的LTFT1导通。同时对第(j+1)条栅极线Gj+1提供半周期扫描脉冲HScp，导通受通过LTFT1提供的栅极电压驱动的LTFT2，用A象素数据电压对A象素充电。进而，在时间间隔t1内，栅极被连接到第(j+1)条栅极线Gj+1的RTFT被导通，用A象素电压对A象素充电。
在时间间隔t2内，对第i条数据线Di提供B象素数据电压，同时对第(j+2)条栅极线Gj+2提供低于TFT门限电压的栅极低电压，使栅极连接到第(j+1)条栅极线Gj+1的LTFT1关断。这样，A象素维持在数据电压，而B象素对通过RTFT提供的B象素数据电压充电。
按照本发明实施例的LCD借助于半周期扫描脉冲和一周期扫描脉冲按时分方式通过一条数据线向左/右液晶单元依次提供两个数据电压。这样，本发明的实施例就能减少数据线的数量及其数据驱动集成电路的数量。
图9是按照本发明实施例的栅极驱动电路中一个移位寄存器的电路图。参见图9，按照本发明实施例的移位寄存器可以包括级联的n级101到10n。在各级101到10n与栅极线G1到Gn之间设有电平移位器和输出缓冲器(未表示)。
在图9所示的移位寄存器中，起始脉冲SP被输入到第一级101。前级的输出信号g1到gn-1分别被输入到第二到第n级102到10n作为起始脉冲。各级101到10n具有相同的电路结构，并且产生一个半周期扫描脉冲HScp和一个一周期扫描脉冲FScp。各级101到10n响应来自第一和第二半周期时钟信号CLKH和CLKHB及来自第一到第四时钟信号CLK1到CLK4的六个时钟信号，产生扫描脉冲。CLKH和CLKHB各自具有的脉冲宽度相当于一个水平周期的一半(1/2)。各个时钟信号CLK1到CLK4的脉冲宽度是一个水平周期。
第一和第二半周期时钟信号CLKH和CLKHB的相位如图11所示每1/2水平周期彼此反转一次。起始脉冲SP和第一和第二半周期时钟信号CLKH和CLKHB具有相同的脉冲宽度。第一到第四时钟信号CLK1到CLK4按每个水平周期依次移位。起始脉冲SP，第一半周期时钟信号CLKH和第三时钟信号CLK3是彼此同步的。
图10是按照本发明实施例的移位寄存器级联电路结构的一例具体电路图。图10具体表示移位寄存器中第i级10i的一例电路结构。级10i包括用来产生半周期扫描脉冲HScp的第一输入电路和第一输出电路，和用来产生一周期扫描脉冲FScp的第二输入电路和第二输出电路。
参见图10，级10i的第一输入电路响应起始脉冲SP或前级的输出信号及第一和第二半周期时钟信号CLKH和CLKHB对第一充电控制节点Q1充电。级10i的第一输入电路还响应第二半周期时钟信号CLKHB和第四时钟信号CLK4对第一放电控制节点QB1充电。第一输入电路包括第一NMOS晶体管N11a，N11b和N11c，第二NMOS晶体管N12a和N12b，第三NMOS晶体管N13a和N13b，第四NMOS晶体管N14a和N14b，以及第一反相器电容C1in。
第一NMOS晶体管N11a，N11b和N11c以及第一反相器电容C1in构成第一反相器INV1。第一反相器INV1在起始脉冲SP或前级输出信号gi-1之后的半周期对第一充电控制节点Q1充电。第一反相器INV1响应第二半周期时钟信号CLKHB和一个起始脉冲SP或前级的输出信号gi-1对第一充电控制节点Q1充电。
起始脉冲SP或前级的输出信号gi-1被提供给NMOS晶体管N11a的栅极和源极。NMOS晶体管N11a的漏极被共同连接到NMOS晶体管N11c的栅极，NMOS晶体管N12a的源极以及第一反相器电容C1in。NMOS晶体管N11a作为一个二极管，在获得起始脉冲SP或前级的输出信号gi-1时向NMOS晶体管N11c的栅极和第一反相器电容C1in提供起始脉冲SP或前级的输出信号gi-1。
为NMOS晶体管N11b的栅极提供第二半周期时钟信号CLKHB，同时为其源极提供高电平电源电压VDD。NMOS晶体管N11b的漏极被连接到NMOS晶体管N11c的源极。NMOS晶体管N11b响应第二半周期时钟信号CLKHB为NMOS晶体管N11c的源极提供高电平电源电压VDD。
起始脉冲SP或前级的输出信号gi-1通过NMOS晶体管N11a提供给NMOS晶体管N11c的栅极。NMOS晶体管N11c的漏极被连接到第一充电控制节点Q1。NMOS晶体管N11c响应起始脉冲SP或前级的输出信号gi-1用通过NMOS晶体管N11b提供的高电平电源电压VDD对第一充电控制节点Q1充电。
第一反相器电容C1in充入通过NMOS晶体管N11a提供的起始脉冲SP或前级输出信号gi-1，在NMOS晶体管N11b关断时稳定保持NMOS晶体管N11c的栅极电压。
为NMOS晶体管N12a的栅极提供第四时钟信号CLK4，同时为其漏极提供地电压VSS。NMOS晶体管N12a的源极被连接到NMOS晶体管N11a的漏极，NMOS晶体管N11c的栅极和第一反相器电容C1in。NMOS晶体管N12a响应第四时钟信号CLK4使NMOS晶体管N11c的栅极电压和第一反相器电容C1in的电压放电。
为NMOS晶体管N12b的漏极提供地电压VSS。NMOS晶体管N12b的栅极被连接到第一放电控制节点QB1，而其源极被连接到NMOS晶体管N11c的漏极和第一充电控制节点Q1。在第一放电控制节点QB1被充电使第一充电控制节点Q1放电时，NMOS晶体管N12b被导通。
为NMOS晶体管N13a的栅极提供第四时钟信号CLK4，同时为其源极提供高电平电源电压VDD。NMOS晶体管N13a的漏极被连接到NMOS晶体管N13b的源极。NMOS晶体管N13a响应第四时钟信号CLK4为NMOS晶体管N13b的源极提供高电平电源电压VDD。
为NMOS晶体管N13b的栅极提供第二半周期时钟信号CLKHB。NMOS晶体管N13b的漏极被连接到第一放电控制节点QB1。NMOS晶体管N13b响应第二半周期时钟信号CLKHB向第一放电控制节点QB1提供来自NMOS晶体管N13a的高电平电源电压VDD，对第一放电控制节点QB1充电。
为NMOS晶体管N14a的栅极提供起始脉冲SP或前级的输出信号gi-1，同时为其漏极提供地电压VSS。NMOS晶体管N14a的源极被连接到第一放电控制节点QB1。NMOS晶体管N14a响应起始脉冲SP或前级的输出信号gi-1使第一放电控制节点QB1放电。
为NMOS晶体管N14b的漏极提供地电压VSS。NMOS晶体管N14b的栅极被连接到输出节点11i，而其源极被连接到第一放电控制节点QB1。NMOS晶体管N14b响应输出节点11i上的输出电压Vout(i)使第一放电控制节点QB1放电。
仍然参见图10，级10i的第一输出电路响应第一充电控制节点Q1上的控制电压和第一半周期时钟信号CLKH产生半周期扫描脉冲HScp和下一级的起始脉冲。级10i的第一输出电路还响应第一放电控制节点QB1上的控制电压使输出节点11i上的电压放电。第一输出电路包括第五NMOS晶体管N15，第六NMOS晶体管N16和第七NMOS晶体管N17。
为第五NMOS晶体管N15的栅极提供第一充电控制节点Q1上的电压，同时为其源极提供第一半周期时钟信号CLKH。第五NMOS晶体管N15的漏极被连接到输出节点11i。第五NMOS晶体管N15作为缓冲器晶体管响应第一充电控制节点Q1上的控制电压通过输出节点11i输出半周期扫描脉冲HScp。
为第六NMOS晶体管N16的栅极提供第一放电控制节点QB1上的电压，同时为其漏极提供地电压VSS。第六NMOS晶体管N16的源极被连接到输出节点11i。第六NMOS晶体管N16响应第一放电控制节点QB1上的控制电压将输出节点11i上的电压保持在地电压VSS。换句话说，第六NMOS晶体管N16在第一半周期时钟信号CLKH期间随着输出电压的产生在输出节点11i与地电压节点n3之间构成一个电流路径，将输出节点11i保持在关断状态。
为第七NMOS晶体管N17的栅极提供第一充电控制节点Q1上的电压，同时为其源极提供第一半周期时钟信号CLKH。第七NMOS晶体管N17的漏极被连接到下一级(未表示)的起始脉冲输入端子。第七NMOS晶体管N17响应第一充电控制节点Q1上的控制电压向下一级的起始脉冲输入端子提供第一半周期时钟信号CLKH作为下一级的起始脉冲gi。
仍然参见图10，用来自第一输出电路的半周期扫描脉冲HScp驱动级10i的第二输入电路对第二充电控制节点Q2充电，产生一周期扫描脉冲FScp。第二输入电路包括第八NMOS晶体管N18a，N18b和N18c，第九NMOS晶体管N19a和N19b，第十NMOS晶体管N20，第十一NMOS晶体管N21a和N21b，以及第二反相器电容C2in。
NMOS晶体管N18a，N18b和N18c和第二反相器电容C2in构成第二反相器INV2，响应输出节点11i上的输出电压Vouti和第二半周期时钟信号CLKHB在输出电压Vouti之后延迟半周期对第二充电控制节点Q2充电。
为NMOS晶体管N18a的栅极提供输出电压Vouti，同时为其源极提供高电平电源电压VDD。NMOS晶体管N18a的漏极被共同连接到NMOS晶体管N18c的栅极，NMOS晶体管N19a的源极和第二反相器电容C2in。NMOS晶体管N18a响应半周期扫描脉冲Hscp向NMOS晶体管N18c的栅极电极和第二反相器电容C2in提供高电平电源电压VDD。
用第二半周期时钟信号CLKHB驱动NMOS晶体管N18b的栅极，同时为其源极提供高电平电源电压VDD。NMOS晶体管N18b的漏极被连接到NMOS晶体管N18c的源极。NMOS晶体管N18b响应第二半周期时钟信号CLKHB为NMOS晶体管N18c的源极提供高电平电源电压VDD。
高电平电源电压通过NMOS晶体管N18a提供给NMOS晶体管N18c的栅极。NMOS晶体管N18c的漏极在NMOS晶体管N18a导通期间响应高电平电源电压VDD用通过NMOS晶体管N18b提供的高电平电源电压VDD对第二充电控制节点Q2充电。
用通过NMOS晶体管N18a提供的高电平电源电压VDD对第二反相器电容C2in充电，在NMOS晶体管N18a关断时保持NMOS晶体管N18c的栅极电压恒定。
用第一时钟信号CLK1驱动NMOS晶体管N19a的栅极，同时为其漏极提供地电压VSS。NMOS晶体管N19a的源极被连接到NMOS晶体管N18a的漏极，NMOS晶体管N18c的栅极和第二反相器电容C2in。NMOS晶体管N19a响应第一时钟信号CLK1使NMOS晶体管N18c的栅极电压和第二反相器电容C2in上的电压放电。
为NMOS晶体管N19b的漏极提供地电压VSS。NMOS晶体管N19b的栅极被连接到第二放电控制节点QB2，而其源极被连接到NMOS晶体管N18c的漏极和第二充电控制节点Q2。NMOS晶体管N19b在第二放电控制节点QB2被充电时导通，使第二充电控制节点Q2放电。
用第三时钟信号CLK3驱动第十NMOS晶体管N20的栅极和源极。第十NMOS晶体管N20的漏极被连接到第二放电控制节点QB2和NMOS晶体管N21b的源极。NMOS晶体管N20响应第三时钟信号CLK3对第二放电控制节点QB2充电。
为NMOS晶体管N21a的漏极提供地电压VSS。NMOS晶体管N21a的栅极被连接到输出节点11i和NMOS晶体管N14b的栅极，而其源极被连接到第二放电控制节点QB2。NMOS晶体管N21b在电压被充入输出节点11i对第二放电控制节点QB2充电时被导通，从而导通NMOS晶体管N19b和NMOS晶体管N23。
为NMOS晶体管N21b的漏极提供地电压VSS。NMOS晶体管N21b的栅极被连接到第二充电控制节点Q2，而其源极被连接到第二放电控制节点QB2。NMOS晶体管N21b在第二充电控制节点Q2被充电时导通，使第二放电控制节点QB2放电，并且关断NMOS晶体管N19b和NMOS晶体管N23。
仍然参见图10，级10i的第二输出电路响应第二充电控制节点Q2上的控制电压产生一周期扫描脉冲FScp。级10i的第二输出电路还响应第二放电控制节点QB2上的控制电压使输出节点11i上的电压放电。第二输出电路包括第十二NMOS晶体管N22和第十三NMOS晶体管N23。
为NMOS晶体管N22的栅极提供第二充电控制节点Q2上的电压，同时为其源极提供第一时钟信号CLK1。NMOS晶体管N22的漏极被连接到输出节点11i。NMOS晶体管N22作为缓冲器晶体管响应第二充电控制节点Q2上的控制电压通过输出节点11i输出一周期扫描脉冲Fscp。
为NMOS晶体管N23的栅极提供第二放电控制节点QB2上的电压，同时为其漏极提供地电压VSS。NMOS晶体管N23的源极被连接到输出节点11i。NMOS晶体管N23响应第二放电控制节点QB2上的控制电压，在输出节点11i上产生一个输出电压之后将输出节点11i上的电压保持在地电压Vss。进而，在第一时钟信号CLK1在产生输出电压之后变成低逻辑时，NMOS晶体管N23在输出节点11i和地电压节点n3之间构成一个电流路径，使输出节点11i保持在关断状态。
图11是按照本发明实施例的级联电路输入信号及控制节点和输出节点上的信号的一例波形图。参见图10和图11，在起始脉冲SP或前级输出信号gi-1具有高逻辑电压的时间间隔I1内，第一半周期时钟信号CLKH和第三时钟信号CLK3具有高逻辑电压，而第一，第二和第四时钟信号CLK1，CLK2和CLK4具有低逻辑电压。在时间间隔I1内，NMOS晶体管N11a和N11c被起始脉冲SP或前级输出信号gi-1导通。起始脉冲SP或前级输出信号gi-1的电压被充入第一反相器电容C1in。同时，NMOS晶体管N14a响应通过NMOS晶体管N11a提供的起始脉冲SP或前级输出信号gi-1被导通，将第一放电控制节点QB1上的电压保持在地电压VSS。进而，在时间间隔I1内，第十NMOS晶体管N20响应第三时钟信号CLK3被导通，对第二放电控制节点QB2充电。此时，NMOS晶体管N19a和N23被导通，将输出节点11i上的电压保持在地电压VSS。
在时间间隔I2内，第三时钟信号CLK3维持在高逻辑电压。第一半周期时钟信号CLKH和起始脉冲SP或前级输出信号gi-1被逆变成低逻辑电压。同样，响应第二半周期时钟信号CLKHB，NMOS晶体管N11a和N14被关断，而NMOS晶体管N11b被导通。
用通过被充入NMOS晶体管N11b和第一反相器电容C1in的电压而维持导通的NMOS晶体管N11c提供的高电平电源电压VDD对第一充电控制节点Q1充入中间电压。第二放电控制节点QB2保持地电压VSS是因为第三时钟信号CLK3具有高逻辑电压。
在时间间隔I3内，第三时钟信号CLK3变成低逻辑电压，而第四时钟信号CLK4变成高逻辑电压。同时，第一和第二半周期时钟信号CLKH和CLKHB的相位彼此再次反转。第一充电控制节点Q1上的电压被第一半周期时钟信号CLKH充电提高到第七NMOS晶体管N17的栅极-源极寄生电压。因此，第一充电控制节点Q1上的电压因自举效应比NMOS晶体管的门限电压要高。
第一半周期时钟信号CLKH作为起始脉冲通过第七NMOS晶体管N17被提供给下一级的起始脉冲输入端子。此时，第五NMOS晶体管N15被第一半周期时钟信号CLKH导通，允许第一半周期时钟信号CLKH作为半周期扫描脉冲Hscp通过输出节点11i输出。同时，连接到输出节点11i的NMOS晶体管N14b和N21a被导通，将第一放电控制节点QB1保持在地电压VSS，并使第二放电控制节点QB2放电到地电压VSS。进而，在时间间隔I3内，随着NMOS晶体管N18a被输出节点11i上的半周期扫描脉冲Hscp导通，NMOS晶体管N18c的栅极电压被充入第二反相器电容C2in。
在时间间隔I4内，第四时钟信号CLK4维持在高逻辑电压，而第一和第二半周期时钟信号CLKH和CLKHB的相位彼此再次反转。此时，NMOS晶体管N13a因第四时钟信号CLK4被维持导通。NMOS晶体管N13b被第二半周期时钟信号CLKHB导通。结果，第一放电控制节点QB1用高电平电源电压VDD充电，导通NMOS晶体管N12b和N16，使第一充电控制节点Q1和输出节点11i放电。
在时间间隔I4内，第二充电控制节点Q2被通过NMOS晶体管N18c提供的高电平电源电压VDD充电。NMOS晶体管N18c因充入NMOS晶体管N18b和第二反相器电容C2in的电压而维持导通。NMOS晶体管N18b被第二半周期时钟信号CLKHB导通。这样，第二充电控制节点Q2就上升到中间电压。
在时间间隔I5内，第四时钟信号CLK4变成低逻辑电压，而第一时钟信号CLK1变成高逻辑电压。第一和第二半周期时钟信号CLKH和CLKHB的相位彼此再次反转。第二充电控制节点Q2上的电压被第一时钟信号CLK1充电提高到NMOS晶体管N22的栅极-源极寄生电压。具体地说，第二充电控制节点Q2上的电压因自举效应比MOS晶体管的门限电压要高。第一时钟信号CLK1通过被第一时钟信号CLK1导通的NMOS晶体管N22提高输出节点11i上的电压。此时，一周期扫描脉冲Fscp通过输出节点11i输出。同时，连接到输出节点11i的NMOS晶体管N14b和N21a被导通，将第二放电控制节点QB2保持在地电压VSS，并使第一放电控制节点QB1放电到地电压VSS。
在时间间隔I6内，第一时钟信号CLK1维持在高逻辑值。第一和第二时钟信号CLKH和CLKHB的相位彼此再次反转。此时，第二充电控制节点Q2因第一时钟信号CLK1维持在自举状态，通过输出节点11i持续输出一周期扫描脉冲Fscp。在周期I6内，由于输出节点11i维持在高逻辑电压，第一和第二放电控制节点QB1和QB2维持在地电压VSS。
参见图9-11，如果起始脉冲SP或移位寄存器的前级输出信号gi-1被输入到起始脉冲输入端子，第一充电控制节点Q1就在第一反相器INV1的半周期延迟之后被充电。具体地说，如果起始脉冲SP或前级输出信号gi-1被输入到起始脉冲输入端子，第一充电控制节点Q1就在第一反相器INV1的NMOS晶体管N11c导通时被导通，而第一半周期时钟信号CLKH被变成高逻辑电压。
如果第一半周期时钟信号CLKH在第一充电控制节点Q1的这种充电状态下被变成高逻辑电压，第五NMOS晶体管N15就会导通，通过输出节点11i输出一个半周期输出信号，由于自举不会有任何损失。此时，半周期输出信号被作为第二反相器INV2的起始脉冲，由NMOS晶体管N17启动对第二充电控制节点Q2和下一级的充电。
输出节点11i被连接到四个晶体管例如是NMOS晶体管N15，N16，N22和N23。因此，在产生输出信号时，第一充电控制节点Q1之外的其余节点应保持在接地状态。其余节点包括第二充电控制节点Q2，第一放电控制节点QB1和第二放电控制节点QB2。如果还有其他任何控制节点被充电，输出电压就会因充电的节点而下降。
半周期输出使第二反相器INV2的NMOS晶体管N18c导通。第二充电控制节点Q2在再次提供第二半周期时钟信号CLKHB时被充电。同时，与第二半周期时钟信号CLKHB周期性重叠的第四时钟信号CLK4对第一放电控制节点QB1充电，从而使第一充电控制节点Q1放电。进而，如果提供第一时钟信号CLK1，第二充电控制节点Q2的自举效应就会产生一个一周期输出。
在产生一周期输出之后，第三时钟信号CLK3对第二放电控制节点QB2充电，从而使第二充电控制节点Q2放电。第一放电控制节点QB1被第二半周期时钟信号CLKHB和第四时钟信号CLK4充电。同时，第一放电控制节点QB1和第二放电控制节点QB2如图11所示每四个周期被充电一次。
由移位寄存器产生的半周期扫描脉冲Hscp和一周期扫描脉冲Fscp被电平移位器(未表示)变换成在栅极高电压Vgh和栅极低电压Vgl之间具有一定的摆动宽度。然后通过输出缓冲器将扫描脉冲依次提供给栅极线G1到Gn。
图12表示用来检验按照本发明实施例的移位寄存器的一种仿真结果。从图12中可见，按照本发明实施例的栅极驱动装置能够连续产生半周期扫描脉冲和一周期扫描脉冲，使得扫描脉冲之间具有一半周期延迟。在图12中，紫色曲线代表输出电压Vouti，红色和绿色曲线分别代表第一和第二充电控制节点Q1和Q2上的电压。
如上所述，按照本发明，借助于相位彼此反转的两个半周期时钟信号和相位依次移位的四个时钟信号，先产生半周期输出，在反转延迟半周期之后再产生一个一周期输出。这样就能产生半周期扫描脉冲和一周期扫描脉冲，使得扫描脉冲之间具有半周期的延迟。由此，驱动***的栅极驱动电路就能减少数据线的数量，同时还能减少数据驱动集成电路的数量。
显然，对本领域的那些人员来说，在不脱离本发明的精神或者范围的情况下，可以在本发明的液晶显示器栅极驱动装置和方法中进行各种修改和变换。因此，任何落在所附权利要求及其等同物的范围内的对于本发明的修改和变换都将属于本发明的保护范围。

Claims (25)

1.液晶显示器的一种栅极驱动装置包括：
一移位寄存器，提供给它的有相位彼此反转的第一和第二半周期时钟信号，依次移相并各自具有一周期脉冲宽度的第一到第四一周期时钟信号，一起始脉冲，一高电平电源电压和一低电平电源电压，
移位寄存器响应起始脉冲及第一和第二半周期时钟信号产生半周期输出，并响应任何一个第一到第四一周期时钟信号从半周期输出结束时起按半周期延迟产生一周期输出。
2.按照权利要求1的栅极驱动装置，其特征在于，移位寄存器包括用来产生半周期输出和一周期输出的多级，并且多级是按照级联结构连接的，对半周期输出和一周期输出依次移位。
3.按照权利要求1的栅极驱动装置，其特征在于，任何一个第一和第二半周期时钟信号，任何一个第一到第四一周期时钟信号以及起始脉冲都是彼此同步的。
4.液晶显示器的栅极驱动装置包括：
第一输入电路，它响应起始脉冲及相位彼此反转并各自具有半周期脉冲宽度的第一和第二半周期时钟信号的第二半周期时钟信号为第一充电控制节点充电，并响应第二半周期时钟信号和相位依次移位并各自具有一周期脉冲宽度的第一到第四时钟信号中的第四时钟信号对第一放电控制节点充电；以及
第一输出电路，它响应来自第一充电控制节点的控制信号和第一半周期时钟信号向输出节点输出一个半周期输出，并响应来自第一放电控制节点的控制信号使输出节点放电。
5.按照权利要求4的栅极驱动装置，其特征在于，该栅极驱动装置还包括：
第二输入电路，它响应半周期输出和第二半周期时钟信号对第二充电控制节点充电，并响应第三时钟信号对第二放电控制节点充电；以及
第二输出电路，它响应来自第二充电控制节点的控制信号和第一时钟信号向输出节点输出一个从半周期输出结束时起按半周期延迟的一周期输出，并响应来自第二放电控制节点的控制信号使输出节点放电。
6.按照权利要求5的栅极驱动装置，其特征在于，多级中的各级都包括第一输入电路，第一输出电路，第二输入电路和第二输出电路。
7.按照权利要求6的栅极驱动装置，其特征在于，起始脉冲被提供给多级中的第一级。
8.按照权利要求4的栅极驱动装置，其特征在于，第二半周期时钟信号，第二时钟信号和起始脉冲都是彼此同步的。
9.按照权利要求4的栅极驱动装置，其特征在于，第一输入电路包括一个反相器，它响应起始脉冲和第一半周期时钟信号从起始脉冲结束时起按半周期延迟对第一充电控制节点充电。
10.按照权利要求9的栅极驱动装置，其特征在于，反相器包括：
第一晶体管，为其栅极和源极提供起始脉冲；
第二晶体管，为其栅极提供第二半周期时钟信号，并为源极提供高电平电源电压；以及
第三晶体管，其栅极连接到第一晶体管的漏极，源极连接到第二晶体管的漏极，而漏极连接到第一充电控制节点。
11.按照权利要求10的栅极驱动装置，其特征在于，反相器还包括为起始脉冲充电的电容，向第三晶体管的栅极提供一个栅极电压。
12.按照权利要求10的栅极驱动装置，其特征在于，第一输入电路包括：
第四晶体管，为其栅极提供第四时钟信号，为漏极提供低电平电源电压，而源极连接到第三晶体管的栅极；以及
第五晶体管，为其漏极提供低电平电源电压，栅极连接到第一放电控制节点，而源极连接到第一充电控制节点。
13.按照权利要求4的栅极驱动装置，其特征在于，第一输入电路包括：
第六晶体管，为其栅极提供第四时钟信号，而为源极提供高电平电源电压；以及
第七晶体管，为其栅极提供第二半周期时钟信号，源极连接到第六晶体管的漏极，而漏极连接到第一放电控制节点。
14.按照权利要求4的栅极驱动装置，其特征在于，第一输入电路包括：
第八晶体管，为其栅极提供起始脉冲，为漏极提供低电平电源电压，而源极连接到第一放电控制节点；以及
第九晶体管，为其漏极提供低电平电源电压，栅极连接到输出节点，而源极连接到第一放电控制节点。
15.按照权利要求6的栅极驱动装置，其特征在于，第一输出电路包括：
第十晶体管，为其源极提供第一半周期时钟信号，漏极连接到输出节点，而栅极连接到第一充电控制节点；
第十一晶体管，为其漏极提供低电平电源电压，源极连接到输出节点，而栅极连接到第一放电控制节点；以及
第十二晶体管，为其源极提供第一半周期时钟信号，栅极连接到第一充电控制节点，而漏极连接到下一级的起始脉冲输入端子。
16.按照权利要求5的栅极驱动装置，其特征在于，第二输入电路包括一个反相器，它响应半周期输出和第二半周期时钟信号从半周期输出结束时起按半周期延迟对第二充电控制节点充电。
17.按照权利要求16的栅极驱动装置，其特征在于，反相器包括：
第十三晶体管，为其源极提供高电平电源电压，而栅极连接到输出节点；
第十四晶体管，为其源极提供高电平电源电压，并为栅极提供第二半周期时钟信号；以及
第十五晶体管，其栅极连接到第十三晶体管的漏极，源极连接到第十四晶体管的漏极，而漏极连接到第二充电控制节点。
18.按照权利要求17的栅极驱动装置，其特征在于，反相器还包括为高电平电源电压充电的电容，向第十五晶体管的栅极提供一个栅极电压。
19.按照权利要求17的栅极驱动装置，其特征在于，第二输入电路包括：
第十六晶体管，为其栅极提供第一时钟信号，为漏极提供低电平电源电压，而源极连接到第十三晶体管的漏极和第十五晶体管的栅极；以及
第十七晶体管，为其漏极提供低电平电源电压，栅极连接到第二放电控制节点，而源极连接到第十五晶体管的漏极和第二充电控制节点。
20.按照权利要求5的栅极驱动装置，其特征在于，第二输入电路包括：
第十八晶体管，为其栅极和源极提供第三时钟信号，而漏极连接到第二放电控制节点；
第十九晶体管，为其漏极提供低电平电源电压，栅极连接到输出节点，而源极连接到第二放电控制节点；以及
第二十晶体管，为其漏极提供低电平电源电压，栅极连接到第二充电控制节点，而源极连接到第二放电控制节点。
21.按照权利要求5的栅极驱动装置，其特征在于，第二输出电路包括：
第二十一晶体管，为其源极提供第一时钟信号，栅极连接到第二充电控制节点，而漏极连接到输出节点；以及
第二十二晶体管，为其漏极提供低电平电源电压，栅极连接到第二放电控制节点，而源极连接到输出节点。
22.液晶显示器的一种栅极驱动方法包括以下步骤：
接收相位彼此反转且各自具有半周期脉冲宽度的第一和第二半周期时钟信号，依次移相并各自具有一周期脉冲宽度的第一到第四一周期时钟信号，一起始脉冲，一高电平电源电压和一低电平电源电压；并且
响应起始脉冲及第一和第二半周期时钟信号产生一半周期输出，并响应任何一个第一到第四一周期时钟信号从半周期输出结束时起按半周期延迟产生一周期输出。
23.按照权利要求22的驱动方法，其特征在于，任何一个第一和第二半周期时钟信号，任何一个第一到第四一周期时钟信号以及起始脉冲都是彼此同步的。
24.液晶显示器的一种栅极驱动方法包括以下步骤：
响应起始脉冲及相位彼此反转并各自具有半周期脉冲宽度的第一和第二半周期时钟信号的第二半周期时钟信号为第一充电控制节点充电；
响应来自第一充电控制节点的控制信号和第一半周期时钟信号向输出节点输出一个半周期输出；
响应第二半周期时钟信号和相位依次移位并各自具有一周期脉冲宽度的第一到第四时钟信号中的第四时钟信号对第一放电控制节点充电；
响应来自第一放电控制节点的控制信号使输出节点放电；
响应半周期输出和第二半周期时钟信号对第二充电控制节点充电；
响应第三时钟信号对第二放电控制节点充电；
响应来自第二充电控制节点的控制信号和第一时钟信号向输出节点输出一个从半周期输出结束时起按半周期延迟的一周期输出；并
响应来自第二放电控制节点的控制信号使输出节点放电。
25.按照权利要求24的栅极驱动方法，其特征在于，第一半周期时钟信号，第二时钟信号和起始脉冲都是彼此同步的。
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