CN105719590A - 选通驱动器以及包括该选通驱动器的显示装置 - Google Patents

Abstract

提供了一种选通驱动器以及包括该选通驱动器的显示装置，其可通过稳定地维持上拉节点的放电电位来防止从级异常输出选通高电压。该选通驱动器包括多个级，各个级包括：上拉晶体管，其根据上拉节点的电压来将输入到第一时钟端子的时钟信号输出给输出端子；下拉晶体管，其根据下拉节点的电压来将输入到第一源电压端子的第一源电压输出给输出端子；以及第一噪声去除单元，其响应于输入到第一时钟端子的时钟信号，来将选通关闭电压供应给上拉节点以去除上拉节点的噪声。

Description

选通驱动器以及包括该选通驱动器的显示装置

技术领域

本发明的实施方式涉及选通驱动器以及包括该选通驱动器的显示装置。

背景技术

随着信息社会的进步，对显示图像的显示装置的要求以各种方式越来越增加。因此，各种平板显示器(FPD)装置已被开发并投入市场，其可降低重量和体积，这些是阴极射线管的缺点。已使用了诸如液晶显示器(LCD)、等离子体显示面板(PDP)、有机发光二极管(OLED)的各种平板显示装置。

这种平板显示装置包括；显示面板，其包括数据线、选通线以及连接到数据线和选通线的像素；选通驱动器，其向选通线供应选通信号；以及数据驱动器，其向数据线供应数据电压。选通驱动器可形成在显示面板的非显示区域中并且包括级，所述级包括多个晶体管以向选通线供应选通信号，所述选通信号在选通高电压与选通低电压之间摆动。

各个级包括上拉节点、下拉节点、在上拉节点被充电时输出选通高电压的上拉晶体管、在下拉节点被充电时输出选通低电压的下拉晶体管以及控制上拉节点和下拉节点的充电和放电的节点控制器。此时，节点控制器在上拉节点被充电时对下拉节点进行放电以稳定地输出选通高电压，在下拉节点被充电时对上拉节点进行放电以稳定地输出选通低电压。

图1是示出与N型MOSFET的栅源电压对应的漏源电流的曲线图。参照图1，N型MOSFET的阈值电压可由于制造误差、基于长期驱动的应力等而负向移位。当N型MOSFET的阈值电压Vth负向移位时，表示与N型MOSFET的栅源电压Vgs对应的漏源电流Ids的曲线可移至原始曲线A负向移位至的曲线B。因此，阈值电压负向移位的晶体管可导致泄漏电流的问题。

另一方面，控制电路可包括用于去除上拉节点的噪声的晶体管(以下称作“噪声去除晶体管”)。当噪声去除晶体管的阈值电压如图1所示负向移位时，由于噪声去除晶体管的泄漏电流，波纹或噪声可能被反映在上拉节点中。因此，上拉节点的放电电位波动，因此可存在级异常地输出选通高电压的问题。

发明内容

因此，本发明涉及一种基本上消除了由于现有技术的限制和缺点而导致的一个或更多个问题的选通驱动器以及包括该选通驱动器的显示装置。

本发明的实施方式提供了一种可通过稳定地维持上拉节点的放电电位来防止从级异常输出选通高电压的选通驱动器以及包括该选通驱动器的显示装置。

本发明的附加优点和特征将部分地在接下来的描述中阐述，并且部分地对于研究了以下部分的本领域普通技术人员而言将变得显而易见，或者可以从本发明的实践中学习。本发明的目的和其它优点可以通过在所撰写的说明书及其权利要求书以及附图中所特别指出的结构来实现和达到。

根据本发明的一方面，提供了一种包括多个级的选通驱动器，其中，所述多个级中的级包括：上拉晶体管，其根据上拉节点的电压将输入到第一时钟端子的时钟信号输出给输出端子；下拉晶体管，其根据下拉节点的电压将输入到第一源电压端子的第一源电压输出给输出端子；以及第一噪声去除单元，其响应于输入到第一时钟端子的时钟信号将选通关闭电压供应给上拉节点以去除上拉节点的噪声。

根据本发明的另一方面，提供了一种显示装置，该显示装置包括：显示面板，其包括数据线、与数据线交叉的选通线、连接到数据线和选通线的像素以及包括级的选通驱动器，所述级将选通信号输出给选通线；以及数据驱动器，其向数据线供应数据电压，其中，各个级包括根据上拉节点的电压将输入到第一时钟端子的时钟信号输出给输出端子的上拉晶体管、根据下拉节点的电压将输入到第一源电压端子的第一源电压输出给输出端子的下拉晶体管、以及响应于输入到第一时钟端子的时钟信号将选通关闭电压供应给上拉节点以去除上拉节点的噪声的第一噪声去除单元。

应当理解的是，本发明的以上总体描述和以下详细描述二者均是示例性和说明性的，并且旨在提供对要求保护的本发明的进一步说明。

附图说明

附图被包括以提供对本发明的进一步理解，并且被并入本申请并构成本申请的一部分，附图例示了本发明的实施方式，并且与本说明书一起用来说明本发明的原理。附图中：

图1是示出与N型MOSFET的栅源电压对应的漏源电流的曲线图；

图2是示出根据本发明的实施方式的显示装置的框图；

图3是示出图2中的像素的示例的示图；

图4是示出图2中的像素的另一示例的示图；

图5A和图5B是示出60Hz的帧频和1Hz的帧频下的活动周期和空白周期的示图；

图6A是示出图2中的第一选通驱动器的示例的框图；

图6B是示出图2中的第二选通驱动器的示例的框图；

图7是详细示出第一选通驱动器的第q级的示例的电路图；

图8是示出输入到图7中的第q级的启动端子和前级输出信号输入端子的信号、时钟信号、上拉节点的电压以及第q至第(q+3)选通信号的波形图；

图9A、图9B、图9C、图9D、图9E和图9F是示出在上拉周期的第一周期至第六周期中图4中的第k级的示图；

图10A、图10B、图10C和图10D是示出在下拉周期的第七周期至第十周期中图4中的第k级的示图；

图11A是示出图2中的第一选通驱动器的另一示例的框图；

图11B是示出图2中的第二选通驱动器的另一示例的框图；以及

图12是示出第一选通驱动器的第q级的另一示例的电路图。

具体实施方式

以下，将参照附图详细描述本发明的示例性实施方式。在本说明书中，相似的标号将指代相似的元件。在以下描述中，当确定本发明中所涉及的已知功能或配置的详细描述使得本发明的主旨模糊时，将不进行其详细描述。以下描述中所使用的元件的名称可考虑易于说明书的撰写来选择，可不同于实际产品中所使用的元件名称。

图2是示出根据本发明的实施方式的显示装置的框图。参照图2，根据本发明的实施方式的显示装置包括显示面板10、数据驱动器20和定时控制器30。

根据本发明的实施方式的显示装置可包括在依次向选通线G1至Gn供应选通信号的线顺序扫描方法中向像素供应数据电压的任何显示装置。例如，根据本发明的实施方式的显示装置可通过液晶显示器、有机发光显示器、场发射显示器和电泳显示器中的任一个来具体实现。

显示面板10包括数据线D1至Dm(其中m是等于或大于2的正整数)、选通线G1至Gn(其中n是等于或大于2的正整数)、连接到数据线D1至Dm和选通线G1至Gn的像素以及第一选通驱动器11和第二选通驱动器12。

像素可连接到数据线D1至Dm中的任一条和选通线G1至Gn中的任一条。因此，当向选通线供应选通信号时，像素P被供应有数据线的数据电压，并且基于所供应的数据电压以预定亮度来发射光。

当显示装置被具体实现为液晶显示装置时，如图3所示，各个像素P包括晶体管T、像素电极11和存储电容器Cst。响应于第k选通线Gk(其中k是满足1≤k≤m的正整数)的选通信号，晶体管T将第j数据线Dj(其中j是满足1≤j≤m的正整数)的数据电压供应给像素电极11。因此，各个像素P可通过由于供应给像素电极11的数据电压与供应给公共电极12的公共电压之间的电位差而生成的电场来驱动液晶层13的液晶，并且可调节从背光单元入射的光的透射率。将来自公共电压线VcomL的公共电压供应给公共电极12，背光单元设置在显示面板10下面以利用均匀光照射显示面板10。存储电容器Cst设置在像素电极11与公共电极12之间并且保持像素电极11与公共电极12之间的电压差恒定。

当显示装置被具体实现为有机发光显示装置时，各个像素P包括有机发光二极管(OLED)、扫描晶体管ST、驱动晶体管DT和存储电容器Cst。响应于第k选通Gk的选通信号，扫描晶体管ST将第j数据线Dj的数据电压供应给驱动晶体管DT的栅极。驱动晶体管DT基于供应给其栅极的数据电压来控制从高电位电压线VDDL流向有机发光二极管(OLED)的驱动电流。有机发光二极管(OLED)设置在驱动晶体管DT与低电位电压线VSSL之间，并且基于驱动电流来以预定亮度发射光。存储电容器Cst可设置在驱动晶体管DT的栅极与高电位电压线VDDL之间，以保持驱动晶体管DT的栅极的电压恒定。

第一选通驱动器11连接到奇数选通线G1、G3、…、Gn-1以向其供应奇数选通信号，第二选通驱动器12连接到偶数选通线G2、G4、…、Gn以向其供应偶数选通信号。即，第一选通驱动器11和第二选通驱动器12可按照交织方式来驱动。具体地讲，第一选通驱动器11被供应有来自定时控制器30的第一选通控制信号GCS1，并且响应于第一选通控制信号GCS1生成奇数选通信号并将其供应给奇数选通线G1、G3、…、Gn-1。第二选通驱动器12连接到偶数选通线G2、G4、…、Gn并向其供应偶数选通信号。第二选通驱动器12被供应有第二选通控制信号GCS2，并且响应于第二选通控制信号GCS2生成偶数选通信号并将其供应给偶数选通线G2、G4、…、Gn。

另一方面，应该注意的是，第一选通驱动器11和第二选通驱动器12不限于交织驱动方式。即，第一选通驱动器11可将选通信号供应给显示面板10的一些选通线，第二选通驱动器12可将选通信号供应给显示面板10的其它选通线。第一选通驱动器11和第二选通驱动器12的细节将稍后参照图6A和图6B来描述。

显示面板10可被分割成显示区域DA和非显示区域NDA。显示区域DA是设置有像素P并且显示图像的区域。非显示区域NDA是围绕显示区域DA设置的区域，并且是不显示图像的区域。第一选通驱动器11和第二选通驱动器12可按照面板内选通驱动器(GIP)方式来设置在非显示区域NDA中。在图2中，第一选通驱动器11被设置在非显示区域中显示面板10的一侧，第二选通驱动器12被设置在非显示区域中显示面板10的另一侧，但是本发明不限于这种配置。

数据驱动器20连接到数据线D1至Dm。数据驱动器20被供应有数字视频数据(DATA)和来自定时控制器30的数据控制信号DCS，并且响应于数据控制信号DCS将数字视频数据DATA转换为模拟数据电压。数据驱动器20将模拟数据电压供应给数据线D1至Dm。数据驱动器20可包括一个源极驱动器集成电路(IC)或者多个源极驱动器IC。

定时控制器30被供应有数字视频数据DATA和来自外部***板(未示出)的定时信号TS。定时信号包括垂直同步信号、水平同步信号、数据使能信号和点时钟。定时控制器30基于定时信号生成用于控制第一选通驱动器11和第二选通驱动器12的操作定时的第一选通控制信号GCS1和第二选通控制信号GCS2以及用于控制数据驱动器20的操作定时的数据控制信号DCS。

第一选通控制信号GCS1可包括第一启动信号STV1和第二启动信号STV2、时钟信号中的一些时钟信号CLK1、CLK3、CLK5和CLK7以及第一复位信号RS1，如图7所示。第二选通控制信号GCS2可包括第三启动信号STV3和第四启动信号STV4、时钟信号中的其它时钟信号CLK2、CLK4、CLK6和CLK8以及第二复位信号RS2。第一选通控制信号GCS1和第二选通控制信号GCS2的细节将稍后参照图7来描述。

定时控制器30将数字视频数据DATA和数据控制信号DCS供应给数据驱动器20。定时控制器30将第一选通控制信号GCS1供应给第一选通驱动器11，并且将第二选通控制信号GCS2供应给第二选通驱动器12。

另一方面，当数字视频数据DATA的视频图像是静止图像时，定时控制器30可执行驱动显示装置的控制，以利用低功率来驱动显示装置。即，定时控制器30可执行以低刷新率(LRR)或可变刷新率(VRR)驱动显示装置的控制。

例如，当数字视频数据DATA的视频图像是运动图像时，定时控制器30可如图5A所示执行以60Hz的帧频驱动显示装置的控制，当视频数据DATA的视频图像是静止图像时，可如图5B所示执行以1Hz的帧频驱动显示装置的控制。在60Hz的帧频的情况下，如图5A所示，一秒(1s)内存在60个帧周期FR1至FR60。在1Hz的帧频的情况下，如图5B所示，一秒(1s)内存在一个帧周期FR1。各个帧周期包括活动周期AP和空白周期BP。活动周期AP是第一选通驱动器11和第二选通驱动器12输出选通信号，数据驱动器20输出数据电压并且将数据电压供应给像素P的周期。空白周期BP是介于活动周期AP之间的空闲周期。因此，在空白周期BP中，第一选通驱动器11和第二选通驱动器12不输出选通信号，数据驱动器20不输出数据电压。当如图5B所示以1Hz的帧频驱动显示装置时，空白周期BP比活动周期AP长许多，因此显示装置的功耗可降低。

定时控制器30可执行以启停(stop&start)驱动方式驱动显示装置的控制。启停驱动是这样的驱动方法：将显示面板10分割成N块(其中N是等于或大于2的正整数)，将第一选通驱动器11和第二选通驱动器12的级分割成N块以对应于显示面板10的N块，执行使得与显示图像的显示面板10的块对应的第一选通驱动器11和第二选通驱动器12的块中所包括的级输出选通信号的控制，执行使得与不显示图像的显示面板10的块对应的第一选通驱动器11和第二选通驱动器12的块中所包括的级不输出选通信号的控制。因此，显示装置的功耗可降低。

图6A是示出图2中的第一选通驱动器的示例的框图。参照图6A，第一选通驱动器11设置有：第一启动信号线STL1，其被供应有第一启动信号；第二启动信号线STL2，其被供应有第二启动信号；第一复位线RL1，其被供应有第一复位信号；第一时钟线CL1、第三时钟线CL3、第五时钟线CL5和第七时钟线CL7，其被供应有第一时钟信号、第三时钟信号、第五时钟信号和第七时钟信号；以及第一源电压线VSSL，其被供应有作为DC电压的第一源电压。第一启动信号和第二启动信号、第一复位信号以及第一时钟信号、第三时钟信号、第五时钟信号和第七时钟信号从图1中的定时控制器30供应，第一源电压可从电压源(未示出)供应。

第一选通驱动器11包括连接到奇数选通线G1、G3、…、Gn+1的级STA1至STAp(其中p是满足2p＝n的正整数)。在图6A中，为了说明方便，仅示出连接到第一通线G1、第三通线G3、第五通线G5和第七选通线G7的第一级STA至第四级STA4。

在以下描述中，“前级”表示位于参考级前面的级。“后级”表示位于参考级后面的级。例如，第三级STA3的前级表示第一级STA1和第二级STA2，第三级STA3的后级表示第四级STA4至第p级STAp。

第一选通驱动器11的第q级STAq(其中q是满足1≤q≤p的正整数)连接到第q选通线Gq以向其输出选通信号。

级STA1至STAp中的每一个包括启动端子ST、复位端子RT、前级载波信号输入端子PT、后级载波信号输入端子NT、第一时钟端子至第三时钟端子CT1、CT2和CT3、第一源电压端子VSST和输出端子OT。

级STA1至STAp中的每一个的启动端子连接到第一启动信号线STL1、第二启动信号线STL2或者第二前级的输出端子OT。即，第q级STAq的启动端子ST可连接到第一启动信号线STL1、第二启动信号线STL2或者第(q-2)级STAq-2的输出端子OT。在这种情况下，第一启动信号线STL1的第一启动信号、第二启动信号线STL2的第二启动信号或者第(q-2)级STAq-2的输出端子OT的输出信号可被输入到第q级STAq的启动端子ST。例如，如图6A所示，由于第一级STA1和第二级STA2不具有第二前级，所以第一级STA1的启动端子ST连接到第一启动信号线STL1并且被供应有第一启动信号，第二级STA2的启动端子ST连接到第二启动信号线STL2并且被供应有第二启动信号。如图6A所示，第三级STA3至第p级STAp的启动端子ST连接到第二前级的输出端子OT并且被供应有第二前级的输出端子OT的输出信号。

级STA1至STAp的复位端子RT连接到复位信号线RL。复位信号被输入到级STA1至STAp的复位端子RT。

级STA1至STAp中的每一个的前级输出信号输入端子PT连接到第二启动信号线STL2或者第一前级的输出端子OT。即，第q级STAq的前级输出信号输入端子PT连接到第二启动信号线STL2或者第(q-1)级STAq-1的输出端子OT。在这种情况下，第二启动信号线STL2的第二启动信号或者第(q-1)级STAq-1的输出端子OT的输出信号被输入到第q级STAq的前级输出信号输入端子PT。例如，由于如图6A所示第一级不具有第一前级，所以第一级STA1的前级输出信号输入端子PT连接到第二启动信号线STL2并且从其供应第二启动信号。如图6A所示，第二级STA2至第p级STAp中的每一个的前级输出信号输入端子PT连接到第一前级的输出端子并且被供应有第一前级的输出端子OT的输出信号。第q级STAq的第一前级表示第(q-1)级STAq-1。

级STA1至STAp中的每一个的后级输出信号输入端子NT连接到第三后级的输出端子OT。第q级STAq的第三后级表示第(q+3)级STAq+3。即，第q级STAq的后级输出信号输入端子NT连接到第(q+3)级STAq+3的输出端子OT。在这种情况下，第(q+3)级STAq+3的输出端子OT的输出信号被输入到第q级STAq。

级STA1至STAp中的每一个的第一时钟端子至第三时钟端子CT1、CT2和CT3连接到第一时钟线CL1、第三时钟线CL3、第五时钟线CL5和第七时钟线CL7中的对应一个。优选的是，时钟信号通过i相时钟信号(其中i是等于或大于4的自然数)来具体实现，其相位被依次延迟以确保足够的充电时间。在此实施方式中，假设时钟信号是在预定周期内彼此交叠的8相时钟信号，其相位如图8所示依次延迟，但是本发明不限于这种配置。各个时钟信号具有预定循环并且在选通高电压VGH与选通低电压VGL之间摇摆。

级STA1至STAp的第一时钟端子至第三时钟端子CT1、CT2和CT3连接到不同的时钟线。因此，不同的时钟信号被输入到级STA1至STAp的第一时钟端子至第三时钟端子CT1、CT2和CT3。例如，如图6A所示，第一级STA1的第一时钟端子CT1连接到第一时钟线CL1，其第二时钟端子CT2连接到第七时钟线CL7，其第三时钟端子CT3连接到第五时钟线CL5。在这种情况下，第三时钟信号CLK3被输入到第二级STA2的第一时钟端子CT1，第一时钟信号CLK1被输入到其第二时钟端子CT2，第七时钟信号CLK7被输入到其第三时钟端子CT3。

奇数时钟信号被依次供应给级STA1至STAq中的每一个的第一时钟端子至第三时钟端子CT1、CT2和CT3。例如，如图6A所示，第一级STA1的第一时钟端子CT1连接到第一时钟线CL1并且被供应有第一时钟信号，第二级STA2的第一时钟端子CT1连接到第三时钟线CL3并且被供应有第三时钟信号，第三级STA3的第一时钟端子CT1连接到第五时钟线CL5并且被供应有第五时钟信号。如图6A所示，第一级STA1的第二时钟端子CT2连接到第七时钟线CL7并且被供应有第七时钟信号，第二级STA2的第二时钟端子CT2连接到第一时钟线CL1并且被供应有第一时钟信号，第三级STA3的第二时钟端子CT2连接到第三时钟线CL3并且被供应有第三时钟信号。如图6A所示，第一级STA1的第三时钟端子CT3连接到第五时钟线CL5并且被供应有第五时钟信号，第二级STA2的第三时钟端子CT3连接到第七时钟线CL7并且被供应有第七时钟信号，第三级STA3的第三时钟端子CT3连接到第一时钟线CL1并且被供应有第一时钟信号。

级STA1至STAp中的每一个的第一源电压端子VSST连接到第一源电压线VSSL。因此，级STA1至STAp中的每一个的第一源电压端子VSST被供应有第一源电压。

级STA1至STAp中的每一个的输出端子OT连接到选通线。选通信号被输出到级STA1至STAp中的每一个的输出端子OT。级STA1至STAp中的每一个的输出端子OT连接到第一后级的前级输出信号输入端子PT、第二后级的启动端子ST以及第三前级的后级输出信号输入端子NT。第q级STAq的第一后级表示第(q+1)级STAq+1，其第二后级表示第(q+2)级STAq+2，第三前级表示第(q-3)级STAq-3。

图6B是示出图2中的第二选通驱动器的示例的框图。参照图6B，第二选通驱动器12设置有：第三启动信号线STL3，其被供应有第三启动信号；第四启动信号线STL4，其被供应有第四启动信号；第二复位线RL2，其被供应有第二复位信号；第二时钟线CL2、第四时钟线CL4、第六时钟线CL6和第八时钟线CL8，其被供应有作为偶数时钟信号的第二时钟信号、第四时钟信号、第六时钟信号和第八时钟信号；以及第一源电压线VSSL，其被供应有作为DC电压的第一源电压。第三启动信号和第四启动信号、第二复位信号以及第二时钟信号、第四时钟信号、第六时钟信号和第八时钟信号从图1中的定时控制器30供应，第一源电压可从电压源(未示出)供应。

第二选通驱动器12包括连接到偶数选通线G2、G4、…、Gn的级STB1至STBp。在图6B中，为了说明方便，仅示出了连接到第二选通线G2、第四选通线G4、第六选通线G6和第八选通线G8的第一级STB1至第四级STB4。

第二选通驱动器12的第q级连接到第2q选通线G2q并且向其输出选通信号。

第二选通驱动器12的级STB1至STBp中的每一个基本上与上面参照图6A描述的第一选通驱动器11的级STA1至STAp相同，不同之处在于代替第一启动线STL1和第二启动线STL2、第一复位线RL1以及第一时钟线CL1、第三时钟线CL3、第五时钟线CL5和第七时钟线CL7，连接了第三启动信号线STL3和第四启动信号线STL4、第二复位线RL2以及第二时钟线CL2、第四时钟线CL4、第六时钟线CL6和第八时钟线CL8。因此，第二选通驱动器12的级STB1至STBp的详细描述将不重复。

图7是示出第一选通驱动器的第q级的示例的电路图。在图7中，为了说明方便，假设上拉节点是Q节点NG，下拉节点是QB节点NGB。

参照图7，第一选通驱动器11的第q级STAq包括上拉晶体管TU、下拉晶体管TD、第一噪声去除单元100、第二噪声去除单元200、Q节点充电放电单元300、Q节点复位单元400、输出端子噪声去除单元500和升压电容器CB。

上拉晶体管TU的栅极连接到Q节点NQ，其第一电极连接到输出端子OT，其第二电极连接到第一时钟端子CT1。上拉晶体管TU响应于Q节点NQ的选通开启电压而导通，并且向输出端子OT供应输入到第一时钟端子CT1的时钟信号。当上拉晶体管TU响应于Q节点NQ的选通开启电压而导通并且选通开启电压的时钟信号被输入到第一时钟端子CT1时，选通开启电压的选通信号被输出到输出端子OT。

下拉晶体管TD的栅极连接到第三时钟端子CT3，其第一电极连接到第一源电压端子VSST，其第二电极连接到输出端子OT。下拉晶体管TD响应于QB节点NQB的选通开启电压而导通并且向输出端子OT供应输入到第一源电压端子VSST的第一源电压。当下拉晶体管TD响应于QB节点NQB的选通开启电压而导通时，选通开启电压的选通信号被输出到输出端子OT。在以下描述中，假设输入到第一源电压端子VSST的第一源电压是选通关闭电压。选通关闭电压是可使得连接到选通线G1至Gn的像素P的晶体管截止的电压，选通开启电压是可使得晶体管导通的电压。当晶体管是N型MOSFET时，选通开启电压可被设定为选通高电压，选通关闭电压可被设定为选通低电压。

第一噪声去除单元100响应于输入到第一时钟端子CT1的时钟信号来去除Q节点NQ的噪声。第一噪声去除单元100包括第一晶体管至第四晶体管T1、T2、T3和T4。

第一晶体管T1的栅极连接到第一节点N1，其第一电极连接到第一源电压端子VSST，其第二电极连接到Q节点NQ。第一晶体管T1响应于第一节点N1的选通开启电压而导通并且将Q节点NQ连接到第一源电压端子VSST。当第一晶体管T1导通时，选通关闭电压被供应给Q节点NQ，因此，上拉晶体管TU截止。

第二晶体管T2的栅极和第二电极连接到第一时钟端子CT1，其第一电极连接到第一节点N1。即，第二晶体管T2以二极管方式连接。第二晶体管T2响应于输入到第一时钟端子CT1的时钟信号的选通开启电压而导通并且将选通开启电压供应给第一节点N1。当第二晶体管T2导通时，选通开启电压被供应给第一节点N1，因此第一晶体管T1导通。

第三晶体管T3的栅极连接到Q节点NQ，其第一电极连接到第一源电压端子VSST，其第二电极连接到第一节点N1。第三晶体管T3响应于Q节点NQ的选通开启电压而导通并且将第一节点N1连接到第一源电压端子VSST。当第三晶体管T3导通时，选通关闭电压被供应给第一节点N1，因此第一晶体管T1截止。

第四晶体管T4的栅极连接到QB节点NQB，其第一电极连接到第一源电压端子VSST，其第二电极连接到第一节点N1。第四晶体管T4响应于QB节点NQB的选通开启电压而导通并且将第一节点N1连接到第一源电压端子VSST。当第四晶体管T4导通时，选通关闭电压被供应给第一节点N1，因此第一晶体管T1截止。

第二噪声去除单元200响应于输入到第二时钟端子CT2的时钟信号来去除Q节点NQ的噪声。第二噪声去除单元200包括第五晶体管T5。

第五晶体管T5的栅极连接到第二时钟端子CT2，其第一电极连接到Q节点NQ，其第二电极连接到前级输出信号输入端子PT。第五晶体管T5响应于输入到第二时钟端子CT2的时钟信号的选通开启电压而导通并且将Q节点NQ连接到前级输出信号输入端子PT。当第五晶体管T5导通时，从前级输出信号输入端子PT输入的第(q-1)级STAq-1的输出信号的选通开启电压或选通关闭电压被供应给Q节点NQ。当第五晶体管T5导通并且选通关闭电压被供应给Q节点NQ时，Q节点NQ的噪声被去除。

Q节点充电放电单元300响应于输入到启动端子ST的第一启动信号或第二启动信号或者第(q-2)级STAq-2的输出信号来利用选通开启电压对Q节点NQ进行充电，或者响应于输入到后级输出信号输入端子NT的第(q+3)级STAq+3来使Q节点NQ向选通关闭电压的输出信号放电。Q节点充电放电单元300包括第六晶体管和第七晶体管。

第六晶体管T6的栅极和第二电极连接到启动端子ST，其第一电极连接到Q节点NQ。即，第六晶体管T6以二极管方式连接。第六晶体管T6响应于输入到启动端子ST的第一启动信号、第二启动信号或者第(q-2)级STAq-2的输出信号的选通开启电压而导通，并且将选通开启电压供应给Q节点NQ。当第六晶体管T6导通时，选通开启电压被供应给Q节点NQ，因此上拉晶体管TU导通。

第七晶体管T7的栅极连接到后级输出信号输入端子NT，其第一电极连接到第一源电压端子VSST，其第二电极连接到Q节点NQ。第七晶体管T7响应于输入到后级输出信号输入端子NT的第(q+3)级STAq+3的输出信号的选通开启电压而导通，并且将选通关闭电压供应给Q节点NQ。当第七晶体管T7导通时，选通关闭电压被供应给Q节点NQ，因此上拉晶体管TU截止。

Q节点复位单元400响应于输入到复位端子RT的第一复位信号来使Q节点NQ复位到选通关闭电压。Q节点复位单元400包括第八晶体管T8。

第八晶体管T8的栅极连接到复位端子RT，其第一电极连接到第一源电压端子VSST，其第二电极连接到Q节点NQ。第八晶体管T8响应于输入到复位端子RT的第一复位信号的选通开启电压将Q节点NQ连接到第一源电压端子VSST。当第八晶体管T8导通时，Q节点NQ被复位到选通关闭电压。

输出端子噪声去除单元500根据输出端子OT的电压将输出端子OT连接到第一时钟端子CT1以去除输出端子OT的噪声。输出端子噪声去除单元500包括第九晶体管T9。

第九晶体管T9的栅极和第一电极连接到输出端子OT，其第二电极连接到第一时钟端子CT1。即，第九晶体管T9以二极管方式连接。当输出端子OT的电压高于输入到第一时钟端子OT的时钟信号的电压与第九晶体管T9的阈值电压之和时，第九晶体管T9将输出端子OT连接到第一时钟端子CT1。因此，当在输出端子OT中生成噪声并且输出端子OT的电压高于输入到第一时钟端子OT的时钟信号的选通关闭电压与第九晶体管T9的阈值电压之和时，输出端子OT的噪声向第一时钟端子OT放电。

升压电容器CB连接在输出端子OT和Q节点NQ之间。升压电容器CB维持输出端子OT与Q节点NQ之间的差电压。

上拉晶体管TU、下拉晶体管TD以及第一晶体管T1至第九晶体管T9的第一电极是源极，其第二电极是漏极，但是本发明不限于这种配置。上拉晶体管TU、下拉晶体管TD以及第一晶体管T1至第九晶体管T9的第一电极可以是漏极，其第二电极可以是源极。

另一方面，在根据本发明的实施方式的显示装置中，当显示装置以低刷新率或可变刷新率来驱动或者以停停(stop&stop)方式来驱动以降低功耗时，空白周期BP延长，因此优选的是，上拉晶体管TU、下拉晶体管TD以及第一晶体管T1至第九晶体管T9的半导体层由氧化物形成。然而，上拉晶体管TU、下拉晶体管TD以及第一晶体管T1至第九晶体管T9的半导体层不限于氧化物，而是可由非晶硅(a-Si)或多晶硅(Poly-Si)形成。

另一方面，为了说明方便，图7中仅示出了第q级STAq，但是第一选通驱动器11的级STA1至STAp和第二选通驱动器12的级STB1至STBp可按照基本上与图7所示的第q级STAq相同的配置来形成。

如上所述，根据本发明的实施方式的第q级STAq包括多个噪声去除单元100和200并且可去除Q节点NQ的噪声。结果，在本发明的实施方式中，即使当一个噪声去除单元的晶体管的阈值电压负向移位时，也可利用另一噪声去除单元来去除Q节点NQ的噪声。因此，在本发明的实施方式中，由于可稳定地维持上拉节点的放电电位，所以可防止级异常输出选通开启电压。根据本发明的实施方式的多个噪声去除单元10和20的操作的细节将稍后参照图8、图9A至图9G以及图10A至图10D来描述。

图8是示出输入到图7中的第q级的启动端子和前级输出信号输入端子的信号、时钟信号、上拉节点的电压以及第q至第(q+3)选通信号的波形图。在图8中，示出了输入到第q级STAq的启动端子ST的第一启动信号VST1、输入到前级输出信号输入端子PT的第二启动信号VST2、第一时钟信号CLK1、第三时钟信号CLK3、第五时钟信号CLK5和第七时钟信号CLK7、Q节点的电压VQ、第一节点N1的电压VN1以及第q至第(q+3)选通信号GS1、SGq+1和GSq+3。代替第一启动信号VST1，第(q-2)级STAq-2的输出信号GSq-2可被输入到第q级STA1的启动端子ST，并且代替第二启动信号VST2，第(q-1)级STAq-1的输出信号GSq-1可被输入到第q级STAq的前级输出信号输入端子PT。

参照图8，第一启动信号VST1和第二启动信号VST2在选通开启电压Von与选通关闭电压Voff之间摇摆。第一启动信号VST1的选通开启电压Von的脉冲比第二选通信号VST2的选通开启电压Von的脉冲早生成。第一启动信号VST1的选通开启电压Von的脉冲可按照预定周期与第二启动信号VST2的选通开启电压Von的脉冲交叠。

时钟信号CLK1、CLK3、CLK5和CLK7可按照预定周期交叠，并且可通过依次延迟的8个相位来具体实现，但是本发明不限于这种配置。图8仅示出奇数时钟信号CLK1、CLK3、CLK5和CLK7。

时钟信号CLK1、CLK3、CLK5和CLK7在选通开启电压Von与选通关闭电压Voff之间摇摆。时钟信号CLK1、CLK3、CLK5和CLK7中的每一个在四个水平周期中具有选通开启电压Von，在四个水平周期中具有选通关闭电压Voff。在这种情况下，奇数时钟信号CLK1、CLK3、CLK5和CLK7按照两个水平周期彼此交叠。一个水平周期表示一个水平线扫描周期，其中数据电压被供应给连接到显示面板10的一条选通线的像素。

另一方面，如图8所示，第q级STAq的操作周期可被分割成上拉周期put和下拉周期pdt。上拉周期put表示作为第q级STAq的上拉节点的Q节点NQ利用选通开启电压Von充电，并且第q级STAq输出选通开启电压(Von)的周期。下拉周期pdt表示第q级STAq的Q节点NQ放电为选通关闭电压Voff，作为下拉节点的QB节点NQB利用选通开启电压Von充电，并且第q级STAq输出选通关闭电压Voff的周期。上拉周期put包括第一周期t1至第六周期t6，下拉周期pdt包括第七周期t7至第十周期t10。

当上拉晶体管TU、下拉晶体管TD以及第一晶体管T1至第九晶体管T9由P型MOSFET形成时，应该校正图8所示的信号以匹配P型MOSFET的特性。

在上拉周期put中第q级STAq的操作将在下面参照图9A至图9F来详细描述，在下拉周期pdt中第q级STAq的操作将在下面参照图10A至图10D来详细描述。

图9A至图9F是示出在上拉周期的第一周期至第六周期中图7中的第q级的示图。在上拉周期put的第一周期t1至第六周期t6中第q级STAq的操作将参照图8以及图9A至图9F来具体地描述。

在图9A至图9F中，第一启动信号VST1被输入到第q级STAq的启动端子ST，第二启动信号VST2被输入到前级输出信号输入端子PT，第一时钟信号CLK1被输入到第一时钟端子CT1，第七时钟信号CLK7被输入到第二时钟端子CT2，第五时钟信号CLK5被输入到第三时钟端子CT3，第(q+3)选通信号GSq+3被输入到后级输出信号输入端子NT。

首先，在第一周期t1中，选通开启电压Von的第一启动信号VST1被输入到启动端子ST。因此，由于在第一周期t1中第六晶体管T6导通，所以第一启动信号VST1的选通开启电压Von被供应给Q节点NQ，如图9A所示。

在第一周期t1中，第三晶体管T3通过Q节点NQ的选通开启电压Von而导通，因此第一节点N1连接到第一源电压端子VSST。因此，如图9A所示，选通关闭电压Voff被供应给第一节点N1。在第一周期t1中，上拉晶体管TU通过Q节点NQ的选通开启电压Von而导通，因此输出端子OT连接到第一时钟端子CT1。在第一周期t1中，由于选通关闭电压Voff的第一时钟信号CLK1被输入到第一时钟端子CT1，所以选通关闭电压Voff被输出到输出端子OT。

在第一周期t1中，下拉晶体管TD以及第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5以及第七晶体管T7至第九晶体管T9截止。

其次，在第二周期t2中，选通开启电压Von的第一启动信号VST1被输入到启动端子ST，并且选通开启电压Von的第七时钟信号CLK7被输入到第二时钟端子CT2。因此，在第二周期t2中，由于第五晶体管T5和第六晶体管T6导通，所以第一启动信号VST1的选通开启电压Von和第二启动信号VST2的选通开启电压Von被供应给Q节点NQ，如图9B所示。

在第二周期t2中，第三晶体管T3通过Q节点NQ的选通开启电压Von而导通，因此第一节点N1连接到第一源电压端子VSST。因此，如图9B所示，选通关闭电压Voff被供应给第一节点N1。在第二周期t2中，上拉晶体管TU通过Q节点NQ的选通开启电压Von而导通，因此输出端子OT连接到第一时钟端子CT1。在第二周期t2中，由于选通关闭电压Voff的第一时钟信号COLK1被输入到第一时钟端子CT1，选通关闭电压Voff被输出到输出端子OT。

在第二周期t2中，下拉晶体管TD以及第一晶体管T1、第二晶体管T2、第四晶体管T4以及第七晶体管T7至第九晶体管T9截止。

第三，在第三周期t3中，选通开启电压Von的第七时钟信号CLK7被输入到第二时钟端子CT2。因此，在第三周期t3中，由于第五晶体管t5导通，所以第二启动信号VST2的选通开启电压Von被供应给Q节点NQ。

在第三周期t3中，选通开启电压的第一时钟信号CLK1输入到第一时钟端子CT1，因此第二晶体管T2导通。在第三周期t3中，第三晶体管T3通过Q节点NQ的选通开启电压Von而导通。因此，即使当第二晶体管导通时，第一节点N1也通过第三晶体管T3的导通而连接到第一源电压端子VSST。结果，如图9C所示，选通关闭电压Voff被供应给第一节点N1。

在第三周期t3中，上拉晶体管TU通过Q节点NQ的选通开启电压Von而导通，因此输出端子OT连接到第一时钟端子CT1。因此，在第三周期t3中，输入到第一时钟端子CT1的第一时钟信号CLK1的选通开启电压Von被供应给输出端子OT。

另一方面，由于输出端子OT的电压变化通过升压电容器CB向Q节点NQ升压，所以Q节点NQ的电压增大至比选通开启电压Von高的电平的电压Von’。在这种情况下，由于上拉晶体管TU通过比Q节点NQ的选通开启电压高的电平的电压Von’完全导通，所以第一时钟信号CLK1的选通开启电压Von可被稳定地输出到输出端子OT。

在第三周期t3中，下拉晶体管TD以及第一晶体管T1、第四晶体管T4、第六晶体管T6以及第七晶体管T7至第九晶体管T9截止。

第四，在第四周期t4中，选通开启电压Von的第一时钟信号CLK1被输入到第一时钟端子CT1，因此第二晶体管T2导通。在第四周期t4中，由于Q节点NQ通过升压电容器CB来维持比选通开启电压Von高的电平的电压Von’，所以第三晶体管T3导通。即使当第二晶体管T2导通时，第一节点N1也通过第三晶体管T3的导通连接到第一源电压端子VSST。因此，如图9D所示，选通关闭电压Voff被供应给第一节点N1。

在第四周期t4中，由于Q节点NQ通过升压电容器CB来维持比选通开启电压Von高的电平的电压Von’，所以上拉晶体管TU可通过比Q节点NQ的选通开启电压Von高的电平的电压Von’完全导通。因此，第一时钟信号CLK1的选通开启电压Von可被稳定地输出到输出端子OT。

在第四周期t4中，下拉晶体管TD以及第一晶体管T1和第四晶体管T4至第九晶体管T9截止。

第五，在第五周期t5中，选通开启电压Von的第五时钟信号CLK5被输入到第三时钟端子CT3，因此下拉晶体管TD和第四晶体管T4导通。由于输出端子OT通过下拉晶体管TD的导通连接到第一源电压端子，所以选通关闭电压Voff被供应给输出端子OT。由于第一节点N1通过第四晶体管T4的导通连接到第一源电压端子VSST，所以选通关闭电压Voff被供应给第一节点N1。

另一方面，由于输出端子OT的电压从选通开启电压Von减小至选通关闭电压Voff，所以Q节点NQ的电压VQ通过升压电容器CB从比选通开启电压Von高的电平的电压Von’减小至选通开启电压Von。上拉晶体管TU通过Q节点NQ的选通开启电压Von而导通，并且输入到第一时钟端子CT1的第一时钟信号CLK1的选通关闭电压Voff被输出到输出端子OT。第三晶体管T3通过Q节点NQ的选通开启电压Von而导通。由于第一节点N1通过第三晶体管T3的导通连接到第一源电压端子VSST，选通关闭电压Voff被供应给第一节点N1。

在第五周期t5中，第一晶体管T1、第二晶体管T2以及第五晶体管T5至第九晶体管T9截止。

第六，在第六周期t6中，选通开启电压Von的第(q+3)级STAq+3的选通信号GSq+3被输入到后级输出信号输入端子NT，选通开启电压Von的第七时钟信号CLK7被输入到第二时钟端子CT2。因此，在第六周期t6中，由于第五晶体管T5和第七晶体管T7导通，选通关闭电压Voff被供应给Q节点NQ，如图9F所示。

在第六周期t6中，选通开启电压Von的第五时钟信号CLK5被输入到第三时钟端子CT3，因此下拉晶体管TD和第四晶体管T4导通。由于输出端子OT通过下拉晶体管TD的导通连接到第一源电压端子，所以选通关闭电压Voff被供应给输出端子OT。由于第一节点N1通过第四晶体管T4的导通连接到第一源电压端子VSST，所以选通关闭电压Voff被供应给第一节点N1。

在第六周期t6中，上拉晶体管TU以及第一晶体管T1至第三晶体管T3、第六晶体管T6、第八晶体管T8和第九晶体管T9截止。

如上所述，在上拉周期put的第三周期t3和第四周期t4中，根据本发明的实施方式的第q级STAq可将选通开启电压Von输出到输出端子OT。

图10A至图10D是示出在下拉周期的第七周期至第十周期中图4中的第k级的示图。将参照图8以及图10A至图10D具体地描述在下拉周期pdt的第七周期t7至第十周期t10中第q级STAq的操作。

在图10A至图10D中，第一启动信号VST1被输入到第q级STAq的启动端子ST，第二启动信号VST2被输入到前级输出信号输入端子PT，第一时钟信号CLK1被输入到第一时钟端子CT1，第七时钟信号CLK7被输入到第二时钟端子CT2，第五时钟信号CLK5被输入到第三时钟端子CT3，第(q+3)选通信号GSq+3被输入到后级输出信号输入端子NT。

首先，在第七周期t7中，选通开启电压Von的第一时钟信号CLK1被输入到第一时钟端子CT1。因此，第二晶体管T2导通并且选通开启电压Von被供应给第一节点N1。在这种情况下，由于第一晶体管T1导通，所以Q节点NQ连接到第一源电压端子VSST。因此，选通关闭电压Voff被供应给Q节点NQ。

选通开启电压Von的第七时钟信号CLK7被输入到第二时钟端子CT2。因此，由于第五晶体管T5导通，所以Q节点NQ连接到前级输出信号输入端子PT。结果，第二启动信号VST2的选通关闭电压Voff被供应给Q节点NQ。

在第七周期t7中，第(q+3)级STAq+3的选通开启电压Von的第(q+3)选通信号被输入到后级输出信号输入端子NT。因此，由于第七晶体管T7导通，所以Q节点NQ连接到第一源端子VSST。结果，选通关闭电压Voff被供应给Q节点NQ。另一方面，在第七周期t7以外的另一下拉周期pdt中，由于选通关闭电压Voff的第(q+3)选通信号被输入，所以应该注意的是，第七晶体管T7截止。

在第七周期t7中，上拉晶体管TU、下拉晶体管TD以及第三晶体管T3、第四晶体管T4、第六晶体管T6、第八晶体管T8和第九晶体管T9截止。

结果，在第七周期t7中，Q节点NQ的放电电位可通过第一噪声去除单元100的第一晶体管T1和第二噪声去除单元200的第五晶体管T5稳定地维持在选通低电压Voff。

其次，在第八周期t8中，选通开启电压Von的第一时钟信号CLK1被输入到第一时钟端子CT1。因此，第二晶体管T2导通，并且选通开启电压Von被供应给第一节点N1。在这种情况下，由于第一晶体管T1导通，所以Q节点NQ连接到第一源电压端子VSST。因此，选通关闭电压Voff被供应给Q节点NQ。

在第八周期t8中，上拉晶体管TU、下拉晶体管TD以及第三晶体管T3至第九晶体管T9截止。

结果，在第八周期t8中，Q节点NQ的放电电位可通过第一噪声去除单元100的第一晶体管T1稳定地维持在选通低电压Voff。

第三，在第九周期t9中，选通开启电压Von的第五时钟信号CLK5被输入到第三时钟端子CT3，因此下拉晶体管TD和第四晶体管T4导通。由于输出端子OT通过下拉晶体管TD的导通连接到第一源电压端子，所以选通关闭电压Voff被供应给输出端子OT。由于第一节点N1通过第四晶体管T4的导通连接到第一源电压端子VSST，所以选通关闭电压Voff被供应给第一节点N1。

在第九周期t9中，上拉晶体管TU以及第一晶体管T1至第三晶体管T3和第五晶体管T5至第九晶体管T9截止。

第四，在第十周期t10中，选通开启电压Von的第五时钟信号CLK5被输入到第三时钟端子CT3，因此下拉晶体管TD和第四晶体管T4导通。由于输出端子OT通过下拉晶体管TD的导通连接到第一源电压端子，所以选通关闭电压Voff被供应给输出端子OT。由于第一节点N1通过第四晶体管T4的导通连接到第一源电压端子VSST，所以选通关闭电压Voff被供应给第一节点N1。

在第十周期t10中，选通开启电压Von的第七时钟信号CLK7被输入到第二时钟端子CT2。因此，由于第五晶体管t5导通，所以Q节点NQ连接到前级输出信号输入端子PT。结果，第二启动信号VST2的选通开启电压Von被供应给Q节点NQ。

在第十周期t10中，上拉晶体管TU以及第一晶体管T1至第三晶体管T3和第六晶体管T6至第九晶体管T9截止。

结果，在第十周期t10中，Q节点NQ的放电电位可通过第二噪声去除单元200的第五晶体管T5稳定地维持在选通低电压Voff。

下拉周期pdt的第七周期t7至第十周期t10可被重复，直至下一上拉周期put。

如上所述，在本发明的实施方式中，在第七周期t7、第八周期t8和第十周期t10中，可利用第一噪声去除单元100和第二噪声去除单元200去除Q节点NQ的噪声。具体地讲，第七周期t7和第八周期t8是利用第一噪声去除单元100去除Q节点NQ的噪声的周期，第七周期t7和第十周期t10是利用第二噪声去除单元200去除Q节点NQ的噪声的周期。

具体地讲，寄生电容器可形成在上拉晶体管TU的栅极与第二电极之间。在这种情况下，当第一时钟信号CLK1从选通关闭电压Voff切换为选通开启电压Von时，Q节点NQ可由于寄生电容器而受第一时钟信号CLK1影响。因此，Q节点NQ中可能包括波纹或噪声。然而，在本发明的实施方式中，在下拉周期pdt中第一时钟信号CLK1作为选通开启电压Von被输入的周期中，由于利用第一噪声去除单元100的第一晶体管T1将选通关闭电压Voff供应给Q节点NQ，所以可去除Q节点NQ的噪声。结果，在本发明的实施方式中，由于在下拉周期pdt中Q节点NQ的放电电位可稳定地维持，所以可防止从级异常输出选通开启电压。

图11A是示出图2中的第一选通驱动器的另一示例的框图。参照图11A，第一选通驱动器11设置有：第一启动信号线STL1，其被供应有第一启动信号；第二启动信号线STL2，其被供应有第二启动信号；第一复位线RL1，其被供应有第一复位信号；第一时钟线CL1、第三时钟线CL3、第五时钟线CL5和第七时钟线CL7，其被供应有第一时钟信号、第三时钟信号、第五时钟信号和第七时钟信号；第一源电压线VSSL，其被供应有作为DC电压的第一源电压；以及第二源电压线VDDL，其被供应有作为另一DC电压的第二源电压。第一启动信号和第二启动信号、第一复位信号以及第一时钟信号、第三时钟信号、第五时钟信号和第七时钟信号从图1中的定时控制器30供应，第一源电压和第二源电压可从电压源(未示出)供应。第一源电压可以是选通关闭电压，第二源电压可以是选通开启电压。

第一选通驱动器11包括连接到奇数选通线G1、G3、…、Gn+1的级STA1至STAp。在图11A中，为了说明方便，仅示出了连接到第一选通线G1、第三选通线G3、第五选通线G5和第七选通线G7的第一级STA1至第四级STA4。

第一选通驱动器11的级STA1至STAp中的每一个包括启动端子ST、复位端子RT、前级载波信号输入端子PT、后级载波信号输入端子NT、第一时钟端子CT1和第二时钟端子CT2、第一源电压端子VSST、第二源电压端子VDDT和输出端子OT。

级STA1至STAq的第二源电压端子VDDT连接到第二源电压线VDDL。第二源电压被供应给级STA1至STAq中的每一个的第二源电压端子VDDT。

另一方面，图11A所示的选通驱动器11的级STA1至STAq基本上与上面参照图6A描述的第一选通驱动器11的级STA1至STAq相同，不同之处在于代替第三时钟端子CT3，包括第二源电压端子VDDT。因此，图11A所示的启动端子ST、复位端子RT、前级输出信号输入端子PT、后级输出信号输入端子NT、第一时钟端子CT1和第二时钟端子CT2、第一源电压端子VSST以及第一选通驱动器11的级STA1至STAq中的每一个的输出端子OT的详细描述将不重复。

图11B是示出图2中的第二选通驱动器的另一示例的框图。参照图11B，第二选通驱动器12设置有：第三启动信号线STL3，其被供应有第三启动信号；第四启动信号线STL4，其被供应有第四启动信号；第二复位线RL2，其被供应有第二复位信号；第二时钟线CL2、第四时钟线CL4、第六时钟线CL6和第八时钟线CL8，其被供应有作为偶数时钟信号的第二时钟信号、第四时钟信号、第六时钟信号和第八时钟信号；第一源电压线VSSL，其被供应有作为DC电压的第一源电压；以及第二源电压线VDDL，其被供应有作为另一DC电压的第二源电压。第三启动信号和第四启动信号、第二复位信号以及第二时钟信号、第四时钟信号、第六时钟信号和第八时钟信号从图1中的定时控制器30供应，第一源电压和第二源电压可从电压源(未示出)供应。第一源电压可以是选通关闭电压，第二源电压可以是选通开启电压。

第二选通驱动器12包括连接到偶数选通线G2、G4、…、Gn的级STB1至STBp。在图11B中，为了说明方便，仅示出了连接到第二选通线G2、第四选通线G4、第六选通线G6和第八选通线G8的第一级STB1至第四级STB4。

第二选通驱动器12的级STB1至STBp基本上与上面参照图11A描述的第一选通驱动器11的级STA1至STAp相同，不同之处在于第一启动信号线STL1和第二启动信号线STL2、第一复位线RL1以及第一时钟线CL1、第三时钟线CL3、第五时钟线CL5和第七时钟线CL7被第三启动信号线STL3和第四启动信号线STL4、第二复位线RL2以及第二时钟线CL2、第四时钟线CL4、第六时钟线CL6和第八时钟线CL8代替。因此，第二选通驱动器12的级STB1至STBp的详细描述将不重复。

图12是示出第一选通驱动器的第q级的另一示例的电路图。在图12中，为了说明方便，假设上拉节点是Q节点NG，下拉节点是QB节点NGB。

参照图12，第一选通驱动器11的第q级STAq包括上拉晶体管TU、下拉晶体管TD、第一噪声去除单元100、第二噪声去除单元200、Q节点充电放电单元300、Q节点复位单元400、输出端子噪声去除单元500、QB节点充电放电单元600和升压电容器CB。

图12所示的第q级STAq的上拉晶体管TU、下拉晶体管TD、第一噪声去除单元100、第二噪声去除单元200、Q节点充电放电单元300、Q节点复位单元400、输出端子噪声去除单元500和升压电容器CB基本上与图7所示的上拉晶体管TU、下拉晶体管TD、第一噪声去除单元100、第二噪声去除单元200、Q节点充电放电单元300、Q节点复位单元400、输出端子噪声去除单元500和升压电容器CB相同。因此，图12所示的上拉晶体管TU、下拉晶体管TD、第一噪声去除单元100、第二噪声去除单元200、Q节点充电放电单元300、Q节点复位单元400、输出端子噪声去除单元500和升压电容器CB的详细描述将不重复。

QB节点充电放电单元600利用输入到第二源电压端子VDDT的第二源电压对QB节点NQB进行充电，并且响应于输入到第一时钟端子CLK1的时钟信号对QB节点NQB进行放电。QB节点充电放电单元600包括第十晶体管T10至第十二晶体管T12。

第十晶体管T10的栅极和第二电极连接到第二源电压端子VDDT，其第一电极连接到第十一晶体管T11的栅极。即，第十晶体管T10以二极管方式连接。第十晶体管T10通过第二源电压端子VDDT的选通开启电压而导通以将选通开启电压供应给第十一晶体管T11的栅极。在以下描述中，假设输入到第二源电压端子VDDT的第二源电压是选通开启电压。

第十一晶体管T11的栅极连接到第十晶体管T10的第一电极，其第一电极连接到QB节点NQB，其第二电极连接到第二源电压端子VDDT。第十一晶体管T11通过经由第十晶体管T10供应的第二源电压端子VDDT的选通开启电压而导通以将QB节点NQB连接到第二源电压端子VDDT。当第十一晶体管T11导通时，选通开启电压被供应给QB节点NQB，因此下拉晶体管TD导通。

第十二晶体管T12的栅极连接到第一时钟端子CT1，其第一电极连接到第一源电压端子VSST，其第二电极连接到QB节点NQB。第十二晶体管T12通过输入到第一时钟端子CT1的时钟信号的选通开启电压而导通以将QB节点NQB连接到第一源电压端子VSST。当第十二晶体管T12导通时，选通关闭电压被供应给QB节点NQB，因此下拉晶体管TD截止。

如上所述，在本发明的实施方式中，利用QB节点充电放电单元600以选通开启电压Von来对QB节点NQB进行充电，不同的是选通开启电压的时钟信号被输入到第一时钟端子CT1的周期。

另一方面，在根据本发明的实施方式的显示装置中，当显示装置以低刷新率或可变刷新率来驱动或者以停停方式来驱动以降低功耗时，空白周期BP延长。输入到图7所示的第q级STAq的第三时钟端子CT3的时钟信号在空白周期中没有被输入。因此，当空白周期BP延长时，下拉晶体管TD没有导通的周期也延长。结果，选通关闭电压Voff没有被供应给选通线的周期延长。在这种情况下，存在选通线由于噪声等而无法维持在选通关闭电压Voff的问题。

然而，在图11所示的第q级STAq中，利用QB节点充电放电单元600以选通开启电压Von来对QB节点NQB进行充电，不同的是选通开启电压的时钟信号被输入到第一时钟端子CT1的周期。因此，在本发明的实施方式中，不管空白周期BP如何，下拉晶体管TD可导通，以稳定地将选通关闭电压Voff供应给选通线。结果，当由于以低刷新率或可变刷新率驱动显示装置或者以停停方式驱动显示装置以降低功耗而使空白周期BP延长时，可解决选通线由于噪声等而无法维持在选通关闭电压Voff的问题。

图11所示的输入到第q级STAq的启动端子ST的启动信号VST1、输入到前级输出信号输入端子PT的第二启动信号VST2、第一时钟信号CLK1、第三时钟信号CLK3、第五时钟信号CLK5和第七时钟信号CLK7、Q节点NQ的电压VQ、第一节点N1的电压VN1以及第q至第(q+3)选通信号GSq、GSq+1、GSq+2和GSq+3基本上与图8所示相同。

图11所示的在上拉周期put中第q级STAq的操作基本上与上面参照图9A至图9F所描述的相同。因此，图11所示的在上拉周期put中第q级STAq的操作将不重复。

图11所示的在下拉周期pdt中第q级STAq的操作基本上与上面参照图10A至图10D所描述的相同。因此，图11所示的在下拉周期pdt中第q级STAq的操作将不重复。

如上所述，根据本发明的实施方式，利用多个噪声去除单元去除上拉节点的噪声。结果，根据本发明的实施方式，即使当一个噪声去除单元的晶体管的阈值电压负向移位时，也可利用另一噪声去除单元来去除上拉节点的噪声。因此，根据本发明的实施方式，由于上拉节点的放电电位可稳定地维持，所以可防止从级异常输出选通开启电压。

根据本发明的实施方式，利用下拉节点充电放电单元以选通开启电压来对下拉节点进行充电，不同的是选通开启电压的时钟信号被输入到第一时钟端子的周期。因此，在本发明的实施方式中，不管空白周期如何，下拉晶体管可导通，以稳定地将选通关闭电压供应给选通线。结果，根据本发明的实施方式，当由于以低刷新率或可变刷新率驱动显示装置或者以停停方式驱动显示装置以降低功耗而使空白周期BP延长时，可解决选通线由于噪声等而无法维持在选通关闭电压Voff的问题。

根据以上描述，本领域技术人员将理解，在不脱离本发明的技术精神的情况下，可按照各种形式改变和修改本发明。因此，本发明的技术范围不限于以上详细描述，而是应该由所附权利要求限定。

相关申请的交叉引用

本申请要求2014年12月17日提交的韩国专利申请No.10-2014-0182333的权益，其通过引用并入本文，如同在本文中充分阐述一样。

Claims (14)

1.一种包括多个级的选通驱动器，其中，所述多个级中的级包括：

上拉晶体管，该上拉晶体管根据上拉节点的电压来将输入到第一时钟端子的时钟信号输出给输出端子；

下拉晶体管，该下拉晶体管根据下拉节点的电压来将输入到第一源电压端子的第一源电压输出给所述输出端子；以及

第一噪声去除单元，该第一噪声去除单元响应于输入到所述第一时钟端子的所述时钟信号，来将选通关闭电压供应给所述上拉节点以去除所述上拉节点的噪声。

2.根据权利要求1所述的选通驱动器，其中，所述第一噪声去除单元包括：

第一晶体管，该第一晶体管响应于第一节点的选通开启电压而导通，并且将所述第一源电压端子的所述第一源电压供应给所述上拉节点；

第二晶体管，该第二晶体管响应于输入到所述第一时钟端子的所述时钟信号的选通开启电压而导通，并且将所述时钟信号的选通开启电压供应给所述第一晶体管的栅极；以及

第三晶体管，该第三晶体管响应于所述上拉节点的选通开启电压而导通，并且将所述第一源电压端子的所述第一源电压供应给所述第一节点。

3.根据权利要求2所述的选通驱动器，其中，所述第一噪声去除单元还包括第四晶体管，该第四晶体管响应于所述下拉节点的选通开启电压而导通并且将所述第一源电压端子的所述第一源电压供应给所述第一节点。

4.根据权利要求1所述的选通驱动器，其中，所述级还包括第二噪声去除单元，该第二噪声去除单元包括第五晶体管，该第五晶体管响应于输入到第二时钟端子的另一时钟信号的选通开启电压而导通并且将所述上拉节点连接到前级输出信号输入端子。

5.根据权利要求1所述的选通驱动器，其中，所述级还包括：

上拉节点充电放电单元，该上拉节点充电放电单元根据输入到启动端子的信号来利用选通开启电压对所述上拉节点进行充电，或者根据输入到后级输出信号输入端子的信号来使所述上拉节点放电为所述选通关闭电压；

上拉节点复位单元，该上拉节点复位单元响应于输入到复位端子的复位信号来使所述上拉节点复位；以及

输出端子噪声去除单元，该输出端子噪声去除单元去除所述输出端子的噪声。

6.根据权利要求5所述的选通驱动器，其中，所述上拉节点充电放电单元包括：

第六晶体管，该第六晶体管响应于输入到所述启动端子的信号的选通开启电压而导通，并且向所述上拉节点供应输入到所述启动端子的信号的选通开启电压；以及

第七晶体管，该第七晶体管响应于输入到所述后级输出信号输入端子的信号的选通开启电压而导通，并且向所述上拉节点供应所述第一源电压端子的所述第一源电压。

7.根据权利要求5所述的选通驱动器，其中，所述上拉节点复位单元包括第八晶体管，该第八晶体管响应于输入到所述复位端子的复位信号的选通开启电压而导通，并且向所述上拉节点供应所述第一源电压端子的所述第一源电压。

8.根据权利要求5所述的选通驱动器，其中，所述输出端子噪声去除单元包括第九晶体管，该第九晶体管根据所述输出端子的电压来将所述输出端子连接到所述第一时钟端子。

9.根据权利要求1所述的选通驱动器，其中，所述下拉节点连接到第三时钟端子。

10.根据权利要求9所述的选通驱动器，其中，不同的时钟信号被输入到所述第一时钟端子至所述第三时钟端子。

11.根据权利要求1所述的选通驱动器，其中，所述级还包括下拉节点充电放电单元，该下拉节点充电放电单元利用输入到第二源电压端子的第二源电压来对所述下拉节点进行充电，并且响应于输入到所述第一时钟端子的所述时钟信号来使所述下拉节点放电。

12.根据权利要求11所述的选通驱动器，其中，所述下拉节点充电放电单元包括：

第十晶体管和第十一晶体管，该第十晶体管和该第十一晶体管向所述下拉节点供应输入到所述第二源电压端子的所述第二源电压；以及

第十二晶体管，该第十二晶体管响应于输入到所述第一时钟端子的所述时钟信号的选通开启电压而导通，并且向所述下拉节点供应所述第一源电压端子的所述第一源电压。

13.根据权利要求12所述的选通驱动器，其中，所述第十晶体管的栅极和第二电极连接到所述第二源电压端子，所述第十晶体管的第一电极连接到所述第十一晶体管的栅极，并且

其中，所述第十一晶体管的第一电极连接到所述下拉节点，所述第十一晶体管的第二电极连接到所述第二源电压端子。

14.一种显示装置，该显示装置包括：

显示面板，该显示面板包括数据线、与所述数据线交叉的选通线、连接到所述数据线和所述选通线的像素以及包括多个级的选通驱动器，所述多个级向所述选通线输出选通信号；以及

数据驱动器，该数据驱动器向所述数据线供应数据电压，

其中，所述多个级中的级包括：

上拉晶体管，该上拉晶体管根据上拉节点的电压来将输入到第一时钟端子的时钟信号输出给输出端子；

下拉晶体管，该下拉晶体管根据下拉节点的电压来将输入到第一源电压端子的第一源电压输出给所述输出端子；以及

第一噪声去除单元，该第一噪声去除单元响应于输入到所述第一时钟端子的所述时钟信号，来将选通关闭电压供应给所述上拉节点以去除所述上拉节点的噪声。