KR20160003364A - 스캔 구동 장치 및 이를 이용한 표시 장치 - Google Patents

스캔 구동 장치 및 이를 이용한 표시 장치 Download PDF

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Abstract

스캔 구동 장치는 대응되는 스캔 선으로 스캔 신호를 출력하는 복수의 스테이지(stage)를 포함하고, 각 스테이지는, 제1 전압이 공급되는 제1 전압 입력단과 스캔 신호를 출력하는 출력단 사이에 연결되고, 게이트가 제1 노드에 연결되는 제1 트랜지스터, 출력단과 제2 클록 신호 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제2 트랜지스터, 입력 신호를 수신하는 입력단과 제2 노드 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단에 연결되는 제3 트랜지스터 및 제4 트랜지스터 및 제3 트랜지스터 및 제4 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제5 트랜지스터를 포함한다.

Description

스캔 구동 장치 및 이를 이용한 표시 장치{SCAN DRVIER AND DISPLAY DEVICE USING THE SAME}
본 발명은 스캔 구동 장치 및 이를 이용한 표시 장치에 관한 것으로, 특히 스캔 신호를 정상적으로 출력하는 스캔 구동 장치 및 이를 이용한 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하기 위하여 복수의 스캔선에 인에이블 레벨의 스캔 신호를 인가하고, 인에이블 레벨의 스캔 선에 대응하는 데이터 신호를 복수의 데이터선에 인가한다.
스캔 구동 장치는 인에이블 레벨의 스캔 신호를 출력하는 스테이지를 복수로 포함할 수 있다. 복수의 스테이지는 순차적으로 배열될 수 있고, 하나의 스테이지에서 출력되는 인에이블 레벨의 스캔 신호는 다른 스테이지의 입력 신호로 인가될 수 있다.
각각의 스테이지는 복수의 입력 신호의 입력에 따라 스캔 신호를 출력하고, 복수의 트랜지스터 및 커패시터를 포함할 수 있다.
최근, 표시 장치가 대형화됨에 따라, 스캔 구동 장치는 정확하고 안정적인 파형의 스캔 신호를 출력하여야 하는 바, 스캔 구동 장치 내의 트랜지스터에서 발생하는 누설 전류를 감소시키기 위한 방안이 모색되고 있다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 트랜지스터의 DIBL(Drain-induced barrier lowering) 현상에 강건한 스캔 구동 장치를 제공하는 것을 목적으로 한다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 스캔 구동 장치는 대응되는 스캔 선으로 스캔 신호를 출력하는 복수의 스테이지(stage)를 포함하고, 각 스테이지는, 제1 전압이 공급되는 제1 전압 입력단과 스캔 신호를 출력하는 출력단 사이에 연결되고, 게이트가 제1 노드에 연결되는 제1 트랜지스터, 출력단과 제2 클록 신호 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제2 트랜지스터, 입력 신호를 수신하는 입력단과 제2 노드 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단에 연결되는 제3 트랜지스터 및 제4 트랜지스터 및 제3 트랜지스터 및 제4 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제5 트랜지스터를 포함한다.
제2 전압이 공급되는 제2 전압 입력단과 제1 노드 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단에 연결되는 제6 트랜지스터 및 제7 트랜지스터를 더 포함할 수 있다.
제1 전압 입력단과 제2 노드 사이에 직렬 연결되고, 게이트가 제1 노드에 연결되는 제8 트랜지스터 및 제9 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제10 트랜지스터를 더 포함할 수 있다.
제6 트랜지스터 및 제7 트랜지스터와 제2 노드 사이에 연결되고, 게이트가 제2 클록 신호 입력단에 연결되는 제11 트랜지스터를 더 포함할 수 있다.
제1 노드와 제1 클록 신호 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제12 트랜지스터를 더 포함할 수 있다.
출력단과 제2 노드 사이에 연결되는 제1 커패시터를 더 포함할 수 있다.
제1 전압 입력단과 제1 노드 사이에 연결되는 제2 커패시터를 더 포함할 수 있다.
제1 기간 동안 입력 신호와 제1 클록 신호가 인에이블되고, 제2 기간 동안 제2 클록 신호가 인에이블되면, 스캔 신호를 출력할 수 있다.
본 스테이지의 출력단은 다음 스테이지의 입력단과 연결될 수 있다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 다른 측면에 따르면, 대응되는 스캔 선에 연결되는 복수의 화소를 포함하는 표시부 및 스캔 선으로 스캔 신호를 출력하는 복수의 스테이지를 포함하는 스캔 구동부를 포함하는 표시 장치에 있어서, 복수의 스테이지 중 하나는, 제1 전압이 공급되는 제1 전압 입력단과 스캔 신호를 출력하는 출력단 사이에 연결되고, 게이트가 제1 노드에 연결되는 제1 트랜지스터, 출력단과 제2 클록 신호 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제2 트랜지스터, 입력 신호를 수신하는 입력단과 제2 노드 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단에 연결되는 제3 트랜지스터 및 제4 트랜지스터 및 제3 트랜지스터 및 제4 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제5 트랜지스터를 포함한다.
복수의 스테이지 중 하나는, 제2 전압이 공급되는 제2 전압 입력단과 제1 노드 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단에 연결되는 제6 트랜지스터 및 제7 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는, 제1 전압 입력단과 제2 노드 사이에 직렬 연결되고, 게이트가 제1 노드에 연결되는 제8 트랜지스터 및 제9 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제10 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는, 제6 트랜지스터 및 제7 트랜지스터와 제2 노드 사이에 연결되고, 게이트가 제2 클록 신호 입력단에 연결되는 제11 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는, 제1 노드와 제1 클록 신호 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제12 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는, 출력단과 제2 노드 사이에 연결되는 제1 커패시터를 더 포함할 수 있다.
복수의 스테이지 중 하나는, 제1 전압 입력단과 제1 노드 사이에 연결되는 제2 커패시터를 더 포함할 수 있다.
복수의 스테이지 중 하나는, 제1 기간 동안 입력 신호와 제1 클록 신호가 인에이블되고, 제2 기간 동안 제2 클록 신호가 인에이블되면, 스캔 신호를 출력할 수 있다.
복수의 스테이지 중 하나의 출력단은 다음 스테이지의 입력단과 연결될 수 있다.
스캔 구동부로 제1 전압 및 제2 전압을 공급하는 전원 전압 공급부를 더 포함할 수 있다.
본 발명에 따른 스캔 구동 장치 및 이를 이용하는 표시 장치의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 정확하고 안정적인 파형의 스캔 신호를 공급할 수 있다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 트랜지스터의 DIBL현상에 강건할 수 있다는 장점이 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 스캔 구동 장치의 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 스캔 구동 장치의 한 스테이지의 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 스캔 구동 장치의 신호 타이밍도이다.
도 5는 드레인, 소스 및 게이트에 인가되는 전압에 따른 트랜지스터의 누설 전류를 나타낸 예시도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일, 유사한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이제 본 발명의 실시 예에 따른 표시 장치에 대하여 도 1을 참고하여 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 블록도이다. 도 1을 참고하면, 표시 장치는 표시부(500)와 이에 연결된 스캔 구동부(200), 데이터 구동부(300) 및 전원 전압 공급부(400) 그리고 이들을 제어하는 타이밍 제어부(100)를 포함한다.
표시부(500)는 등가 회로로 볼 때 복수의 표시 신호선(S1~Sn, D1~Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX)를 포함한다. 표시부(500)는 서로 마주 보는 하부 및 상부 표시판(도시하지 않음)을 포함할 수 있다.
표시 신호선(S1~Sn, D1~Dm)은 스캔 신호("게이트 신호"라고도 함)를 전달하는 복수의 스캔 선(S1~Sn)과 데이터 신호를 전달하는 데이터선(D1~Dm)을 포함한다. 스캔 선(S1~Sn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터 선(D1~Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
스캔 구동부(200)는 스캔 선(S1~Sn)에 연결되어 인에이블 레벨(enable level)과 디스에이블 레벨(disable level)의 조합으로 이루어진 스캔 신호를 스캔 선(S1~Sn)에 인가한다. 인에이블 레벨의 스캔 신호는 트랜지스터의 게이트에 인가되어 트랜지스터를 턴 온시킬 수 있고, 디스에이블 레벨의 스캔 신호는 트랜지스터의 게이트에 인가되어 트랜지스터를 턴오프시킬 수 있다.
제1 구동 제어 신호(CONT1)는 타이밍 제어부(100)에서 생성하여 전달되는 스캔 구동부(200)의 동작 제어 신호이다. 제1 구동 제어 신호(CONT1)는 스캔 시작 신호, 제1 클록 신호, 제2 클록 신호 등을 포함할 수 있다. 스캔 시작 신호는 한 프레임의 영상을 표시하기 위한 첫 번째 스캔 신호를 발생시키기 위한 신호이다. 제1 클록 신호 및 제2 클록 신호는 복수의 스캔 선(S1~Sn)에 순차적으로 스캔 신호를 인가시키기 위한 동기 신호이다.
데이터 구동부(300)는 복수의 데이터 선(D1~Dm)을 통해 표시부(500)의 각 화소(PX)와 연결된다. 데이터 구동부(30)는 영상 데이터 신호(DATA)를 전달받아 데이터 제어 신호(CONT2)에 따라서 복수의 데이터 선(D1~Dm) 중 대응하는 데이터 선에 전달한다.
데이터 구동부(300)는 제2 구동 제어 신호(CONT2)에 따라 입력된 영상 데이터 신호(DATA)를 샘플링 및 홀딩하고, 복수의 데이터 선(D1~Dm) 각각에 복수의 데이터 신호를 전달한다. 데이터 구동부(30)는 인에이블 레벨의 스캔 신호에 대응하여 복수의 데이터 선(D1~Dm)에 소정의 전압 범위를 갖는 데이터 신호를 인가한다.
다음으로, 전원 전압 공급부(400)는 복수의 전원 라인에 연결되고, 복수의 전원 라인에 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS)을 공급한다. 그리고, 전원 전압 공급부(400)는 제1 전압(VGH) 및 제2 전압(VGL)을 스캔 구동부로 공급할 수 있다.
제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)은 화소(PX)의 동작에 필요한 구동 전압을 공급하고, 제1 전압(VGH) 및 제2 전압(VGL)은 스캔 구동부의 동작에 필요한 전압을 공급한다. 이때, 제1 전원 전압(ELVDD)과 제1 전압(VGH)의 레벨이 동일할 수 있고, 제2 전원 전압(ELVSS)과 제2 전압(VGL)의 레벨이 동일할 수 있다.
타이밍 제어부(100)는 스캔 구동부(200), 데이터 구동부(300) 및 전원 전압 공급부(400)의 동작을 제어한다.
타이밍 제어부(100)는 외부로부터 입력되는 영상 신호(IS) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 화상 정보(IS)는 표시부(500)의 화소(PX) 각각의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들어 1024, 256 또는 64개의 계조(gray)로 구분될 수 있다.
한편, 타이밍 제어부(100)에 전달되는 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCK), 데이터 인에이블 신호(DE) 등이 있다.
타이밍 제어부(100)는 영상 신호(IS), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클록 신호(MCK)에 따라 제1 내지 제3 구동 제어신호(CONT1, CONT2, CONT3) 및 영상 데이터 신호(DATA)를 생성한다.
타이밍 제어부(100)는 입력되는 영상 신호(IS)와 상기 입력 제어 신호를 기초로 영상 표시 신호(IS)를 표시부(500) 및 데이터 구동부(300)의 동작 조건에 맞게 적절히 영상 처리한다. 구체적으로, 타이밍 제어부(100)는 영상 표시 신호(IS)에 대하여 감마 보정, 휘도 보상 등의 영상 처리 과정을 거쳐 영상 데이터 신호(DATA)를 생성할 수 있다.
그리고, 타이밍 제어부(100)는 스캔 구동부(20)의 동작을 제어하는 제1 구동 제어 신호(CONT1)를 스캔 구동부(20)에 전달한다. 또한, 타이밍 제어부(100)는 데이터 구동부(300)의 동작을 제어하는 제2 구동 제어 신호(CONT2)를 생성하고, 상기 영상 처리 과정을 거친 영상 데이터 신호(DATA)와 함께 데이터 구동부(30)에 전달한다.
한편, 화소(PX)는 대응하는 스캔 선(S1~Sn)에 게이트가 연결되고 데이터 선(D1~Dm)에 소스/드레인이 연결되어 스캔 선으로부터의 인에이블 레벨의 스캔 신호에 응답하여 데이터 선으로부터의 데이터 신호를 전달하는 트랜지스터(도시하지 않음)와 트랜지스터로부터의 데이터 신호에 따라 계조를 표현하는 발광 영역(도시하지 않음)을 포함할 수 있다.
이때, 표시 장치가 액정 표시 장치인 경우, 발광 영역은 데이터 신호를 저장하는 커패시터, 커패시터에 저장된 데이터 신호에 따라 계조를 표현하는 액정층 등을 포함할 수 있다.
그리고, 표시 장치가 유기 발광 장치인 경우, 발광 영역은 데이터 신호를 저장하는 커패시터, 커패시터에 저장된 데이터 신호에 따라 전류를 전달하는 구동 트랜지스터, 구동 트랜지스터로부터의 전류에 따라 계조를 표현하는 유기 발광 다이오드 등을 포함할 수 있다.
이러한 구동부(100, 200, 300, 400) 각각은 적어도 하나의 집적 회로 칩의 형태로 표시부(500) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 표시부(500)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 이들 구동부(200, 300, 400)이 신호선(S1~Sn, D1~Dm) 및 트랜지스터 등과 함께 표시부(500)에 집적될 수도 있다. 또한, 구동부(200, 300, 400)은 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.
도 2를 참고하면, 도 1의 스캔 구동부(200), 즉 스캔 구동 장치는 복수의 스테이지(SR1~SRn)를 포함하며, 제1 전압(VGH), 제2 전압(VGL), 적어도 하나의 클록 신호(CK1, CK2) 및 스캔 시작 신호(FLM)를 수신한다. 복수의 스테이지(SR1~SRn)는 표시 장치의 복수의 스캔 선(S1~Sn)에 일대일로 연결되어 있으며, 각각 대응하는 스캔 선(S1~Sn)에 스캔 신호(scan[1]~scan[n])을 출력한다.
각 스테이지, 예를 들면 i번째 스테이지(SRi)는 입력 단자(IN), 출력단(OUT), 클록 신호 입력단(CK1, CK2), 제1 전압 입력단(VGH) 및 제2 전압 입력단(VGL)을 포함한다.
i번째 스테이지(SRi)의 제1 전압 입력단(VGH)와 제2 전압 입력단(VGL)에는 각각 고전압(VGH)과 저전압(VGL)이 인가된다.
복수의 스테이지(SR1~SRn)의 클록 신호 입력단(CK1, CK2)에는 각각 클록 신호(CK1, CK2)가 교대로 입력된다. 즉, i번째 스테이지(SRi)의 제1 클록 신호 입력단(CK1)에는 제1 클록 신호(CK1)가 입력되고, 제2 클록 신호 입력단(CK2)에는 제2 클록 신호(CK2)가 인가되며, i+1번째 스테이지(SRi+1)의 제1 클록 신호 입력단(CK1)에는 제2 클록 신호(CK2)가 입력되고, 제2 클록 신호 입력단(CK2)에는 제1 클록 신호(CK1)가 인가된다.
i번째 스테이지(SRi)의 출력단(OUT)는 인에이블 레벨 또는 디스에이블 레벨의 스캔 신호(scan[i])를 대응하는 스캔 선(Si)으로 내보낸다. i번째 스테이지(SRi)의 입력 단자(IN)에는 전단 스테이지(SRi-1)의 출력단(OUT)가 연결되어 전단 스테이지(SRi-1)의 스캔 신호(scan[i-1]), 즉 전단 출력 신호가 입력된다. i번째 스테이지(SRi)의 출력단(OUT)는 후단 스테이지(SRi+1)의 입력 단자(IN)에 연결되어 스캔 신호(scan[i])를 전달한다.
단, 첫 번째 스테이지(SR1)의 입력 단자(IN)에는 스캔 시작 신호(FLM)가 입력된다. 그리고 마지막 스테이지(SRn)의 출력단(OUT)는 대응하는 스캔 선(Sn)에만 연결되어 있을 수 있다.
하나의 스캔 선을 스캔하는 데 걸리는 시간을 1 수평 주기(1H)라 할 때, 클록 신호(CK1, CK2)는 각각 2H의 주기를 가지며 듀티비가 1/2이고, 인접한 두 클록 신호의 위상차는 1H이다. 그러므로 두 클록 신호(CK1, CK2) 중 하나가 인에이블 레벨인 동안 다른 클록 신호는 디스에이블 레벨일 수 있다.
도 3을 참고하면, 각 스테이지, 예를 들면 i번째 스테이지(SRi)는 제1 내지 제12 트랜지스터(TR1~TR12), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다. 제1 내지 제12 트랜지스터(TR1~TR12)는 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 포함한다. PMOS 트랜지스터를 사용하는 경우, 인에이블 레벨의 전압이 저전압이고 디스에이블 레벨의 전압이 고전압이다. 이와는 달리 트랜지스터(TR1~TR12)는 NMOS(n-channel metal-oxide semiconductor)로 형성될 수도 있으며, 이 경우 인에이블 레벨의 전압이 고전압이고 디스에이블 레벨이 저전압이다.
먼저, 제1 트랜지스터(TR1)는 제1 전압이 공급되는 제1 전압 입력단(VGH)과 스캔 신호를 출력하는 출력단(OUT) 사이에 연결되고, 게이트가 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(TR2)는 출력단(OUT)과 제2 클록 신호 입력단(CK2) 사이에 연결되고, 게이트가 제2 노드(N2)에 연결될 수 있다.
제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 입력 신호를 수신하는 입력단(IN)과 제2 노드(N2) 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단(CK1)에 연결될 수 있다. 이때, 제5 트랜지스터(TR5)는 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 접점과 제2 전압이 공급되는 제2 전압 입력단(VGL) 사이에 연결되고, 게이트가 제2 노드(N2)에 연결될 수 있다.
제6 트랜지스터(TR6) 및 제7 트랜지스터(TR7)는 제2 전압이 공급되는 제2 전압 입력단(VGL)과 제1 노드(N1) 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단(CK1)에 연결될 수 있다.
제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)는 제1 전압 입력단(VGH)과 제2 노드(N2) 사이에 직렬 연결되고, 게이트가 제1 노드(N1)에 연결될 수 있다.
제10 트랜지스터(TR10)는 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)의 접점과 제2 전압이 공급되는 제2 전압 입력단(VGL) 사이에 연결되고, 게이트가 제2 노드(N2)에 연결될 수 있다.
제11 트랜지스터(TR11)는 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)와 제2 노드(N2) 사이에 연결되고, 게이트가 제2 클록 신호 입력단(CK2)에 연결될 수 있다.
제12 트랜지스터(TR12)는 제1 노드(N1)와 제1 클록 신호 입력단(CK1) 사이에 연결되고, 게이트가 제2 노드(N2)에 연결될 수 있다. 이때, 제12 트랜지스터(TR12)는 복수의 트랜지스터(TR12, TR12-1)가 직렬로 연결되어 구성될 수도 있다.
제1 커패시터(C1)는 출력단(OUT)과 제2 노드(N2) 사이에 연결되고, 제2 커패시터(C2)는 제1 전압 입력단(VGH)과 제1 노드(N1) 사이에 연결될 수 있다.
그러면 도 4 및 도 5를 참고하여 본 발명의 일 실시 예에 따른 스캔 구동 장치(200)의 동작에 대하여 상세하게 설명한다.
도 4는 본 발명의 일 실시 예에 따른 스캔 구동 장치(200)의 신호 타이밍도이고, 도 5는 드레인, 소스 및 게이트에 인가되는 전압에 따른 트랜지스터의 누설 전류를 나타낸 예시도이다.
도 4에서는 설명의 편의상 입력 신호(IN) 및 클록 신호(CK1, CK2)의 디스에이블 레벨이 제1 전압 입력단(VGH)의 제1 전압(VGH)과 동일하고 인에이블 레벨이 제2 전압 입력단(VGL)의 제2 전압(VGL)과 동일한 것으로 가정한다. 또한, 각 스테이지(SRi)의 트랜지스터가 입력 신호(IN) 및 클록 신호(CK1, CK2)의 디스에이블 레벨, 즉 고전압에 응답하여 턴오프되고 입력 신호(IN) 및 클록 신호(CK1, CK2)의 인에이블 레벨, 즉 저전압에 응답하여 턴 온되는 것으로 가정한다. 이하에서는 인에이블 레벨의 전압은 -7V이고, 디스에이블 레벨의 전압은 6V인 것으로 가정하여 설명한다.
먼저, 도 4를 참고하여 스캔 구동부(200)의 스캔 동작, 즉 시프트 레지스터(SR1)의 동작에 대해서 설명한다.
도 4를 참고하면, T1 시점에서 1H 기간 내에 인에이블 레벨의 스캔 시작 신호(FLM)가 인가되어 스캔 동작이 시작된다. T1 시점에서 제1 클록 신호(CK1)가 인에이블 레벨이고 제2 클록 신호(CK2)는 디스에이블 레벨이므로, 첫 번째 스테이지(SR1)에서는 입력단(IN)과 제1 클록 신호 입력단(CK1)가 저전압으로 되고, 제2 클록 신호 입력단(CK2)가 고전압으로 된다.
그러면, 제3 트랜지스터 및 제4 트랜지스터(TR3, TR4)가 턴 온되어 제2 노드(N2)는 저전압으로 내려가고, 제6 트랜지스터 및 제7 트랜지스터(TR6, TR7)가 턴 온되어 제1 노드(N1)이 저전압을 유지한다.
이에 따라 제12 트랜지스터(TR12)가 턴 온되어 인에이블 레벨의 제1 클록 신호(CK1)를 제1 노드로 전달한다. 이때, 제1 트랜지스터(TR1)은 턴 온되어, 출력단(OUT)으로 출력되는 스캔 신호는 제1 전압으로 유지된다.
그리고, 제5 트랜지스터 및 제10 트랜지스터(TR5, TR10)가 턴 온된다.
다음으로, T2 시점에서, 스캔 시작 신호(FLM)와 제1 클록 신호(CK1)가 디스에이블 레벨로 변경되면, 제3 및 제4 트랜지스터(TR3, TR4)와 제6 및 제7 트랜지스터(TR6, TR7)가 턴 오프되어 제2 노드(N2)가 플로팅(floating) 상태로 되고, 커패시터(C1)에는 고전압과 저전압의 차에 해당하는 전압이 저장된다.
그리고, 제12 트랜지스터(TR12, TR12-1)은 턴 온된 상태로, 디스에이블 레벨로 변경되는 제1 클록 신호(CK1)를 제1 노드(N1)으로 전달한다. 그러면, 제1 노드(N1)가 하이 레벨로 변경되고, 제8 및 제9 트랜지스터(TR8, TR9)가 턴오프된다.
T3 시점에서, 인에이블 레벨의 제2 클록 신호(CK2)가 제2 클록 신호 입력단(CK2)으로 인가되면, 제1 커패시터(C1)에 의한 부트스트랩(bootstrap)으로 제2 노드(N2)의 전압이 저전압(VGL)보다 낮은 전압(-12V로 가정함)으로 내려가고, 제2 트랜지스터(TR2)가 완전히 턴 온되어서, 출력단(OUT)의 전압은 저전압(VGL)으로 된다. 첫 번째 스테이지(SR1)는 저전압(VGL), 즉 인에이블 레벨의 스캔 신호(scan[1])를 출력한다.
이때, 인에이블 레벨의 스캔 신호(scan[1])는 다음 스테이지(SR2)의 입력단(IN)으로 인가된다. 또한, 다음 스테이지(SR2)의 제1 클록 신호 입력단(CK1)에는 제2 클록 신호(CK2)가 인가된다.
이와 같이, 스테이지(SR1)는 T3 내지 T4 기간에서 제3 및 제4 트랜지스터(TR3, TR4)를 통해 수신한 저전압의 입력을 제1 커패시터(C1)를 통해 유지하면서 트랜지스터(TR2)를 턴 온시켜, 제2 클록 신호(CK2)의 저전압을 스캔 신호(scan[1])로 출력할 수 있다.
그러나, 제2 노드(N2)의 전압이 저전압(VGL)보다 낮은 전압으로 내려가게 되면, 트랜지스터의 특성에 의해 제2 노드(N2)의 전압이 저전압(VGL)보다 낮은 전압으로 유지되지 못하는 문제가 발생한다. 이에 대해, 도 5를 참조하여 함께 설명한다.
도 5는 트랜지스터의 게이트-소스 양단의 전압(Vgs)에 따라, 트랜지스터의 드레인-소스 사이에 흐르는 전류(Ids)를 나타내는 그래프이다. 트랜지스터가 소형화됨에 따라, 드레인-소스 간의 거리(게이트의 길이)가 짧아지게 되어, 쇼트 채널 효과(short channel effect)가 발생할 수 있다. 쇼트 채널 효과의 하나로 DIBL(Drain-induced barrier lowering) 특성은 드레인에 인가되는 전압에 의해 트랜지스터의 채널 장벽이 낮아지게 되는 것으로, 게이트-소스 양단의 전압(Vgs) 차이가 크지 않은 경우에도, 드레인-소스 사이에 누설 전류(leakage current)가 흐를 수 있다.
도 5에 도시된 바와 같이, 게이트-소스 양단의 전압(Vgs)이 0V일 때, 드레인-소스 양단의 전압(Vds) 차이가 발생함에 따라 드레인-소스 사이 흐르는 누설 전류가 발생한다. 또한, 드레인-소스 양단의 전압(Vds) 차이가 Vds1에서 Vds2로 증가함에 따라 드레인-소스 사이 흐르는 누설 전류가 ILl에서 IL2로 증가한다.
따라서, 트랜지스터가 턴오프 상태일 때에도, 드레인-소스 간의 전압(Vds) 차이에 의해 누설 전류가 발생하게 된다.
T3 시점에서, 제3 트랜지스터(TR3)의 소스에 연결되는 입력단(IN) 및 제3 및 제4 트랜지스터(TR3, TR4)의 게이트에 연결되는 제1 클록 신호 입력단(CK1)은 디스에이블 레벨이고, 제4 트랜지스터(TR4)의 드레인에 연결되는 제2 노드(N2)는 저전압(VGL)보다 낮은 전압이므로, 도 5의 Vgs가 0V이고, Vds가 18V(Vds2)를 가질 때의 경우와 유사하다. 이때, 직렬 연결된 제3 및 제4 트랜지스터(TR3, TR4)의 양단에 흐르는 Ids는 IL2의 크기를 가질 수 있다.
따라서, 제3 및 제4 트랜지스터(TR3, TR4)의 양단에는 누설 전류가 흐르게 되므로, 제2 노드(N2)의 전압이 상승할 수 있다. 제2 트랜지스터(TR2)가 완전히 턴 온되어, 출력단(OUT)의 전압이 저전압(VGL)으로 변경되어야 하나, 제2 트랜지스터(TR2)의 게이트에 연결된 제2 노드(N2)의 전압이 누설 전류에 의해 상승하게 되므로, 제2 트랜지스터(TR2)가 완전히 턴 온되지 못하고, 스캔 구동부(200)의 출력단(OUT)으로 정확하고 안정적인 파형의 스캔 신호(scan[1])를 출력하는데 어려움이 있다.
그러나, 제5 트랜지스터(TR5)가 T3 시점에서 턴 온되어, 제3 트랜지스터(TR3)와 제4 트랜지스터(TR4)의 접점으로 제2 전압(VGL)을 전달하므로, 제3 트랜지스터(TR3)의 드레인과 제4 트랜지스터(TR4)의 소스에는 제2 전압(VGL)이 인가된다.
제2 전압(VGL)이 인가되는 제4 트랜지스터(TR4)의 동작을 도 5를 참조하여 살펴보면, 제4 트랜지스터(TR4)의 소스에는 -7V가 인가되고, 드레인에는 -12V가 인가되고, 게이트에는 6V가 인가된다. 따라서, Vgs가 0V에서 Vgs1로 변경되고, Vds가 18V(Vds2)에서 5V(Vds1)로 변경될 수 있다. 그러면, Ids는 IL2에서 IL3로 변경될 수 있다. 즉, 제4 트랜지스터(TR4)의 소스로 인가되는 제2 전압(VGL)에 의해, 제4 트랜지스터(TR4)의 누설 전류가 감소하게 된다.
마찬가지로, 제3 트랜지스터(TR3)의 동작을 도 5를 참조하여 살펴보면, 제3 트랜지스터(TR3)의 소스에는 6V가 인가되고, 드레인에는 -7V가 인가되고, 게이트에는 6V가 인가된다. 따라서, Vds가 18V(Vds2)에서 13V(Vds1)로 변경될 수 있다. 그러면, Ids는 IL2에서 IL1으로 변경될 수 있다. 즉, 제3 트랜지스터(TR3)의 드레인으로 인가되는 제2 전압(VGL)에 의해, 제3 트랜지스터(TR3)의 누설 전류가 감소하게 된다.
한편, T3 시점에 제2 클록 신호(CK2)가 인에이블 레벨로 변경되므로, 제11 트랜지스터(TR11)가 턴 온된다. 그러면, 제8 트랜지스터(TR8)의 소스에 연결되는 제1 입력단(VGH) 및 제8 및 제9 트랜지스터(TR8, TR9)의 게이트에 연결되는 제1 노드(N1)은 디스에이블 레벨이고, 제9 트랜지스터(TR9)의 드레인에 연결되는 제2 노드(N2)는 저전압(VGL)보다 낮은 전압이므로, 도 5의 Vgs가 0V이고, Vds가 18V(Vds2)를 가질 때의 경우와 유사하다. 이때, 직렬 연결된 제8 및 제9 트랜지스터(TR8, TR9)의 양단에 흐르는 Ids는 IL2의 크기를 가질 수 있다.
따라서, 제8 및 제9 트랜지스터(TR8, TR9)의 양단에는 누설 전류가 흐르게 되므로, 제2 노드(N2)의 전압이 상승할 수 있다. 제2 트랜지스터(TR2)가 완전히 턴 온되어, 출력단(OUT)의 전압이 저전압(VGL)으로 변경되어야 하나, 제2 트랜지스터(TR2)의 게이트에 연결된 제2 노드(N2)의 전압이 누설 전류에 의해 상승하게 되므로, 제2 트랜지스터(TR2)가 완전히 턴 온되지 못하고, 스캔 구동부(200)의 출력단(OUT)으로 정확하고 안정적인 파형의 스캔 신호(scan[1])를 출력하는데 어려움이 있다.
그러나, 제10 트랜지스터(TR10)가 T3 시점에서 턴 온되어, 제8 트랜지스터(TR8)와 제9 트랜지스터(TR9)의 접점으로 제2 전압(VGL)을 전달하므로, 제8 트랜지스터(TR8)의 드레인과 제9 트랜지스터(TR9)의 소스에는 제2 전압(VGL)이 인가된다.
제2 전압(VGL)이 인가되는 제9 트랜지스터(TR9)의 동작을 도 5를 참조하여 살펴보면, 제9 트랜지스터(TR9)의 소스에는 -7V가 인가되고, 드레인에는 -12V가 인가되고, 게이트에는 6V가 인가된다. 따라서, Vgs가 0V에서 Vgs1로 변경되고, Vds가 18V(Vds2)에서 5V(Vds1)로 변경될 수 있다. 그러면, Ids는 IL2에서 IL3로 변경될 수 있다. 즉, 제9 트랜지스터(TR9)의 소스로 인가되는 제2 전압(VGL)에 의해, 제9 트랜지스터(TR9)의 누설 전류가 감소하게 된다.
마찬가지로, 제8 트랜지스터(TR8)의 동작을 도 5를 참조하여 살펴보면, 제8 트랜지스터(TR8)의 소스에는 6V가 인가되고, 드레인에는 -7V가 인가되고, 게이트에는 6V가 인가된다. 따라서, Vds가 18V(Vds2)에서 13V(Vds1)로 변경될 수 있다. 그러면, Ids는 IL2에서 IL1으로 변경될 수 있다. 즉, 제8 트랜지스터(TR8)의 드레인으로 인가되는 제2 전압(VGL)에 의해, 제8 트랜지스터(TR8)의 누설 전류가 감소하게 된다.
T5 시점에서, 스캔 시작 신호(FLM)는 디스에이블 레벨로 유지되고, 제1 클록 신호(CK1)가 인에이블 레벨로 변경되면, 제3 및 제4 트랜지스터(TR3, TR4)와 제6 및 제7 트랜지스터(TR6, TR7)가 턴 온된다.
제3 및 제4 트랜지스터(TR3, TR4)가 턴 온됨에 따라, 디스에이블 레벨의 스캔 시작 신호(FLM)가 제2 노드(N2)로 전달되어, 제2 노드(N2)의 전압이 고전압로 변경된다.
제6 및 제7 트랜지스터(TR6, TR7)가 턴 온됨에 따라, 제2 전압(VGL)이 제1 노드(N1)로 전달되어, 제1 노드(N1)의 전압이 저전압으로 변경된다.
제1 노드(N1)의 전압이 저전압으로 변경되어 제8 및 제9 트랜지스터(TR8, TR9)가 턴 온되나, 제11 트랜지스터(TR11)가 턴 오프된 상태이므로, 제1 전압(VGH)이 입력단(IN)으로 전달되는 것을 방지할 수 있다.
한편, T5~T6 기간 동안, 다음 스테이지(SR2)에서는 인에이블 레벨의 스캔 신호(scan[2])가 출력될 수 있다.
다음으로, T7 시점에서 인에이블 레벨의 제2 클록 신호(CK2)가 인가되면, 제11 트랜지스터(TR11)가 턴 온되고, 제1 전압(VGH)을 제2 노드(N2)로 전달하여, 제2 노드(N2)의 전압을 고전압으로 유지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시 예에 따른 스캔 구동 장치(스캔 구동부)는 트랜지스터의 DIBL 특성에 강건한 구조를 가지며, 정확하고 안정적인 인에이블 레벨의 스캔 신호를 표시 장치의 표시부(500)로 공급할 수 있는 효과가 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
100: 타이밍 제어부 200: 스캔 구동부
300: 데이터 구동부 400: 전원 전압 공급부
500: 표시부

Claims (19)

  1. 대응되는 스캔 선으로 스캔 신호를 출력하는 복수의 스테이지(stage)를 포함하고,
    각 스테이지는,
    제1 전압이 공급되는 제1 전압 입력단과 상기 스캔 신호를 출력하는 출력단 사이에 연결되고, 게이트가 제1 노드에 연결되는 제1 트랜지스터;
    상기 출력단과 제2 클록 신호 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제2 트랜지스터;
    입력 신호를 수신하는 입력단과 상기 제2 노드 사이에 직렬 연결되고, 게이트가 상기 제1 클록 신호 입력단에 연결되는 제3 트랜지스터 및 제4 트랜지스터; 및
    상기 제3 트랜지스터 및 상기 제4 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 상기 제2 노드에 연결되는 제5 트랜지스터;
    를 포함하는 스캔 구동 장치.
  2. 제1 항에 있어서,
    제2 전압이 공급되는 제2 전압 입력단과 상기 제1 노드 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단에 연결되는 제6 트랜지스터 및 제7 트랜지스터;
    를 더 포함하는 스캔 구동 장치.
  3. 제2 항에 있어서,
    상기 제1 전압 입력단과 상기 제2 노드 사이에 직렬 연결되고, 게이트가 상기 제1 노드에 연결되는 제8 트랜지스터 및 제9 트랜지스터;
    상기 제6 트랜지스터 및 상기 제7 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 상기 제2 노드에 연결되는 제10 트랜지스터;
    를 더 포함하는 스캔 구동 장치.
  4. 제3 항에 있어서,
    상기 제6 트랜지스터 및 상기 제7 트랜지스터와 상기 제2 노드 사이에 연결되고, 게이트가 상기 제2 클록 신호 입력단에 연결되는 제11 트랜지스터;
    를 더 포함하는 스캔 구동 장치.
  5. 제1 항에 있어서,
    상기 제1 노드와 상기 제1 클록 신호 입력단 사이에 연결되고, 게이트가 상기 제2 노드에 연결되는 제12 트랜지스터;
    를 더 포함하는 스캔 구동 장치.
  6. 제1 항에 있어서,
    상기 출력단과 상기 제2 노드 사이에 연결되는 제1 커패시터;
    를 더 포함하는 스캔 구동 장치.
  7. 제1 항에 있어서,
    상기 제1 전압 입력단과 상기 제1 노드 사이에 연결되는 제2 커패시터;
    를 더 포함하는 스캔 구동 장치.
  8. 제1 항에 있어서,
    제1 기간 동안 상기 입력 신호와 상기 제1 클록 신호가 인에이블되고, 제2 기간 동안 상기 제2 클록 신호가 인에이블되면, 상기 스캔 신호를 출력하는 스캔 구동 장치.
  9. 제1 항에 있어서,
    본 스테이지의 출력단은 다음 스테이지의 입력단과 연결되는 스캔 구동 장치.
  10. 대응되는 스캔 선에 연결되는 복수의 화소를 포함하는 표시부; 및
    상기 스캔 선으로 스캔 신호를 출력하는 복수의 스테이지를 포함하는 스캔 구동부를 포함하는 표시 장치에 있어서,
    상기 복수의 스테이지 중 하나는,
    제1 전압이 공급되는 제1 전압 입력단과 상기 스캔 신호를 출력하는 출력단 사이에 연결되고, 게이트가 제1 노드에 연결되는 제1 트랜지스터;
    상기 출력단과 제2 클록 신호 입력단 사이에 연결되고, 게이트가 제2 노드에 연결되는 제2 트랜지스터;
    입력 신호를 수신하는 입력단과 상기 제2 노드 사이에 직렬 연결되고, 게이트가 상기 제1 클록 신호 입력단에 연결되는 제3 트랜지스터 및 제4 트랜지스터; 및
    상기 제3 트랜지스터 및 상기 제4 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 상기 제2 노드에 연결되는 제5 트랜지스터;
    를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    제2 전압이 공급되는 제2 전압 입력단과 상기 제1 노드 사이에 직렬 연결되고, 게이트가 제1 클록 신호 입력단에 연결되는 제6 트랜지스터 및 제7 트랜지스터;
    를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제1 전압 입력단과 상기 제2 노드 사이에 직렬 연결되고, 게이트가 상기 제1 노드에 연결되는 제8 트랜지스터 및 제9 트랜지스터;
    상기 제6 트랜지스터 및 상기 제7 트랜지스터의 접점과 제2 전압이 공급되는 제2 전압 입력단 사이에 연결되고, 게이트가 상기 제2 노드에 연결되는 제10 트랜지스터;
    를 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제6 트랜지스터 및 상기 제7 트랜지스터와 상기 제2 노드 사이에 연결되고, 게이트가 상기 제2 클록 신호 입력단에 연결되는 제11 트랜지스터;
    를 더 포함하는 표시 장치.
  14. 제10 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제1 노드와 상기 제1 클록 신호 입력단 사이에 연결되고, 게이트가 상기 제2 노드에 연결되는 제12 트랜지스터;
    를 더 포함하는 표시 장치.
  15. 제10 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 출력단과 상기 제2 노드 사이에 연결되는 제1 커패시터;
    를 더 포함하는 표시 장치.
  16. 제10 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제1 전압 입력단과 상기 제1 노드 사이에 연결되는 제2 커패시터;
    를 더 포함하는 표시 장치.
  17. 제10 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    제1 기간 동안 상기 입력 신호와 상기 제1 클록 신호가 인에이블되고, 제2 기간 동안 상기 제2 클록 신호가 인에이블되면, 상기 스캔 신호를 출력하는 표시 장치.
  18. 제10 항에 있어서,
    상기 복수의 스테이지 중 하나의 출력단은 다음 스테이지의 입력단과 연결되는 표시 장치.
  19. 제10 항에 있어서,
    상기 스캔 구동부로 상기 제1 전압 및 상기 제2 전압을 공급하는 전원 전압 공급부를 더 포함하는 표시 장치.
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