WO2018193912A1 - 走査信号線駆動回路およびそれを備える表示装置 - Google Patents

走査信号線駆動回路およびそれを備える表示装置 Download PDF

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洋平 竹内
卓哉 渡部
泰章 岩瀬
晶 田川
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    • G09G2320/0252—Improving the response speed

Definitions

  • the following disclosure relates to a display device, and more particularly to a scanning signal line driving circuit for driving a gate bus line (scanning signal line) disposed in a display unit of the display device.
  • a scanning signal line driving circuit for driving a gate bus line (scanning signal line) disposed in a display unit of the display device.
  • a liquid crystal display device having a display unit including a plurality of source bus lines (video signal lines) and a plurality of gate bus lines (scanning signal lines) is known.
  • a pixel formation portion for forming a pixel is provided at the intersection of the source bus line and the gate bus line.
  • Each pixel forming portion includes a thin film transistor (pixel TFT) that is a switching element having a gate terminal connected to a gate bus line passing through a corresponding intersection and a source terminal connected to a source bus line passing through the intersection.
  • the pixel capacity for holding the voltage value is included.
  • the liquid crystal display device is also provided with a gate driver (scanning signal line driving circuit) for driving the gate bus line and a source driver (video signal line driving circuit) for driving the source bus line.
  • the video signal indicating the pixel voltage value is transmitted through the source bus line.
  • each source bus line cannot transmit video signals indicating pixel voltage values for a plurality of rows at a time (simultaneously).
  • video signal writing (charging) to the pixel capacitors in the plurality of pixel formation portions provided in the display portion is sequentially performed row by row. Therefore, the gate driver is constituted by a shift register having a plurality of stages so that a plurality of gate bus lines are sequentially selected for a predetermined period. Then, by sequentially outputting active scanning signals (voltage level scanning signals for turning on the pixel TFTs) from each stage of the shift register, the writing of the video signal to the pixel capacitor is 1 as described above. It is done sequentially line by line.
  • a circuit constituting each stage of the shift register is referred to as a “unit circuit”.
  • the gate driver is often mounted as an IC (Integrated Circuit) chip around the periphery of the substrate constituting the liquid crystal panel.
  • IC Integrated Circuit
  • gate drivers are often formed directly on a substrate. Such a gate driver is called a “monolithic gate driver”.
  • each stage (unit circuit) of the shift register is referred to as a transistor for lowering the gate output (voltage of the scanning signal output from the gate driver) (hereinafter referred to as “gate output lowering transistor”). ) Is provided.
  • a gate output falling transistor a reset signal is applied to a gate terminal, a drain terminal is connected to a gate bus line, and a gate low voltage which is a low-level DC power supply voltage is applied to a source terminal.
  • the gate low voltage has a voltage level that turns off the pixel TFT (in other words, a voltage level that puts the gate bus line in a non-selected state).
  • the reset signal becomes a high level and the gate output falling transistor is turned on.
  • the scanning signal changes from a high level to a low level.
  • the description is made on the assumption that an n-channel transistor is used.
  • a transistor for raising a gate output is provided in each stage of the shift register. ing.
  • the gate output is lowered by using the gate output falling transistor.
  • the reference numeral 90 in FIG. Rounding occurs depending on the size of the gate load. If the source voltage (video signal voltage) is switched before the gate output sufficiently falls, a desired pixel voltage value is not written to the pixel capacitance. Therefore, switching of the source voltage is performed after the gate output sufficiently falls.
  • the voltage level that reliably turns the pixel TFT on (scanning signal) is represented by Vgh
  • the voltage level that reliably turns the pixel TFT off (scanning signal) is represented by Vgl.
  • gate output fall time the time required for the gate output to fall (hereinafter referred to as “gate output fall time”) (the time indicated by the arrow with reference numeral 91 in FIG. 22) is long, the charging time of the pixel capacitance is sufficient. Can not be secured. Thus, the degree of high definition that can be achieved depends on the gate output fall time.
  • the gate output fall time is shortened by applying a high voltage to the gate terminal of the gate output fall transistor to increase the drive capability of the gate output fall transistor.
  • a shift register is disclosed.
  • the following disclosure aims to realize a gate driver (scanning signal line driving circuit) that can quickly bring down the gate output without causing deterioration of the transistor.
  • a scanning signal line driving circuit includes a shift register including a plurality of unit circuits that operate based on a plurality of clock signals, and drives a plurality of scanning signal lines arranged in a display unit of a display device. To do. Each unit circuit is supplied with at least a first non-selection level voltage and a second non-selection level voltage as a non-selection level voltage having a voltage level that brings the scanning signal line into a non-selection state. Each unit circuit includes a first output node, a first output node stabilization transistor, and a non-selected control transistor. The first output node outputs a first output signal to be supplied to the corresponding scanning signal line.
  • the first output node stabilizing transistor has a control terminal, a first conduction terminal connected to the first output node, and a second conduction terminal to which a first non-selection level voltage is applied.
  • the non-selection control transistor has a control terminal, a first conduction terminal connected to the first output node, and a second conduction terminal to which a second non-selection level voltage is applied.
  • the plurality of unit circuits sequentially output, from the first output node, a selection level voltage having a voltage level for selecting the scanning signal line as a first output signal.
  • the difference between the voltage level of the selection level voltage and the voltage level of the second non-selection level voltage is larger than the difference between the voltage level of the selection level voltage and the voltage level of the first non-selection level voltage.
  • the gate output (the voltage of the scanning signal (first output signal) output from the scanning signal line driver circuit) rises. At the time of lowering, the voltage of the scanning signal is temporarily drawn to a level lower than the conventional non-selection level. Further, when a p-channel transistor is used as the transistor in the unit circuit constituting the shift register, the voltage of the scanning signal is temporarily higher than the conventional non-selection level when the gate output is raised. Can be raised to a higher level. As described above, the change speed of the voltage of the scanning signal becomes larger than before, and the time required for the gate output to change from the on level to the off level becomes shorter than before.
  • the non-selected control transistor does not deteriorate greatly.
  • a scanning signal line driver circuit that can quickly change the gate output from the on level to the off level without causing deterioration of the transistor is realized.
  • the length of one horizontal scanning period can be made shorter than before, and the panel can be made high definition and large.
  • FIG. 1 is a block diagram illustrating an overall configuration of an active matrix liquid crystal display device according to a first embodiment.
  • FIG. 3 is a block diagram for explaining a configuration of a gate driver in the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a shift register in a gate driver in the first embodiment.
  • 5 is a timing chart for explaining an operation of a gate driver in the first embodiment.
  • FIG. 6 is a diagram for describing input / output signals of each unit circuit of the shift register in the first embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration of a unit circuit (a configuration of one stage of a shift register) in the first embodiment.
  • FIG. 5 is a timing chart for explaining an operation of a unit circuit in the first embodiment. It is a figure for demonstrating the effect in the said 1st Embodiment. It is a figure for demonstrating the effect in the said 1st Embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a shift register in a gate driver in the second embodiment.
  • FIG. 5 is a circuit diagram showing a configuration of a unit circuit (a configuration of one stage of a shift register) in the second embodiment.
  • 6 is a timing chart for explaining the operation of a unit circuit in the second embodiment. It is a figure for demonstrating the input-output signal of each unit circuit of a shift register in the 1st modification of the said 2nd Embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a shift register in a gate driver in the second embodiment.
  • FIG. 5 is a circuit diagram showing a configuration of a unit circuit (a configuration of one stage of a shift register) in the
  • FIG. 10 is a circuit diagram showing a configuration of a unit circuit (a configuration of one stage of a shift register) in a first modification of the second embodiment.
  • 10 is a timing chart for explaining the operation of a unit circuit in the first modification of the second embodiment.
  • FIG. 16 is a diagram for describing input / output signals of each unit circuit of the shift register in the second modification example of the second embodiment.
  • FIG. 10 is a circuit diagram showing a configuration of a unit circuit (a configuration of one stage of a shift register) in a second modification of the second embodiment. 10 is a timing chart for explaining the operation of a unit circuit in a second modification of the second embodiment.
  • FIG. 1 the configuration in the vicinity of the output unit of one unit circuit included in the shift register configuring the gate driver is shown within a dotted line denoted by reference numeral 61.
  • the gate output falling transistor T01 described above and the gate output are low during a normal operation period (a period other than a period in which the gate bus line GL is selected and data is written to the pixel capacitor).
  • a transistor hereinafter referred to as a “gate output stabilization transistor” T02 for maintaining at the level (off level) is provided.
  • the drain terminal is connected to the corresponding gate bus line GL.
  • the low-level DC power supply voltage for controlling the operation of the gate driver has a voltage level conventionally used for turning off the pixel TFT (making the gate bus line GL non-selected).
  • a first gate low voltage Vgl1 and a second gate low voltage Vgl2 having a voltage level lower than the voltage level of the first gate low voltage Vgl1 are prepared (see the dotted line denoted by reference numeral 62 in FIG. 1). .
  • the first gate low voltage Vgl1 is applied to the source terminal of the gate output stabilization transistor T02, and the second gate low voltage Vgl2 is applied to the source terminal of the gate output falling transistor T01.
  • the gate output fall transistor T01 is turned on, and then the gate output stabilization transistor T02 is turned on. Accordingly, when the gate output falls, the voltage of the scanning signal once decreases to the voltage level of the second gate low voltage Vgl2, and then changes to the voltage level of the first gate low voltage Vgl1.
  • the gate terminal (gate electrode) of the thin film transistor corresponds to the control terminal
  • the drain terminal (drain electrode) corresponds to the first conduction terminal
  • the source terminal (source electrode) corresponds to the second conduction terminal.
  • the higher of the drain and the source is generally called the drain, but in the description of this specification, one is defined as the drain and the other is defined as the source.
  • the source potential may be higher.
  • the voltage level of the first gate low voltage Vgl1 is also referred to as “first low level”, and the voltage level of the second gate low voltage Vgl2 is also referred to as “second low level”.
  • first low level the voltage level of the first gate low voltage
  • second low level the voltage level of the second gate low voltage
  • Vgl1 the same voltage level as the voltage level of the first gate low voltage
  • Vgl2 the same voltage level as the voltage level of the second gate low voltage
  • Vgh The same voltage level as that of the gate high voltage, which will be described later, is denoted by reference sign Vgh.
  • FIG. 2 is a block diagram showing the overall configuration of the active matrix type liquid crystal display device according to the first embodiment. As shown in FIG. 2, this liquid crystal display device is common to a power supply 100, a DC / DC converter 110, a display control circuit 200, a source driver (video signal line driving circuit) 300, and a gate driver (scanning signal line driving circuit) 400. An electrode driving circuit 500 and a display unit 600 are provided.
  • the gate driver 400 and the display unit 600 are formed on the same substrate (TFT substrate which is one of the two substrates constituting the liquid crystal panel). That is, the gate driver 400 in this embodiment is a monolithic gate driver.
  • the display unit 600 includes a plurality (j) of source bus lines (video signal lines) SL1 to SLj, a plurality (i) of gate bus lines (scanning signal lines) GL1 to GLi, and a plurality of these.
  • a plurality of (i ⁇ j) pixel forming portions provided corresponding to the intersections of the source bus lines SL1 to SLj and the plurality of gate bus lines GL1 to GLi are formed.
  • the plurality of pixel forming portions are arranged in a matrix to form a pixel array.
  • Each pixel forming portion includes a thin film transistor (TFT) 60 which is a switching element having a gate terminal connected to a gate bus line passing through a corresponding intersection and a source terminal connected to a source bus line passing through the intersection.
  • TFT thin film transistor
  • a pixel electrode connected to the drain terminal of the thin film transistor 60, a common electrode Ec which is a common electrode provided in common to the plurality of pixel formation portions, and a pixel provided in common to the plurality of pixel formation portions.
  • the liquid crystal layer is sandwiched between the electrode and the common electrode Ec.
  • a pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to reliably hold the charge in the pixel capacitor Cp.
  • the auxiliary capacitor is not directly related to the subject matter of the present disclosure, and the description and illustration thereof are omitted.
  • the thin film transistor 60 is an n-channel type.
  • a thin film transistor having an oxide semiconductor layer containing an In—Ga—Zn—O based semiconductor is employed as the thin film transistor 60 in the display unit 600.
  • a thin film transistor in the gate driver 400 (a thin film transistor included in each unit circuit 4 in the shift register 410 to be described later) includes an oxide semiconductor layer including an In—Ga—Zn—O-based semiconductor. (IGZO-TFT) is adopted.
  • various variations can be applied to the material of the semiconductor layer of the thin film transistor.
  • a thin film transistor (a-Si TFT) using amorphous silicon for the semiconductor layer a thin film transistor using microcrystalline silicon for the semiconductor layer, a thin film transistor using an oxide semiconductor (oxide TFT) for the semiconductor layer, and a low-temperature poly for the semiconductor layer
  • a thin film transistor using silicon (LTPS-TFT) or the like can also be employed.
  • the power supply 100 supplies a predetermined power supply voltage to the DC / DC converter 110, the display control circuit 200, and the common electrode drive circuit 500.
  • the DC / DC converter 110 generates a DC voltage for operating the source driver 300 and the gate driver 400 from the power supply voltage, and supplies it to the source driver 300 and the gate driver 400.
  • the DC voltage supplied to the gate driver 400 includes a high-level DC power supply voltage VDD, the first gate low voltage Vgl1, and the second gate low voltage Vgl2.
  • the common electrode drive circuit 500 gives a common electrode drive voltage Vcom to the common electrode Ec.
  • the display control circuit 200 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and receives a digital video signal DV and a source start pulse for controlling image display on the display unit 600.
  • a signal SSP, a source clock signal SCK, a latch strobe signal LS, a gate start pulse signal GSP, a gate end pulse signal GEP, and a gate clock signal GCK are output.
  • the gate clock signal GCK is composed of an 8-phase clock signal having a duty ratio of 1 ⁇ 2 (that is, 50%).
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and drives the video signal S for driving to the source bus lines SL1 to SLj. (1) to S (j) are applied.
  • the gate driver 400 Based on the gate start pulse signal GSP, the gate end pulse signal GEP, and the gate clock signal GCK output from the display control circuit 200, the gate driver 400 generates each gate of the active scanning signals GOUT (1) to GOUT (i). The application to the bus lines GL1 to GLi is repeated with one vertical scanning period as a cycle. A detailed description of the gate driver 400 will be given later.
  • the driving video signals S (1) to S (j) are applied to the source bus lines SL1 to SLj, and the scanning signals GOUT (1) to GOUT (i) are applied to the gate bus lines GL1 to GLi. Is applied, an image based on the image signal DAT sent from the outside is displayed on the display unit 600.
  • FIG. 3 is a block diagram for explaining the configuration of the gate driver 400 in the present embodiment.
  • the gate driver 400 includes a shift register 410 having a plurality of stages.
  • a pixel matrix of i rows ⁇ j columns is formed, and each stage of the shift register 410 is provided so as to correspond to each row of the pixel matrix on a one-to-one basis.
  • the shift register 410 includes i unit circuits 4 (1) to 4 (i). More specifically, unit circuits as dummy stages are provided, for example, four stages before the first stage and after the i-th stage (not shown in FIG. 3).
  • FIG. 4 is a block diagram showing the configuration of the shift register 410 in the gate driver 400.
  • FIG. 4 shows unit circuits 4 (n ⁇ 4) to 4 (n) from the (n ⁇ 4) th stage to the (n + 4) th stage among the i unit circuits 4 (1) to 4 (i). n + 4).
  • the unit circuit is simply denoted by reference numeral 4.
  • the gate clock signal GCK is composed of 8-phase clock signals (gate clock signals GCK1 to GCK8). Of these 8-phase clock signals, the clock signal input to each unit circuit 4 is denoted by reference symbol GCKin.
  • each stage (each unit circuit 4) of the shift register 410 The signals given to the input terminals of each stage (each unit circuit 4) of the shift register 410 are as follows (see FIG. 4).
  • the gate clock signal GCK With respect to the gate clock signal GCK, the gate clock signal GCK1 is supplied to the unit circuit 4 (n-4) in the (n-4) stage, and the unit circuit 4 (n-3) in the (n-3) stage is supplied to the unit circuit 4 (n-3).
  • the gate circuit GCK3 is supplied to the (n-2) th stage unit circuit 4 (n-2), and the (n-1) th stage unit circuit 4 (n-1).
  • the nth unit circuit 4 (n) is supplied with the gate clock signal GCK5
  • the (n + 1) th unit circuit 4 (n + 1) is supplied with the gate clock signal GCK6.
  • the gate clock signal GCK7 is supplied to the unit circuit 4 (n + 2) at the (n + 2) stage
  • the gate clock signal GCK8 is supplied to the unit circuit 4 (n + 3) at the (n + 3) stage.
  • Such a configuration is repeated eight stages through all stages of the shift register 410.
  • the phase of the gate clock signal GCKz (z is 2 to 8) is (45 ⁇ (z ⁇ 1)) degrees higher than the phase of the gate clock signal GCK1.
  • Running late For the unit circuit 4 (k) at an arbitrary stage (here, k-th stage), the output signal Q (k-4) output from the unit circuit 4 (k-4) four stages before is a set signal.
  • An output signal Q (k + 4) which is given as S and outputted from the unit circuit 4 (k + 4) after four stages is given as a reset signal R (see FIG. 6).
  • the first gate low voltage Vgl1 and the second gate low voltage Vgl2 are commonly applied to all the unit circuits 4 (1) to 4 (i).
  • Two signals are output from the output terminal of each stage (each unit circuit 4) of the shift register 410 (see FIGS. 4 and 6).
  • An output signal G output from an arbitrary stage is applied to the gate bus line GL as a scanning signal GOUT.
  • an output signal Q output from an arbitrary stage (here, k-th stage) is given as a reset signal R to the unit circuit 4 (k-4) four stages before and as a set signal S, four stages. This is given to the subsequent unit circuit 4 (k + 4).
  • the gate clock signal GCK The shift pulse included in the output signal Q output from each unit circuit 4 is sequentially transferred from the first stage unit circuit 4 (1) to the i stage unit circuit 4 (i) based on the clock operation of Is done.
  • the output signal Q and the output signal G (scanning signal GOUT) output from each unit circuit 4 sequentially become high level.
  • scanning signals GOUT (1) to GOUT (i) that sequentially become high level (active) every predetermined period are applied to the gate bus lines GL1 to GLi in the display unit 600. That is, i gate bus lines GL1 to GLi are sequentially selected.
  • an eight-phase clock signal having a duty ratio of 1/2 (that is, 50%) is used as the gate clock signal GCK.
  • the duty ratio and the number of phases of the gate clock signal GCK are particularly limited. Not.
  • FIG. 7 is a circuit diagram showing the configuration of the unit circuit 4 in this embodiment (configuration of one stage of the shift register 410).
  • the unit circuit 4 includes eleven thin film transistors T1 to T9, TA, and TB and one capacitor (capacitance element) C1.
  • the unit circuit 4 includes three input terminals 41 to 43 and two output terminals 48 and 49. Have.
  • the input terminal that receives the set signal S is denoted by reference numeral 41
  • the input terminal that receives the reset signal R is denoted by reference numeral 42
  • the input terminal that receives the gate clock signal GCKin is denoted by reference numeral 43.
  • An output terminal for outputting the output signal G is denoted by reference numeral 48
  • an output terminal for outputting the output signal Q is denoted by reference numeral 49.
  • the thin film transistors T1 to T9, TA, and TB in the unit circuit 4 are realized by the same type of thin film transistors as the thin film transistor 60 (see FIG. 2) in the pixel formation portion described above.
  • the gate terminal of the thin film transistor T1, the gate terminal of the thin film transistor T3, the drain terminal of the thin film transistor T5, the source terminal of the thin film transistor T6, the drain terminal of the thin film transistor T7, the gate terminal of the thin film transistor T9, and one end of the capacitor C1 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “first node” for convenience.
  • the first node is denoted by reference numeral N1.
  • the gate terminal of the thin film transistor T7, the source terminal of the thin film transistor T8, the drain terminal of the thin film transistor T9, the gate terminal of the thin film transistor TA, and the gate terminal of the thin film transistor TB are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “second node” for convenience.
  • the second node is denoted by reference numeral N2.
  • the gate terminal is connected to the first node N1, the drain terminal is connected to the input terminal 43, and the source terminal is connected to the output terminal 48.
  • the gate terminal is connected to the input terminal 42, the drain terminal is connected to the output terminal 48, and the source terminal is connected to the input terminal for the second gate low voltage Vgl2.
  • the gate terminal is connected to the first node N1, the drain terminal is connected to the input terminal 43, and the source terminal is connected to the output terminal 49.
  • the gate terminal is connected to the input terminal 42, the drain terminal is connected to the output terminal 49, and the source terminal is connected to the input terminal for the second gate low voltage Vgl2.
  • the gate terminal is connected to the input terminal 42, the drain terminal is connected to the first node N1, and the source terminal is connected to the input terminal for the second gate low voltage Vgl2.
  • the gate terminal and the drain terminal are connected to the input terminal 41 (that is, diode connection), and the source terminal is connected to the first node N1.
  • the gate terminal is connected to the second node N2, the drain terminal is connected to the first node N1, and the source terminal is connected to the input terminal for the second gate low voltage Vgl2.
  • the gate terminal and the drain terminal are connected to the input terminal 43 (that is, diode connection), and the source terminal is connected to the second node N2.
  • the gate terminal is connected to the first node N1, the drain terminal is connected to the second node N2, and the source terminal is connected to the input terminal for the second gate low voltage Vgl2.
  • the gate terminal is connected to the second node N2, the drain terminal is connected to the output terminal 48, and the source terminal is connected to the input terminal for the first gate low voltage Vgl1.
  • the gate terminal is connected to the second node N2, the drain terminal is connected to the output terminal 49, and the source terminal is connected to the input terminal for the second gate low voltage Vgl2.
  • the capacitor C1 has one end connected to the first node N1 and the other end connected to the output terminal 48.
  • the thin film transistor T2 corresponds to the gate output falling transistor T01 in FIG. 1, and the thin film transistor TA corresponds to the gate output stabilization transistor T02 in FIG.
  • the thin film transistor T1 applies the voltage of the gate clock signal GCKin to the output terminal 48 when the potential of the first node N1 is at a high level.
  • the thin film transistor T2 changes the output signal G toward the second low level when the reset signal R is at the high level.
  • the thin film transistor T3 applies the voltage of the gate clock signal GCKin to the output terminal 49 when the potential of the first node N1 is at a high level.
  • the thin film transistor T4 changes the output signal Q toward the second low level when the reset signal R is at the high level.
  • the thin film transistor T5 changes the potential of the first node N1 toward the second low level when the reset signal R is at the high level.
  • the thin film transistor T6 changes the potential of the first node N1 toward the high level when the set signal S is at the high level.
  • the thin film transistor T7 changes the potential of the first node N1 toward the second low level when the potential of the second node N2 is at the high level.
  • the thin film transistor T8 changes the potential of the second node N2 toward the high level when the gate clock signal GCKin is at the high level.
  • the thin film transistor T9 changes the potential of the second node N2 toward the second low level when the potential of the first node N1 is at the high level.
  • the thin film transistor TA changes the output signal G toward the first low level when the potential of the second node N2 is at the high level.
  • the thin film transistor TB changes the output signal Q toward the second low level when the potential of the second node N2 is at the high level.
  • the capacitor C1 functions as a bootstrap capacitor for raising the potential of the first node N1.
  • the potential of the second node N2 is controlled by the thin film transistors T8 and T9 having the configuration shown in FIG. 7, but the configuration is not limited to this.
  • the gate clock during the period in which the potential of the second node N2 is at the low level and the potential of the first node N1 is to be maintained at the low level. If the potential of the second node N2 is high during the period when the signal GCKin is high, the potential of the second node N2 is controlled by a configuration other than the configuration shown in FIG. Also good.
  • a selection control transistor is realized by the thin film transistor T1
  • a non-selection control transistor is realized by the thin film transistor T2
  • an output control transistor is realized by the thin film transistor T3
  • a non-output control transistor is realized by the thin film transistor T4.
  • a first node turn-off transistor is realized by the thin film transistor T5, a first node turn-on transistor is realized by the thin film transistor T6, a first first node stabilization transistor is realized by the thin film transistor T7, and a second node turn-on transistor is realized by the thin film transistor T8.
  • the transistor is realized, and a second node turn-off transistor is realized by the thin film transistor T9.
  • the first output node stabilizing transistor is realized, the second output node stabilization transistor is realized by a thin film transistor TB I. Further, a first output node is realized by the output terminal 48, and a second output node is realized by the output terminal 49.
  • the gate clock signal GCKin alternately repeats a high level and a low level.
  • the high level voltage of the gate clock signal GCKin is a voltage Vgh having a voltage level for selecting the gate bus line GL (hereinafter referred to as “gate high voltage”).
  • the low level voltage of the gate clock signal GCKin is the second gate low voltage Vgl2 in this embodiment.
  • the low level voltage of the gate clock signal GCKin is not limited to the second gate low voltage Vgl2 as long as the voltage has a voltage level that brings the gate bus line GL into a non-selected state.
  • the set signal S is at the second low level
  • the potential at the first node N1 is at the second low level
  • the potential at the second node N2 is at the high level
  • the output signal Q is at the second low level
  • the output signal G is at the first low level
  • the reset signal R is at the second low level.
  • the thin film transistor in the unit circuit 4 has a parasitic capacitance. Therefore, during the period before time t11, the potential of the first node N1 may fluctuate due to the clock operation of the gate clock signal GCKin and the presence of parasitic capacitances of the thin film transistors T1 and T3 (see FIG. 7). .
  • the voltage of the output signal G that is, the voltage of the scanning signal GOUT applied to the gate bus line GL can be increased.
  • the thin film transistor T7 is maintained in the on state during the period in which the potential of the second node N2 is maintained at the high level. Therefore, during the period before time t11, the thin film transistor T7 is maintained in the on state, and the potential of the first node N1 is reliably maintained at the second low level.
  • the voltage of the corresponding scanning signal GOUT does not increase. As a result, it is possible to prevent the occurrence of defects such as display defects due to the clock operation of the gate clock signal GCKin.
  • the set signal S changes from the second low level to the high level. Since the thin film transistor T6 is diode-connected as shown in FIG. 7, the thin film transistor T6 is turned on by the pulse of the set signal S, and the potential of the first node N1 rises. Thereby, the thin film transistors T1, T3, and T9 are turned on. When the thin film transistor T9 is turned on, the potential of the second node N2 becomes the second low level. Note that since the gate clock signal GCKin is at the low level during the period from the time point t11 to the time point t12, the output signal G is maintained at the second low level even when the thin film transistor T1 is in the on state.
  • the output signal Q is maintained at the second low level.
  • the reset signal R is maintained at the second low level, and the potential of the second node N2 is also maintained at the second low level. Therefore, the potential of the first node N1 does not decrease during this period due to the provision of the thin film transistors T5 and T7.
  • the gate clock signal GCKin changes from low level to high level.
  • the thin film transistor T1 since the thin film transistor T1 is in the ON state, the potential of the output terminal 48 increases as the potential of the input terminal 43 increases.
  • the capacitor C1 since the capacitor C1 is provided between the first node N1 and the output terminal 48, the potential of the first node N1 increases as the potential of the output terminal 48 increases (first node). N1 is bootstrapped).
  • a large voltage is applied to the gate terminals of the thin film transistors T1 and T3, and the voltage of the output signal G and the voltage of the output signal Q are the high voltage level of the gate clock signal GCKin (that is, the voltage level of the gate high voltage Vgh). Rise up to.
  • the reset signal R is maintained at the second low level, and the potential of the second node N2 is also maintained at the second low level. Accordingly, during this period, the potential of the first node N1 does not decrease due to the provision of the thin film transistors T5 and T7, and the output signal due to the provision of the thin film transistors T2 and TA.
  • the voltage of G does not decrease, and the voltage of the output signal Q does not decrease due to the provision of the thin film transistors T4 and TB.
  • the reset signal R changes from the second low level to the high level.
  • the thin film transistors T2, T4, and T5 are turned on.
  • the output signal G that is, the scanning signal GOUT
  • the thin film transistor T4 is turned on
  • the output signal Q becomes the second low level
  • the thin film transistor T5 is turned on.
  • the potential of the first node N1 becomes the second low level.
  • the gate clock signal GCKin changes from low level to high level. Since the thin film transistor T8 is diode-connected as shown in FIG. 7, when the gate clock signal GCKin changes from low level to high level, the potential of the second node N2 becomes high level. As a result, the thin film transistors T7, TA, and TB are turned on. When the thin film transistor T7 is turned on, even if noise due to the clock operation of the gate clock signal GCKin is mixed into the first node N1 during the period after the time point t14, the potential of the first node N1 remains at the second low level. Drawn into.
  • the output signal Q goes to the second low level. Be drawn. Further, when the thin film transistor TA is turned on, the output signal G changes from the second low level to the first low level. In the period after time t14, the same operation as in the period before time t11 is performed.
  • each unit circuit 4 By performing the operation as described above in each unit circuit 4, a plurality of gate bus lines GL (1) to GL (i) provided in the liquid crystal display device are sequentially selected, and the pixel capacitance is obtained. Are sequentially written. As a result, an image based on the image signal DAT sent from the outside is displayed on the display unit 600 (see FIG. 2).
  • the pixel TFT (the thin film transistor 60 in FIG. 2) is conventionally turned off (the gate bus line GL is not selected).
  • a first gate low voltage Vgl1 having a voltage level used for the first gate low voltage Vgl1
  • a second gate low voltage Vgl2 having a voltage level lower than the first gate low voltage Vgl1.
  • the second gate low voltage Vgl2 is applied to the source terminal of the thin film transistor T2, which is a transistor for lowering the gate output, and the gate output is set to a non-selection level (a voltage level for turning off the pixel TFT during the normal operation period).
  • the first gate low voltage Vgl1 is applied to the source terminal of the thin film transistor TA, which is a transistor for maintaining at (1). For this reason, when the gate output falls, the voltage of the scanning signal GOUT is temporarily decreased from the voltage level of the gate high voltage Vgh to the voltage level of the second gate low voltage Vgl2, as shown in FIG. 1 to the voltage level of the gate low voltage Vgl. That is, the voltage of the scanning signal GOUT is temporarily pulled to a level lower than the conventional non-selection level. Accordingly, the change rate of the voltage of the scanning signal GOUT becomes larger than before, and the gate output fall time becomes shorter than before.
  • the length from the time when the gate output starts to fall to the time when the source voltage VS is switched can be made shorter than before.
  • the length from the start of the gate output falling to the time when the source voltage VS is switched is shorter in the present embodiment than in the prior art only during the period indicated by the arrow denoted by reference numeral 71. ing.
  • the gate output falling time is shortened, the length of one horizontal scanning period can be made shorter than that of the prior art. That is, the liquid crystal panel can be increased in definition and size.
  • the gate output falling transistor (thin film transistor T2) does not deteriorate significantly. For this reason, the effect of shortening the gate output fall time continues.
  • the gate driver 400 that can quickly bring down the gate output without causing deterioration of the transistor is realized.
  • the gate clock signal GCKin is supplied to the drain terminal of the thin film transistor T1 in the unit circuit 4 (see FIG. 7). Since such a configuration is employed, a relatively large capacity needs to be driven by the gate clock signal GCKin which is an AC signal. Therefore, power consumption becomes relatively large. Therefore, the liquid crystal display device according to the present embodiment employs a configuration in which a high level DC power supply voltage VDD is applied to the drain terminal of the thin film transistor T1.
  • FIG. 11 is a block diagram showing a configuration of the shift register 410 in the present embodiment.
  • each unit circuit 4 constituting the shift register 410 is supplied with a high-level DC power supply voltage VDD in addition to the same signals and voltages as those in the first embodiment.
  • the voltage level of the DC power supply voltage VDD is the voltage level of the gate high voltage Vgh described above.
  • FIG. 12 is a circuit diagram showing the configuration of the unit circuit 4 in this embodiment (the configuration of one stage of the shift register 410).
  • an input terminal 44 that receives a high-level DC power supply voltage VDD is provided.
  • the drain terminal of the thin film transistor T1 is connected to the input terminal 44. That is, the high-level DC power supply voltage VDD is applied to the drain terminal of the thin film transistor T1.
  • the other end of the capacitor C1 is connected to the output terminal 48 in the first embodiment, but is connected to the output terminal 49 in the present embodiment. In other words, the capacitor C1 is provided between the gate and the source of the thin film transistor T3.
  • the same operation as that in the period before time t11 in the first embodiment (see FIG. 8) is performed.
  • the set signal S changes from the second low level to the high level. Since the thin film transistor T6 is diode-connected as shown in FIG. 12, the pulse of the set signal S turns on the thin film transistor T6, and the potential of the first node N1 rises. Thereby, the thin film transistors T1, T3, and T9 are turned on.
  • the thin film transistor T1 is turned on, the voltage of the output signal G increases. However, it rises to a voltage level lower than the voltage level of the DC power supply voltage VDD (that is, the voltage level of the gate high voltage Vgh) by the threshold voltage of the thin film transistor T1.
  • the potential of the second node N2 becomes the second low level.
  • the gate clock signal GCKin is at a low level during the period from the time point t21 to the time point t22, the output signal Q is maintained at the second low level even when the thin film transistor T3 is in an on state.
  • the reset signal R is maintained at the second low level, and the potential of the second node N2 is also maintained at the second low level. Therefore, the potential of the first node N1 does not decrease during this period due to the provision of the thin film transistors T5 and T7.
  • the gate clock signal GCKin changes from low level to high level.
  • the thin film transistor T3 since the thin film transistor T3 is in the ON state, the potential of the output terminal 49 increases as the potential of the input terminal 43 increases.
  • the capacitor C1 since the capacitor C1 is provided between the first node N1 and the output terminal 49, the potential of the first node N1 increases as the potential of the output terminal 49 increases (first node). N1 is bootstrapped).
  • the voltage of the output signal G rises to the voltage level of the DC power supply voltage VDD (that is, the voltage level of the gate high voltage Vgh), and the voltage of the output signal Q Rises to the voltage level of the high level voltage of the gate clock signal GCKin (that is, the voltage level of the gate high voltage Vgh).
  • the reset signal R is maintained at the second low level, and the potential of the second node N2 is also maintained at the second low level.
  • the potential of the first node N1 does not decrease due to the provision of the thin film transistors T5 and T7, and the output signal due to the provision of the thin film transistors T2 and TA.
  • the voltage of G does not decrease, and the voltage of the output signal Q does not decrease due to the provision of the thin film transistors T4 and TB.
  • the same operation as the period after time t13 in the first embodiment is performed.
  • a plurality of gate bus lines GL (1) to GL (i) provided in the liquid crystal display device are provided.
  • the selected state is sequentially selected, and writing to the pixel capacitor is sequentially performed.
  • an image based on the image signal DAT sent from the outside is displayed on the display unit 600 (see FIG. 2).
  • FIG. 14 is a diagram for explaining input / output signals of the unit circuit 4 in the present modification. As shown in FIG. 14, in this modification, each unit circuit 4 is supplied with a gate start pulse signal GSP in addition to the input signal in the second embodiment.
  • GSP gate start pulse signal
  • FIG. 15 is a circuit diagram showing the configuration of the unit circuit 4 (configuration of one stage of the shift register 410) in the present modification.
  • the unit circuit 4 is provided with a thin film transistor TC in addition to the components (see FIG. 12) in the second embodiment.
  • the unit circuit 4 is provided with an input terminal 45 for receiving the gate start pulse signal GSP.
  • the gate terminal and the drain terminal are connected to the input terminal 45 (that is, diode connection), and the source terminal is connected to the second node N2.
  • the thin film transistor TC changes the potential of the second node N2 toward the high level when the gate start pulse signal GSP is at the high level. Note that a second node initial charging transistor is realized by the thin film transistor TC.
  • FIG. 16 is a timing chart for explaining the operation of the unit circuit 4 in this modification.
  • operations similar to those of the second embodiment are performed except for the following points.
  • the state of the thin film transistor TA is not determined until the second node N2 is charged via the thin film transistor T8 due to the high level of the gate clock signal GCKin, and the output signal G ( There is a concern that the voltage level of the scanning signal GOUT) becomes unstable.
  • the second node N2 is charged via the thin film transistor TC based on the gate start pulse signal GSP immediately after the start of each frame period. For this reason, the thin film transistor TA is maintained in the on state, and the output signal G (scanning signal GOUT) is reliably maintained at the first low level. Thereby, occurrence of display defects is suppressed.
  • FIG. 17 is a diagram for explaining input / output signals of the unit circuit 4 in the present modification.
  • each unit circuit 4 is supplied with a second reset signal R2 in addition to the input signal in the second embodiment.
  • the output signal Q (k + 5) output from the unit circuit 4 (k + 5) after the fifth stage is the second reset signal.
  • R2 the output signal Q output from an arbitrary stage is also given to the unit circuit 4 (k-5) five stages before as the second reset signal R2.
  • FIG. 18 is a circuit diagram showing the configuration of the unit circuit 4 (configuration of one stage of the shift register 410) in the present modification.
  • the unit circuit 4 is provided with a thin film transistor TD in addition to the components in the second embodiment.
  • the unit circuit 4 is provided with an input terminal 46 for receiving the second reset signal R2.
  • the gate terminal is connected to the input terminal 46
  • the drain terminal is connected to the first node N1
  • the source terminal is connected to the input terminal for the second gate low voltage Vgl2.
  • the thin film transistor TD changes the potential of the first node N1 toward the second low level when the second reset signal R2 is at the high level.
  • the thin film transistor TD implements a second first node stabilizing transistor.
  • FIG. 19 is a timing chart for explaining the operation of the unit circuit 4 in this modification.
  • the same operation as that in the period before time t23 in the second embodiment (see FIG. 13) is performed.
  • the second reset signal R2 changes from the second low level to the high level at time t43a.
  • the thin film transistor TD is turned on.
  • the potential of the first node N1 is pulled to the second low level.
  • the gate clock signal GCKin changes from low level to high level. Since the thin film transistor T8 is diode-connected as shown in FIG. 18, when the gate clock signal GCKin changes from low level to high level, the potential of the second node N2 becomes high level. As a result, the thin film transistors T7, TA, and TB are turned on. When the thin film transistor T7 is turned on, even if noise due to the clock operation of the gate clock signal GCKin is mixed into the first node N1 in the period after the time t44, the potential of the first node N1 remains at the second low level. Drawn into.
  • the output signal Q goes to the second low level. Be drawn. Further, when the thin film transistor TA is turned on, the output signal G changes from the second low level to the first low level. In the period after time t44, the same operation as that in the period after time t24 (see FIG. 13) in the second embodiment is performed.
  • the timing to do is the same.
  • the potential of the first node N1 is set to the second low level.
  • display defects may occur without being drawn.
  • the second clock is passed through the period before and after the timing (time t44 in FIG. 19) when the gate clock signal GCKin changes from the second low level to the high level.
  • the reset signal R2 is at a high level. For this reason, since the thin film transistor TD is maintained in the on state throughout the period before and after the timing when the gate clock signal GCKin changes from the second low level to the high level, the first node is maintained regardless of the clock operation of the gate clock signal GCKin. The potential of N1 is reliably maintained at the second low level. Thereby, occurrence of display defects is suppressed.
  • FIG. 20 is a circuit diagram showing the configuration of the unit circuit 4 (configuration of one stage of the shift register 410) in the present modification.
  • the unit circuit 4 is provided with a thin film transistor TE in addition to the components in the second embodiment.
  • the thin film transistor TE the gate terminal is connected to the input terminal 42, the drain terminal is connected to the second node N2, and the source terminal is connected to the input terminal for the second gate low voltage Vgl2.
  • the thin film transistor TE changes the potential of the second node N2 toward the second low level when the reset signal R is at the high level. Note that a second node stabilizing transistor is realized by the thin film transistor TE.
  • the unit circuit 4 is provided with the thin film transistor TE in addition to the thin film transistor T9 as a transistor for setting the potential of the second node N2 to the second low level.
  • the thin film transistor TA is thin film transistor TA.
  • the potential of the second node N2 is reliably maintained at the second low level throughout the period in which the reset signal R is at the high level (the period from time t23 to t24 in FIG. 13). The For this reason, the occurrence of a through current between the thin film transistor T2 and the thin film transistor TA is suppressed.
  • a gate output rising transistor T03 that is a transistor for raising the gate output, and a transistor for maintaining the gate output at a high level (off level) during the normal operation period
  • a gate output stabilization transistor T04 (see the dotted line denoted by reference numeral 63 in FIG. 21).
  • the drain terminals of the gate output rise transistor T03 and the gate output stabilization transistor T04 are connected to the gate bus line GL.
  • a high-level DC power supply voltage for controlling the operation of the gate driver it has a voltage level conventionally used for turning off the pixel TFT (making the gate bus line GL non-selected).
  • a first gate high voltage Vgh1 and a second gate high voltage Vgh2 having a voltage level higher than the first gate high voltage Vgh1 are prepared (see the dotted line denoted by reference numeral 64 in FIG. 21).
  • the first gate high voltage Vgh1 is applied to the source terminal of the gate output stabilization transistor T04, and the second gate high voltage Vgh2 is applied to the source terminal of the gate output rising transistor T03.
  • the gate output when the gate output is raised, first, the gate output raising transistor T03 is turned on, and then the gate output stabilization transistor T04 is turned on.
  • a scanning signal line driving circuit including a shift register composed of a plurality of unit circuits may be configured as follows.
  • Each unit circuit is supplied with at least a first non-selection level voltage and a second non-selection level voltage as a non-selection level voltage having a voltage level that brings the scanning signal line into a non-selection state.
  • Each unit circuit includes a first output node that outputs a first output signal to be applied to a corresponding scanning signal line, a control terminal, a first conduction terminal connected to the first output node, and a first non-selection level.
  • a first output node stabilizing transistor having a second conduction terminal to which a voltage is applied; a control terminal; a first conduction terminal connected to the first output node; and a second conduction terminal to which a second non-selection level voltage is provided And a non-selection control transistor.
  • the plurality of unit circuits sequentially output, from the first output node, a selection level voltage having a voltage level for selecting the scanning signal line as a first output signal.
  • the difference between the voltage level of the selection level voltage and the voltage level of the second non-selection level voltage is made larger than the difference between the voltage level of the selection level voltage and the voltage level of the first non-selection level voltage.
  • the first output node stabilization transistor is turned on after the non-selected control transistor is turned on.
  • the voltage level represented by the symbol Vgh corresponds to the voltage level of the selection level voltage
  • the voltage level represented by the symbol Vgl1 is the first level. 1 corresponds to the voltage level of the first non-selection level voltage
  • the voltage level represented by the symbol Vgl2 corresponds to the voltage level of the second non-selection level voltage.
  • the voltage level represented by the symbol Vgl corresponds to the voltage level of the selection level voltage
  • the voltage level represented by the symbol Vgh1 corresponds to the voltage level of the second non-selection level voltage.
  • an oxide semiconductor TFT eg, IGZO-TFT
  • IGZO-TFT oxide semiconductor TFT

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Abstract

トランジスタの劣化を生ずることなくゲート出力を速やかに立ち下げることができるゲートドライバ（走査信号線駆動回路）を実現する。　シフトレジスタを構成する単位回路の出力部近傍に、ゲート出力立ち下げトランジスタ（Ｔ０１）とゲート出力安定化トランジスタ（Ｔ０２）とが設けられる。ゲート出力安定化トランジスタ（Ｔ０２）のソース端子には、従来より画素ＴＦＴをオフ状態にするために用いられている電圧レベルを有する第１のゲートロー電圧（Ｖｇｌ１）が与えられ、ゲート出力立ち下げトランジスタ（Ｔ０１）のソース端子には、第１のゲートロー電圧（Ｖｇｌ１）の電圧レベルよりも低い電圧レベルを有する第２のゲートロー電圧（Ｖｇｌ２）が与えられる。ゲート出力の立ち下げの際、ゲート出力立ち下げトランジスタ（Ｔ０１）をオン状態にした後にゲート出力安定化トランジスタ（Ｔ０２）をオン状態にする。

Description

走査信号線駆動回路およびそれを備える表示装置
　以下の開示は、表示装置に関し、更に詳しくは、表示装置の表示部に配設されたゲートバスライン（走査信号線）を駆動するための走査信号線駆動回路に関する。
　従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えた液晶表示装置が知られている。そのような液晶表示装置において、ソースバスラインとゲートバスラインとの交差点には、画素を形成する画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（画素ＴＦＴ）や、画素電圧値を保持するための画素容量などを含んでいる。液晶表示装置には、また、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）とソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
　画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数個の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号（画素ＴＦＴをオン状態にする電圧レベルの走査信号）が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。
　ところで、従来、ゲートドライバは、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。
　モノリシックゲートドライバに関し、シフトレジスタの各段（各単位回路）には、ゲート出力（ゲートドライバから出力される走査信号の電圧）を立ち下げるためのトランジスタ（以下、「ゲート出力立ち下げトランジスタ」という。）が設けられている。一般に、ゲート出力立ち下げトランジスタについては、ゲート端子にはリセット信号が与えられ、ドレイン端子はゲートバスラインに接続され、ソース端子にはローレベルの直流電源電圧であるゲートロー電圧が与えられている。このゲートロー電圧は、画素ＴＦＴをオフ状態にする電圧レベル（換言すれば、ゲートバスラインを非選択状態にする電圧レベル）を有している。以上のような構成において、ゲート出力を立ち下げる際には、リセット信号がハイレベルとなってゲート出力立ち下げトランジスタがオン状態となる。これにより、走査信号がハイレベルからローレベルへと変化する。なお、ここではｎチャネル型のトランジスタが用いられていることを前提に説明したが、ｐチャネル型のトランジスタが用いられる場合にはゲート出力を立ち上げるためのトランジスタがシフトレジスタの各段に設けられている。
　上述のようにモノリシックゲートドライバではゲート出力立ち下げトランジスタを用いてゲート出力の立ち下げが行われているが、図２２で符号９０を付した矢印で示す部分のように、ゲート出力の波形にはゲート負荷の大きさ等に応じてなまりが生じる。仮にゲート出力が充分に立ち下がる前にソース電圧（映像信号の電圧）の切り換えが行われると、画素容量に対して所望の画素電圧値の書き込みが行われない。そのため、ソース電圧の切り換えはゲート出力が充分に立ち下がった後に行われる。なお、図２２では、画素ＴＦＴを確実にオン状態にする（走査信号の）電圧レベルをＶｇｈで表し、画素ＴＦＴを確実にオフ状態にする（走査信号の）電圧レベルをＶｇｌで表している。ところで、近年、パネルの高精細化が進んでいる。パネルが高精細化すると、１水平走査期間の長さが短くなる。このとき、ゲート出力の立ち下げに要する時間（以下、「ゲート出力立ち下げ時間」という。）（図２２で符号９１を付した矢印で示される時間）が長ければ、画素容量の充電時間を充分に確保することができない。このように、実現可能な高精細化の程度は、ゲート出力立ち下げ時間に依存している。
　そこで、国際公開第２０１１／０８０９３６号パンフレットには、ゲート出力立ち下げトランジスタのゲート端子に高電圧を与えて当該ゲート出力立ち下げトランジスタの駆動能力を高めることによってゲート出力立ち下げ時間の短縮を実現したシフトレジスタが開示されている。
国際公開第２０１１／０８０９３６号パンフレット
　ところが、国際公開第２０１１／０８０９３６号パンフレットに開示された手法によれば、ゲート出力立ち下げトランジスタのゲート端子に高電圧が印加されるので、当該ゲート出力立ち下げトランジスタは大きく劣化する。このため、当該手法によるゲート出力立ち下げ時間短縮の効果は、長期間は持続されない。
　そこで、以下の開示は、トランジスタの劣化を生ずることなくゲート出力を速やかに立ち下げることができるゲートドライバ（走査信号線駆動回路）を実現することを目的とする。
　いくつかの実施形態による走査信号線駆動回路は、複数のクロック信号に基づいて動作する複数の単位回路からなるシフトレジスタを含み、表示装置の表示部に配設された複数の走査信号線を駆動する。各単位回路には、走査信号線を非選択状態にする電圧レベルを有する非選択レベル電圧として、少なくとも第１の非選択レベル電圧と第２の非選択レベル電圧とが与えられる。各単位回路は、第１出力ノードと第１出力ノード安定化トランジスタと非選択制御トランジスタとを含む。第１出力ノードは、対応する走査信号線に与えられるべき第１出力信号を出力する。第１出力ノード安定化トランジスタは、制御端子と、第１出力ノードに接続された第１導通端子と、第１の非選択レベル電圧が与えられる第２導通端子とを有する。非選択制御トランジスタは、制御端子と、第１出力ノードに接続された第１導通端子と、第２の非選択レベル電圧が与えられる第２導通端子とを有する。複数の単位回路は、順次に、走査信号線を選択状態にする電圧レベルを有する選択レベル電圧を第１出力信号として第１出力ノードから出力する。選択レベル電圧の電圧レベルと第２の非選択レベル電圧の電圧レベルとの差は、選択レベル電圧の電圧レベルと第１の非選択レベル電圧の電圧レベルとの差よりも大きく、各単位回路において、対応する走査信号線を選択状態から非選択状態に変化させる際、非選択制御トランジスタをオン状態にした後に第１出力ノード安定化トランジスタをオン状態にする。
　シフトレジスタを構成する単位回路内のトランジスタにｎチャネル型のトランジスタが用いられている場合には、ゲート出力（走査信号線駆動回路から出力される走査信号（第１出力信号）の電圧）の立ち下げの際、走査信号の電圧は、一時的に従来の非選択レベルよりも低いレベルへと引き込まれる。また、シフトレジスタを構成する単位回路内のトランジスタにｐチャネル型のトランジスタが用いられている場合には、ゲート出力の立ち上げの際、走査信号の電圧は、一時的に従来の非選択レベルよりも高いレベルへと高められる。以上より、走査信号の電圧の変化速度が従来よりも大きくなり、ゲート出力がオンレベルからオフレベルに変化するのに要する時間が従来よりも短くなる。また、非選択制御トランジスタが大きく劣化することはない。以上より、トランジスタの劣化を生ずることなくゲート出力を速やかにオンレベルからオフレベルにすることができる走査信号線駆動回路が実現される。これにより、１水平走査期間の長さを従来よりも短くすることが可能となり、パネルの高精細化・大型化が可能となる。
全ての実施形態に共通する特徴について説明するための図である。 第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成について説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの動作について説明するためのタイミングチャートである。 上記第１の実施形態において、シフトレジスタの各単位回路の入出力信号について説明するための図である。 上記第１の実施形態において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態における効果について説明するための図である。 上記第１の実施形態における効果について説明するための図である。 第２の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第２の実施形態において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第２の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 上記第２の実施形態の第１の変形例において、シフトレジスタの各単位回路の入出力信号について説明するための図である。 上記第２の実施形態の第１の変形例において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第２の実施形態の第１の変形例において、単位回路の動作について説明するためのタイミングチャートである。 上記第２の実施形態の第２の変形例において、シフトレジスタの各単位回路の入出力信号について説明するための図である。 上記第２の実施形態の第２の変形例において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第２の実施形態の第２の変形例において、単位回路の動作について説明するためのタイミングチャートである。 上記第２の実施形態の第３の変形例において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 ｐチャネル型の薄膜トランジスタが用いられている場合について説明するための図である。 従来技術について説明するための図である。
＜０．はじめに＞
　実施形態について説明する前に、図１を参照しつつ、全ての実施形態（変形例を含む）に共通する事項について説明する。図１において、符号６１を付した点線内に、ゲートドライバを構成するシフトレジスタに含まれる１つの単位回路の出力部近傍の構成を示している。単位回路の出力部近傍には、上述したゲート出力立ち下げトランジスタＴ０１と、ゲート出力を通常動作期間（ゲートバスラインＧＬを選択状態にして画素容量への書き込みを行う期間以外の期間）中にローレベル（オフレベル）で維持するためのトランジスタ（以下、「ゲート出力安定化トランジスタ」という。）Ｔ０２とが設けられている。ゲート出力立ち下げトランジスタＴ０１についてもゲート出力安定化トランジスタＴ０２についても、ドレイン端子は対応するゲートバスラインＧＬに接続されている。また、ゲートドライバの動作を制御するためのローレベルの直流電源電圧として、従来より画素ＴＦＴをオフ状態にする（ゲートバスラインＧＬを非選択状態にする）ために用いられている電圧レベルを有する第１のゲートロー電圧Ｖｇｌ１と、第１のゲートロー電圧Ｖｇｌ１の電圧レベルよりも低い電圧レベルを有する第２のゲートロー電圧Ｖｇｌ２とが用意されている（図１で符号６２を付した点線内を参照）。そして、ゲート出力安定化トランジスタＴ０２のソース端子には第１のゲートロー電圧Ｖｇｌ１が与えられ、ゲート出力立ち下げトランジスタＴ０１のソース端子には第２のゲートロー電圧Ｖｇｌ２が与えられている。このような構成において、ゲート出力の立ち下げの際、まず、ゲート出力立ち下げトランジスタＴ０１をオン状態とし、その後、ゲート出力安定化トランジスタＴ０２をオン状態とする。これにより、ゲート出力の立ち下げの際、走査信号の電圧は、第２のゲートロー電圧Ｖｇｌ２の電圧レベルにまで一旦低下してから第１のゲートロー電圧Ｖｇｌ１の電圧レベルへと変化する。
　以上の点を踏まえ、実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１の導通端子に相当し、ソース端子（ソース電極）は第２の導通端子に相当する。また、これに関し、一般的にはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。
　また、第１のゲートロー電圧Ｖｇｌ１の電圧レベルのことを「第１のローレベル」ともいい、第２のゲートロー電圧Ｖｇｌ２の電圧レベルのことを「第２のローレベル」ともいう。また、添付図面（図８など）においては、第１のゲートロー電圧の電圧レベルと同じ電圧レベルに符号Ｖｇｌ１を付し、第２のゲートロー電圧の電圧レベルと同じ電圧レベルに符号Ｖｇｌ２を付し、後述するゲートハイ電圧の電圧レベルと同じ電圧レベルには符号Ｖｇｈを付している。
＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図２は、第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるＴＦＴ基板）上に形成されている。すなわち、本実施形態におけるゲートドライバ４００は、モノリシックゲートドライバである。
　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それら複数本のソースバスラインＳＬ１～ＳＬｊと複数本のゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本開示の主題には直接に関係しないのでその説明および図示を省略する。また、本実施形態においては、薄膜トランジスタ６０はｎチャネル型である。
　ところで、本実施形態においては、表示部６００内の薄膜トランジスタ６０には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体層を有する薄膜トランジスタ（ＩＧＺＯ－ＴＦＴ）が採用される。また、ゲートドライバ４００内の薄膜トランジスタ（後述するシフトレジスタ４１０内の各単位回路４に含まれる薄膜トランジスタ）についても、同様に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体層を有する薄膜トランジスタ（ＩＧＺＯ－ＴＦＴ）が採用される。但し、薄膜トランジスタの半導体層の材料については、様々なバリエーションが適用可能である。例えば、半導体層にアモルファスシリコンを用いた薄膜トランジスタ（ａ－Ｓｉ　ＴＦＴ），半導体層に微結晶シリコンを用いた薄膜トランジスタ，半導体層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ），半導体層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ－ＴＦＴ）などを採用することもできる。
　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、その電源電圧からソースドライバ３００およびゲートドライバ４００を動作させるための直流電圧を生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。なお、ゲートドライバ４００に供給される直流電圧には、ハイレベルの直流電源電圧ＶＤＤと第１のゲートロー電圧Ｖｇｌ１と第２のゲートロー電圧Ｖｇｌ２とが含まれている。共通電極駆動回路５００は、共通電極Ｅｃに共通電極駆動電圧Ｖｃｏｍを与える。
　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートクロック信号ＧＣＫは、デューティ比が１／２（すなわち５０％）の８相のクロック信号で構成されている。
　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。
　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。このゲートドライバ４００についての詳しい説明は後述する。
　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
＜１．２　ゲートドライバ＞
＜１．２．１　シフトレジスタ全体の構成および動作＞
　次に、図３～図６を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３は、本実施形態におけるゲートドライバ４００の構成について説明するためのブロック図である。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。すなわち、シフトレジスタ４１０にはｉ個の単位回路４（１）～４（ｉ）が含まれている。なお、より詳しくは、１段目よりも前およびｉ段目よりも後に、例えば４段ずつ、ダミー段としての単位回路が設けられている（図３では不図示）。
　図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。なお、図４には、ｉ個の単位回路４（１）～４（ｉ）のうちの（ｎ－４）段目から（ｎ＋４）段目までの単位回路４（ｎ－４）～４（ｎ＋４）を示している。以下においては、ｉ個の単位回路４（１）～４（ｉ）を互いに区別する必要がない場合には単位回路を単に符号４で表す。ゲートクロック信号ＧＣＫは、８相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ８）で構成されている。なお、これら８相のクロック信号のうち各単位回路４に入力されるクロック信号には符号ＧＣＫｉｎを付す。
　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている（図４参照）。ゲートクロック信号ＧＣＫに関しては、（ｎ－４）段目の単位回路４（ｎ－４）にはゲートクロック信号ＧＣＫ１が与えられ、（ｎ－３）段目の単位回路４（ｎ－３）にはゲートクロック信号ＧＣＫ２が与えられ、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＧＣＫ３が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはゲートクロック信号ＧＣＫ４が与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ５が与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＧＣＫ６が与えられ、（ｎ＋２）段目の単位回路４（ｎ＋２）にはゲートクロック信号ＧＣＫ７が与えられ、（ｎ＋３）段目の単位回路４（ｎ＋３）にはゲートクロック信号ＧＣＫ８が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して８段ずつ繰り返される。なお、ゲートクロック信号ＧＣＫ１を基準にすると、図５に示すように、ゲートクロック信号ＧＣＫｚ（ｚは２～８）の位相はゲートクロック信号ＧＣＫ１の位相よりも（４５×（ｚ－１））度遅れている。また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、４段前の単位回路４（ｋ－４）から出力される出力信号Ｑ（ｋ－４）がセット信号Ｓとして与えられ、４段後の単位回路４（ｋ＋４）から出力される出力信号Ｑ（ｋ＋４）がリセット信号Ｒとして与えられる（図６参照）。第１のゲートロー電圧Ｖｇｌ１および第２のゲートロー電圧Ｖｇｌ２については、全ての単位回路４（１）～４（ｉ）に共通的に与えられる。
　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは２つの信号（出力信号Ｇおよび出力信号Ｑ）が出力される（図４および図６を参照）。任意の段から出力される出力信号Ｇは、走査信号ＧＯＵＴとしてゲートバスラインＧＬに与えられる。また、任意の段（ここではｋ段目とする）から出力される出力信号Ｑは、リセット信号Ｒとして４段前の単位回路４（ｋ－４）に与えられるとともに、セット信号Ｓとして４段後の単位回路４（ｋ＋４）に与えられる。
　以上のような構成において、シフトレジスタ４１０の１段目よりも前に設けられたダミー段としての単位回路４にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰのパルスが与えられると、ゲートクロック信号ＧＣＫのクロック動作に基づいて、各単位回路４から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路４（１）からｉ段目の単位回路４（ｉ）へと順次に転送される。そして、このシフトパルスの転送に応じて、各単位回路４から出力される出力信号Ｑおよび出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。これにより、図５に示すように、所定期間ずつ順次にハイレベル（アクティブ）となる走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が表示部６００内のゲートバスラインＧＬ１～ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。
　なお、本実施形態においてはゲートクロック信号ＧＣＫとしてデューティ比が１／２（すなわち５０％）の８相のクロック信号が用いられているが、ゲートクロック信号ＧＣＫのデューティ比および相数については特に限定されない。
＜１．２．２　単位回路の構成＞
　図７は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図７に示すように、この単位回路４は、１１個の薄膜トランジスタＴ１～Ｔ９，ＴＡ，およびＴＢと、１個のキャパシタ（容量素子）Ｃ１とを備えている。また、この単位回路４は、第１のゲートロー電圧Ｖｇｌ１用の入力端子および第２のゲートロー電圧Ｖｇｌ２用の入力端子のほか、３個の入力端子４１～４３および２個の出力端子４８，４９を有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、ゲートクロック信号ＧＣＫｉｎを受け取る入力端子には符号４３を付している。また、出力信号Ｇを出力するための出力端子には符号４８を付し、出力信号Ｑを出力するための出力端子には符号４９を付している。なお、単位回路４内の薄膜トランジスタＴ１～Ｔ９，ＴＡ，およびＴＢは、上述した画素形成部内の薄膜トランジスタ６０（図２参照）と同じ種類の薄膜トランジスタで実現される。
　次に、この単位回路４内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ３のゲート端子，薄膜トランジスタＴ５のドレイン端子，薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ７のドレイン端子，薄膜トランジスタＴ９のゲート端子，およびキャパシタＣ１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」という。第１ノードには符号Ｎ１を付す。薄膜トランジスタＴ７のゲート端子，薄膜トランジスタＴ８のソース端子，薄膜トランジスタＴ９のドレイン端子，薄膜トランジスタＴＡのゲート端子，および薄膜トランジスタＴＢのゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」という。第２ノードには符号Ｎ２を付す。
　薄膜トランジスタＴ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４８に接続されている。薄膜トランジスタＴ２については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ３については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４９に接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ５については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ６については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。
　薄膜トランジスタＴ７については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴ８については、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＴ９については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴＡについては、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は第１のゲートロー電圧Ｖｇｌ１用の入力端子に接続されている。薄膜トランジスタＴＢについては、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。キャパシタＣ１については、一端は第１ノードＮ１に接続され、他端は出力端子４８に接続されている。
　なお、薄膜トランジスタＴ２が図１におけるゲート出力立ち下げトランジスタＴ０１に相当し、薄膜トランジスタＴＡが図１におけるゲート出力安定化トランジスタＴ０２に相当する。
　次に、各構成要素のこの単位回路４における機能について説明する。薄膜トランジスタＴ１は、第１ノードＮ１の電位がハイレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子４８に与える。薄膜トランジスタＴ２は、リセット信号Ｒがハイレベルになっているときに、出力信号Ｇを第２のローレベルに向けて変化させる。薄膜トランジスタＴ３は、第１ノードＮ１の電位がハイレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子４９に与える。薄膜トランジスタＴ４は、リセット信号Ｒがハイレベルになっているときに、出力信号Ｑを第２のローレベルに向けて変化させる。薄膜トランジスタＴ５は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位を第２のローレベルに向けて変化させる。
　薄膜トランジスタＴ６は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ７は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴ８は、ゲートクロック信号ＧＣＫｉｎがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ９は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位を第２のローレベルに向けて変化させる。薄膜トランジスタＴＡは、第２ノードＮ２の電位がハイレベルになっているときに、出力信号Ｇを第１のローレベルに向けて変化させる。薄膜トランジスタＴＢは、第２ノードＮ２の電位がハイレベルになっているときに、出力信号Ｑを第２のローレベルに向けて変化させる。キャパシタＣ１は、第１ノードＮ１の電位を上昇させるためのブートストラップ容量として機能する。
　本実施形態においては図７に示す構成の薄膜トランジスタＴ８，Ｔ９によって第２ノードＮ２の電位の制御が行われるが、このような構成には限定されない。第１ノードＮ１の電位がハイレベルで維持されるべき期間中に第２ノードＮ２の電位がローレベルとなり、かつ、第１ノードＮ１の電位がローレベルで維持されるべき期間のうちのゲートクロック信号ＧＣＫｉｎがハイレベルとなっている期間中に第２ノードＮ２の電位がハイレベルとなるのであれば、図７に示す構成以外の構成によって第２ノードＮ２の電位の制御が行われるようにしても良い。
　なお、本実施形態においては、薄膜トランジスタＴ１によって選択制御トランジスタが実現され、薄膜トランジスタＴ２によって非選択制御トランジスタが実現され、薄膜トランジスタＴ３によって出力制御トランジスタが実現され、薄膜トランジスタＴ４によって非出力制御トランジスタが実現され、薄膜トランジスタＴ５によって第１ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ６によって第１ノードターンオン用トランジスタが実現され、薄膜トランジスタＴ７によって第１の第１ノード安定化トランジスタが実現され、薄膜トランジスタＴ８によって第２ノードターンオン用トランジスタが実現され、薄膜トランジスタＴ９によって第２ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴＡによって第１出力ノード安定化トランジスタが実現され、薄膜トランジスタＴＢによって第２出力ノード安定化トランジスタが実現されている。また、出力端子４８によって第１出力ノードが実現され、出力端子４９によって第２出力ノードが実現されている。
＜１．２．３　単位回路の動作＞
　次に、図８を参照しつつ、本実施形態における単位回路４の動作について説明する。なお、ここでは、波形の遅延を無視するものとする。
　この液晶表示装置の動作期間を通じて、ゲートクロック信号ＧＣＫｉｎは、ハイレベルとローレベルとを交互に繰り返す。ゲートクロック信号ＧＣＫｉｎのハイレベル電圧は、ゲートバスラインＧＬを選択状態にする電圧レベルを有する電圧（以下、「ゲートハイ電圧」という。）Ｖｇｈである。ゲートクロック信号ＧＣＫｉｎのローレベル電圧は、本実施形態では第２のゲートロー電圧Ｖｇｌ２である。但し、ゲートクロック信号ＧＣＫｉｎのローレベル電圧については、ゲートバスラインＧＬを非選択状態にする電圧レベルを有する電圧であれば、第２のゲートロー電圧Ｖｇｌ２には限定されない。
　時点ｔ１１以前の期間には、セット信号Ｓは第２のローレベル、第１ノードＮ１の電位は第２のローレベル、第２ノードＮ２の電位はハイレベル、出力信号Ｑは第２のローレベル、出力信号Ｇは第１のローレベル、リセット信号Ｒは第２のローレベルとなっている。ところで、単位回路４内の薄膜トランジスタには寄生容量が存在する。このため、時点ｔ１１以前の期間には、ゲートクロック信号ＧＣＫｉｎのクロック動作と薄膜トランジスタＴ１，Ｔ３（図７参照）の寄生容量の存在とに起因して、第１ノードＮ１の電位に変動が生じ得る。これにより、出力信号Ｇの電圧すなわちゲートバスラインＧＬに与えられる走査信号ＧＯＵＴの電圧が上昇し得る。しかしながら、第２ノードＮ２の電位がハイレベルで維持されている期間には薄膜トランジスタＴ７はオン状態で維持される。従って、時点ｔ１１以前の期間には、薄膜トランジスタＴ７はオン状態で維持され、第１ノードＮ１の電位は確実に第２のローレベルで維持される。以上より、ゲートクロック信号ＧＣＫｉｎのクロック動作に起因するノイズが第１ノードＮ１に混入しても、対応する走査信号ＧＯＵＴの電圧が上昇することはない。これにより、ゲートクロック信号ＧＣＫｉｎのクロック動作に起因する表示不良等の不具合の発生が防止される。
　時点ｔ１１になると、セット信号Ｓが第２のローレベルからハイレベルに変化する。薄膜トランジスタＴ６は図７に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ６がオン状態となり、第１ノードＮ１の電位が上昇する。これにより、薄膜トランジスタＴ１，Ｔ３，およびＴ９がオン状態となる。薄膜トランジスタＴ９がオン状態となることによって、第２ノードＮ２の電位が第２のローレベルとなる。なお、時点ｔ１１から時点ｔ１２までの期間には、ゲートクロック信号ＧＣＫｉｎはローレベルとなっているので、薄膜トランジスタＴ１がオン状態となっていても出力信号Ｇは第２のローレベルで維持され、薄膜トランジスタＴ３がオン状態となっていても出力信号Ｑは第２のローレベルで維持される。また、時点ｔ１１から時点ｔ１２までの期間には、リセット信号Ｒは第２のローレベルで維持され、第２ノードＮ２の電位も第２のローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ５，Ｔ７が設けられていることに起因して第１ノードＮ１の電位が低下することはない。
　時点ｔ１２になると、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１はオン状態となっているので、入力端子４３の電位の上昇とともに出力端子４８の電位が上昇する。ここで、図７に示すように第１ノードＮ１－出力端子４８間にはキャパシタＣ１が設けられているので、出力端子４８の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ１，Ｔ３のゲート端子には大きな電圧が印加され、出力信号Ｇの電圧および出力信号Ｑの電圧がゲートクロック信号ＧＣＫｉｎのハイレベル電圧の電圧レベル（すなわちゲートハイ電圧Ｖｇｈの電圧レベル）にまで上昇する。なお、時点ｔ１２から時点ｔ１３までの期間には、リセット信号Ｒは第２のローレベルで維持され、第２ノードＮ２の電位も第２のローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ５，Ｔ７が設けられていることに起因して第１ノードＮ１の電位が低下することはなく、薄膜トランジスタＴ２，ＴＡが設けられていることに起因して出力信号Ｇの電圧が低下することはなく、薄膜トランジスタＴ４，ＴＢが設けられていることに起因して出力信号Ｑの電圧が低下することはない。
　時点ｔ１３になると、リセット信号Ｒが第２のローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２，Ｔ４，およびＴ５がオン状態となる。薄膜トランジスタＴ２がオン状態となることによって出力信号Ｇ（すなわち走査信号ＧＯＵＴ）は第２のローレベルとなり、薄膜トランジスタＴ４がオン状態となることによって出力信号Ｑは第２のローレベルとなり、薄膜トランジスタＴ５がオン状態となることによって第１ノードＮ１の電位は第２のローレベルとなる。
　時点ｔ１４になると、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。薄膜トランジスタＴ８は図７に示すようにダイオード接続となっているので、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化することによって、第２ノードＮ２の電位はハイレベルとなる。これにより、薄膜トランジスタＴ７，ＴＡ，およびＴＢがオン状態となる。薄膜トランジスタＴ７がオン状態となることによって、時点ｔ１４以降の期間に仮にゲートクロック信号ＧＣＫｉｎのクロック動作に起因するノイズが第１ノードＮ１に混入しても第１ノードＮ１の電位は第２のローレベルへと引き込まれる。また、薄膜トランジスタＴＢがオン状態となることによって、時点ｔ１４以降の期間に仮にゲートクロック信号ＧＣＫｉｎのクロック動作に起因するノイズが出力端子４９に混入しても出力信号Ｑは第２のローレベルへと引き込まれる。また、薄膜トランジスタＴＡがオン状態となることによって、出力信号Ｇは第２のローレベルから第１のローレベルへと変化する。そして、時点ｔ１４以降の期間には、時点ｔ１１以前の期間と同様の動作が行われる。
　以上のような動作が各単位回路４で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）～ＧＬ（ｉ）が順次に選択状態となり、画素容量への書き込みが順次に行われる。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される（図２参照）。
＜１．３　効果＞
　本実施形態によれば、ゲートドライバ４００の動作を制御するためのローレベルの直流電源電圧として、従来より画素ＴＦＴ（図２における薄膜トランジスタ６０）をオフ状態にする（ゲートバスラインＧＬを非選択状態にする）ために用いられている電圧レベルを有する第１のゲートロー電圧Ｖｇｌ１と、第１のゲートロー電圧Ｖｇｌ１よりも低い電圧レベルを有する第２のゲートロー電圧Ｖｇｌ２とが用意されている。そして、ゲート出力の立ち下げ用のトランジスタである薄膜トランジスタＴ２のソース端子には第２のゲートロー電圧Ｖｇｌ２が与えられ、ゲート出力を通常動作期間中に非選択レベル（画素ＴＦＴをオフ状態にする電圧レベル）で維持するためのトランジスタである薄膜トランジスタＴＡのソース端子には第１のゲートロー電圧Ｖｇｌ１が与えられる。このため、ゲート出力の立ち下げの際、走査信号ＧＯＵＴの電圧は、図９に示すように、ゲートハイ電圧Ｖｇｈの電圧レベルから一時的に第２のゲートロー電圧Ｖｇｌ２の電圧レベルにまで低下した後に第１のゲートロー電圧Ｖｇｌの電圧レベルへと変化する。すなわち、走査信号ＧＯＵＴの電圧は、一時的に従来の非選択レベルよりも低いレベルへと引き込まれる。従って、走査信号ＧＯＵＴの電圧の変化速度が従来よりも大きくなり、ゲート出力立ち下げ時間が従来よりも短くなる。これにより、ゲート出力の立ち下げ開始時点からソース電圧ＶＳを切り換える時点までの長さを従来よりも短くすることができる。図１０に示す例では、ゲート出力の立ち下げ開始時点からソース電圧ＶＳを切り換える時点までの長さが、符号７１を付した矢印で表される期間だけ従来よりも本実施形態の方が短くなっている。以上のようにゲート出力立ち下げ時間が短くなるので、１水平走査期間の長さを従来よりも短くすることが可能となる。すなわち、液晶パネルの高精細化・大型化が可能となる。また、国際公開第２０１１／０８０９３６号パンフレットに開示されている液晶表示装置とは異なり、ゲート出力の立ち下げ用のトランジスタ（薄膜トランジスタＴ２）が大きく劣化することはない。このため、ゲート出力立ち下げ時間短縮の効果は持続する。以上のように、本実施形態によれば、トランジスタの劣化を生ずることなくゲート出力を速やかに立ち下げることができるゲートドライバ４００が実現される。
＜２．第２の実施形態＞
＜２．１　概要＞
　上記第１の実施形態においては、単位回路４内の薄膜トランジスタＴ１のドレイン端子にはゲートクロック信号ＧＣＫｉｎが与えられている（図７参照）。このような構成が採用されているため、交流信号であるゲートクロック信号ＧＣＫｉｎによって比較的大きな容量が駆動される必要がある。そのため、比較的、消費電力が大きくなる。そこで、本実施形態に係る液晶表示装置は、薄膜トランジスタＴ１のドレイン端子にハイレベルの直流電源電圧ＶＤＤが与えられるようにした構成を採用している。
　全体構成およびゲートドライバ４００の概略構成については、上記第１の実施形態と同様であるので説明を省略する（図２，図３を参照）。以下、上記第１の実施形態と異なる点を中心に説明する。
＜２．２　ゲートドライバ＞
＜２．２．１　シフトレジスタの構成＞
　図１１は、本実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。本実施形態においては、シフトレジスタ４１０を構成する各単位回路４には、上記第１の実施形態と同様の信号・電圧が与えられるのに加えて、ハイレベルの直流電源電圧ＶＤＤが与えられる。なお、この直流電源電圧ＶＤＤの電圧レベルは、上述したゲートハイ電圧Ｖｇｈの電圧レベルである。
＜２．２．２　単位回路の構成＞
　図１２は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。上記第１の実施形態における構成要素（図７参照）に加えて、ハイレベルの直流電源電圧ＶＤＤを受け取る入力端子４４が設けられている。本実施形態においては、薄膜トランジスタＴ１のドレイン端子は入力端子４４に接続されている。すなわち、薄膜トランジスタＴ１のドレイン端子には、ハイレベルの直流電源電圧ＶＤＤが与えられる。また、キャパシタＣ１の他端は、上記第１の実施形態では出力端子４８に接続されていたが、本実施形態では出力端子４９に接続されている。換言すれば、キャパシタＣ１は薄膜トランジスタＴ３のゲート－ソース間に設けられている。
＜２．２．３　単位回路の動作＞
　次に、図１３を参照しつつ、本実施形態における単位回路４の動作について説明する。なお、ここでは、波形の遅延を無視するものとする。
　時点ｔ２１以前の期間には、上記第１の実施形態における時点ｔ１１以前の期間（図８参照）と同様の動作が行われる。時点ｔ２１になると、セット信号Ｓが第２のローレベルからハイレベルに変化する。薄膜トランジスタＴ６は図１２に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ６がオン状態となり、第１ノードＮ１の電位が上昇する。これにより、薄膜トランジスタＴ１，Ｔ３，およびＴ９がオン状態となる。薄膜トランジスタＴ１がオン状態となることによって、出力信号Ｇの電圧が上昇する。但し、直流電源電圧ＶＤＤの電圧レベル（すなわちゲートハイ電圧Ｖｇｈの電圧レベル）よりも薄膜トランジスタＴ１の閾値電圧分だけ低い電圧レベルにまで上昇する。また、薄膜トランジスタＴ９がオン状態となることによって、第２ノードＮ２の電位が第２のローレベルとなる。なお、時点ｔ２１から時点ｔ２２までの期間には、ゲートクロック信号ＧＣＫｉｎはローレベルとなっているので、薄膜トランジスタＴ３がオン状態となっていても、出力信号Ｑは第２のローレベルで維持される。また、時点ｔ２１から時点ｔ２２までの期間には、リセット信号Ｒは第２のローレベルで維持され、第２ノードＮ２の電位も第２のローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ５，Ｔ７が設けられていることに起因して第１ノードＮ１の電位が低下することはない。
　時点ｔ２２になると、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ３はオン状態となっているので、入力端子４３の電位の上昇とともに出力端子４９の電位が上昇する。ここで、図１２に示すように第１ノードＮ１－出力端子４９間にはキャパシタＣ１が設けられているので、出力端子４９の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ１，Ｔ３のゲート端子には大きな電圧が印加され、出力信号Ｇの電圧が直流電源電圧ＶＤＤの電圧レベル（すなわちゲートハイ電圧Ｖｇｈの電圧レベル）にまで上昇するとともに出力信号Ｑの電圧がゲートクロック信号ＧＣＫｉｎのハイレベル電圧の電圧レベル（すなわちゲートハイ電圧Ｖｇｈの電圧レベル）にまで上昇する。なお、時点ｔ２２から時点ｔ２３までの期間には、リセット信号Ｒは第２のローレベルで維持され、第２ノードＮ２の電位も第２のローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ５，Ｔ７が設けられていることに起因して第１ノードＮ１の電位が低下することはなく、薄膜トランジスタＴ２，ＴＡが設けられていることに起因して出力信号Ｇの電圧が低下することはなく、薄膜トランジスタＴ４，ＴＢが設けられていることに起因して出力信号Ｑの電圧が低下することはない。時点ｔ２３以降の期間には、上記第１の実施形態における時点ｔ１３以降の期間（図８参照）と同様の動作が行われる。
　以上のような動作が各単位回路４で行われることによって、上記第１の実施形態と同様、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）～ＧＬ（ｉ）が順次に選択状態となり、画素容量への書き込みが順次に行われる。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される（図２参照）。
＜２．３　効果＞
　上記第１の実施形態と同様、本実施形態においても、ゲート出力の立ち下げの際、走査信号ＧＯＵＴの電圧は、一時的に従来の非選択レベルよりも低いレベルへと引き込まれる。従って、ゲート出力立ち下げ時間が従来よりも短くなり、１水平走査期間の長さを従来よりも短くすることが可能となる。また、上記第１の実施形態と同様、ゲート出力の立ち下げ用のトランジスタ（薄膜トランジスタＴ２）が大きく劣化することはない。以上より、トランジスタの劣化を生ずることなくゲート出力を速やかに立ち下げることができるゲートドライバ４００が実現される。また、本実施形態によれば、ゲート負荷はハイレベルの直流電源電圧ＶＤＤによって駆動されるので、ゲートクロック信号ＧＣＫｉｎによって駆動される必要のある容量が小さくなる。その結果、上記第１の実施形態と比較して、消費電力が低減される。
＜２．４　変形例＞
　以下、上記第２の実施形態の変形例について説明する。
＜２．４．１　第１の変形例＞
　図１４は、本変形例における単位回路４の入出力信号について説明するための図である。図１４に示すように、本変形例においては、各単位回路４には、上記第２の実施形態における入力信号に加えて、ゲートスタートパルス信号ＧＳＰが与えられる。
　図１５は、本変形例における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。本変形例においては、単位回路４には、上記第２の実施形態における構成要素（図１２参照）に加えて薄膜トランジスタＴＣが設けられている。また、単位回路４には、ゲートスタートパルス信号ＧＳＰを受け取る入力端子４５が設けられている。薄膜トランジスタＴＣについては、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＴＣは、ゲートスタートパルス信号ＧＳＰがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。なお、この薄膜トランジスタＴＣによって第２ノード初期充電用トランジスタが実現されている。
　図１６は、本変形例における単位回路４の動作について説明するためのタイミングチャートである。本変形例においては、以下の点を除き、上記第２の実施形態と同様の動作が行われる。各フレーム期間の最初にゲートスタートパルス信号ＧＳＰがハイレベルになったときに、薄膜トランジスタＴＣを介して第２ノードＮ２が充電され、第２ノードＮ２の電位が確実にハイレベルとなる。
　上記第２の実施形態においては、ゲートクロック信号ＧＣＫｉｎがハイレベルとなることによって薄膜トランジスタＴ８を介して第２ノードＮ２の充電が行われるまでの期間、薄膜トランジスタＴＡの状態が定まらず、出力信号Ｇ（走査信号ＧＯＵＴ）の電圧レベルが不安定となることが懸念される。この点、本変形例によれば、各フレーム期間の開始直後にゲートスタートパルス信号ＧＳＰに基づき薄膜トランジスタＴＣを介して第２ノードＮ２の充電が行われる。このため、薄膜トランジスタＴＡはオン状態で維持され、出力信号Ｇ（走査信号ＧＯＵＴ）が確実に第１のローレベルで維持される。これにより、表示不良の発生が抑制される。
＜２．４．２　第２の変形例＞
　図１７は、本変形例における単位回路４の入出力信号について説明するための図である。図１７に示すように、本変形例においては、各単位回路４には、上記第２の実施形態における入力信号に加えて、第２のリセット信号Ｒ２が与えられる。詳しくは、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、５段後の単位回路４（ｋ＋５）から出力される出力信号Ｑ（ｋ＋５）が第２のリセット信号Ｒ２として与えられる。これに伴い、任意の段から出力される出力信号Ｑは、第２のリセット信号Ｒ２として５段前の単位回路４（ｋ－５）にも与えられる。
　図１８は、本変形例における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。本変形例においては、単位回路４には、上記第２の実施形態における構成要素に加えて薄膜トランジスタＴＤが設けられている。また、単位回路４には、第２のリセット信号Ｒ２を受け取る入力端子４６が設けられている。薄膜トランジスタＴＤについては、ゲート端子は入力端子４６に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴＤは、第２のリセット信号Ｒ２がハイレベルになっているときに、第１ノードＮ１の電位を第２のローレベルに向けて変化させる。なお、この薄膜トランジスタＴＤによって第２の第１ノード安定化トランジスタが実現されている。
　図１９は、本変形例における単位回路４の動作について説明するためのタイミングチャートである。時点ｔ４３以前の期間には、上記第２の実施形態における時点ｔ２３以前の期間（図１３参照）と同様の動作が行われる。時点ｔ４３にリセット信号Ｒに基づき出力信号Ｑおよび出力信号Ｇが立ち下がった後、時点ｔ４３ａになると、第２のリセット信号Ｒ２が第２のローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＤがオン状態となる。その結果、第１ノードＮ１の電位は第２のローレベルへと引き込まれる。
　時点ｔ４４になると、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。薄膜トランジスタＴ８は図１８に示すようにダイオード接続となっているので、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化することによって、第２ノードＮ２の電位はハイレベルとなる。これにより、薄膜トランジスタＴ７，ＴＡ，およびＴＢがオン状態となる。薄膜トランジスタＴ７がオン状態となることによって、時点ｔ４４以降の期間に仮にゲートクロック信号ＧＣＫｉｎのクロック動作に起因するノイズが第１ノードＮ１に混入しても第１ノードＮ１の電位は第２のローレベルへと引き込まれる。また、薄膜トランジスタＴＢがオン状態となることによって、時点ｔ４４以降の期間に仮にゲートクロック信号ＧＣＫｉｎのクロック動作に起因するノイズが出力端子４９に混入しても出力信号Ｑは第２のローレベルへと引き込まれる。また、薄膜トランジスタＴＡがオン状態となることによって、出力信号Ｇは第２のローレベルから第１のローレベルへと変化する。時点ｔ４４以降の期間には、上記第２の実施形態における時点ｔ２４以降の期間（図１３参照）と同様の動作が行われる。
　ところで、ゲート出力が立ち下がった後、次にゲートクロック信号ＧＣＫｉｎが第２のローレベルからハイレベルへと変化するタイミングと、第２ノードＮ２の電位が第２のローレベルからハイレベルへと変化するタイミングとは同じである。このため、上記第２の実施形態においては、時点ｔ２４（図１３参照）にゲートクロック信号ＧＣＫｉｎのクロック動作に起因してノイズが生じた場合に第１ノードＮ１の電位が第２のローレベルへと引き込まれずに表示不良が発生することが懸念される。この点、本変形例においては、ゲート出力が立ち下がった後、ゲートクロック信号ＧＣＫｉｎが第２のローレベルからハイレベルへと変化するタイミング（図１９の時点ｔ４４）の前後の期間を通じて第２のリセット信号Ｒ２がハイレベルとなっている。このため、ゲートクロック信号ＧＣＫｉｎが第２のローレベルからハイレベルへと変化するタイミングの前後の期間を通じて薄膜トランジスタＴＤはオン状態で維持されるので、ゲートクロック信号ＧＣＫｉｎのクロック動作に関わらず第１ノードＮ１の電位は確実に第２のローレベルで維持される。これにより、表示不良の発生が抑制される。
＜２．４．３　第３の変形例＞
　図２０は、本変形例における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。本変形例においては、単位回路４には、上記第２の実施形態における構成要素に加えて薄膜トランジスタＴＥが設けられている。薄膜トランジスタＴＥについては、ゲート端子は入力端子４２に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は第２のゲートロー電圧Ｖｇｌ２用の入力端子に接続されている。薄膜トランジスタＴＥは、リセット信号Ｒがハイレベルになっているときに、第２ノードＮ２の電位を第２のローレベルに向けて変化させる。なお、この薄膜トランジスタＴＥによって第２ノード安定化トランジスタが実現されている。
　本変形例によれば、単位回路４には、第２ノードＮ２の電位を第２のローレベルにするためのトランジスタとして薄膜トランジスタＴ９に加えて薄膜トランジスタＴＥが設けられている。ここで、リセット信号Ｒが第２のローレベルからハイレベルに変化したときに仮に第２ノードＮ２の電位が不安定であれば、薄膜トランジスタＴＡの状態が不安定となって薄膜トランジスタＴ２－薄膜トランジスタＴＡ間に貫通電流が生じることが懸念される。この点、本変形例によれば、リセット信号Ｒがハイレベルとなっている期間（図１３の時点ｔ２３～ｔ２４の期間）を通じて第２ノードＮ２の電位は確実に第２のローレベルで維持される。このため、薄膜トランジスタＴ２－薄膜トランジスタＴＡ間に貫通電流が生じることが抑制される。
＜３．その他＞
　本発明は、上記各実施形態（変形例を含む）に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記各実施形態においてはｎチャネル型の薄膜トランジスタが採用されていることを前提に説明しているが、ｐチャネル型の薄膜トランジスタを採用することもできる（図２１参照）。これに関し、ｐチャネル型の薄膜トランジスタが採用されている場合には、上記各実施形態とは電圧の極性が全て逆になる。この場合、単位回路の出力部近傍には、ゲート出力を立ち上げるためのトランジスタであるゲート出力立ち上げトランジスタＴ０３と、ゲート出力を通常動作期間中にハイレベル（オフレベル）で維持するためのトランジスタであるゲート出力安定化トランジスタＴ０４とが設けられる（図２１で符号６３を付した点線内を参照）。ゲート出力立ち上げトランジスタＴ０３についてもゲート出力安定化トランジスタＴ０４についても、ドレイン端子はゲートバスラインＧＬに接続されている。また、ゲートドライバの動作を制御するためのハイレベルの直流電源電圧として、従来より画素ＴＦＴをオフ状態にする（ゲートバスラインＧＬを非選択状態にする）ために用いられている電圧レベルを有する第１のゲートハイ電圧Ｖｇｈ１と、第１のゲートハイ電圧Ｖｇｈ１よりも高い電圧レベルを有する第２のゲートハイ電圧Ｖｇｈ２とが用意される（図２１で符号６４を付した点線内を参照）。そして、ゲート出力安定化トランジスタＴ０４のソース端子には第１のゲートハイ電圧Ｖｇｈ１が与えられ、ゲート出力立ち上げトランジスタＴ０３のソース端子には第２のゲートハイ電圧Ｖｇｈ２が与えられる。以上のような構成において、ゲート出力の立ち上げの際、まず、ゲート出力立ち上げトランジスタＴ０３をオン状態とし、その後、ゲート出力安定化トランジスタＴ０４をオン状態とする。これにより、ゲート出力の立ち上げの際、走査信号の電圧は、第２のゲートハイ電圧Ｖｇｈ２の電圧レベルにまで一旦上昇してから第１のゲートハイ電圧Ｖｇｈ１の電圧レベルへと変化する。以上のようにして、ｐチャネル型の薄膜トランジスタが採用されている場合にも、上記各実施形態（変形例を含む）と同様の効果を得ることができる。
　さらに、用いられる薄膜トランジスタの型に関わらず、複数の単位回路からなるシフトレジスタを含む走査信号線駆動回路を次のように構成すれば良いと考えることができる。各単位回路には、走査信号線を非選択状態にする電圧レベルを有する非選択レベル電圧として、少なくとも第１の非選択レベル電圧と第２の非選択レベル電圧とを与える。各単位回路は、対応する走査信号線に与えられるべき第１出力信号を出力する第１出力ノードと、制御端子，第１出力ノードに接続された第１導通端子，および第１の非選択レベル電圧が与えられる第２導通端子を有する第１出力ノード安定化トランジスタと、制御端子，第１出力ノードに接続された第１導通端子，および第２の非選択レベル電圧が与えられる第２導通端子とを有する非選択制御トランジスタとを含む。複数の単位回路は、順次に、走査信号線を選択状態にする電圧レベルを有する選択レベル電圧を第１出力信号として第１出力ノードから出力する。ここで、選択レベル電圧の電圧レベルと第２の非選択レベル電圧の電圧レベルとの差を、選択レベル電圧の電圧レベルと第１の非選択レベル電圧の電圧レベルとの差よりも大きくする。また、各単位回路において、対応する走査信号線を選択状態から非選択状態に変化させる際、非選択制御トランジスタをオン状態にした後に第１出力ノード安定化トランジスタをオン状態にする。
　図１に示す構成（ｎチャネル型の薄膜トランジスタが用いられている構成）においては、符号Ｖｇｈで表される電圧レベルが選択レベル電圧の電圧レベルに相当し、符号Ｖｇｌ１で表される電圧レベルが第１の非選択レベル電圧の電圧レベルに相当し、符号Ｖｇｌ２で表される電圧レベルが第２の非選択レベル電圧の電圧レベルに相当する。また、図２１に示す構成（ｐチャネル型の薄膜トランジスタが用いられている構成）においては、符号Ｖｇｌで表される電圧レベルが選択レベル電圧の電圧レベルに相当し、符号Ｖｇｈ１で表される電圧レベルが第１の非選択レベル電圧の電圧レベルに相当し、符号Ｖｇｈ２で表される電圧レベルが第２の非選択レベル電圧の電圧レベルに相当する。
　なお、上記各実施形態（変形例を含む）に係る液晶表示装置を構成する回路の薄膜トランジスタとして、酸化物半導体ＴＦＴ（例えばＩＧＺＯ－ＴＦＴ）を用いると、低消費電力，回路面積縮小等の面で効果があり、好適である。
　本願は、２０１７年４月１７日に出願された「走査信号線駆動回路およびそれを備える表示装置」という名称の日本出願２０１７－８１０３０号に基づく優先権を主張する出願であり、この日本出願の内容は、引用することによって本願の中に含まれる。
　４，４（１）～４（ｉ）…単位回路
　４００…ゲートドライバ（走査信号線駆動回路）
　４１０…シフトレジスタ
　ＧＬ，ＧＬ（１）～ＧＬ（ｉ）…ゲートバスライン
　Ｔ１～Ｔ９，ＴＡ～ＴＥ…単位回路内の薄膜トランジスタ
　ＧＣＫ，ＧＣＫｉｎ，ＧＣＫ１～ＧＣＫ８…ゲートクロック信号
　ＧＯＵＴ，ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）…走査信号
　Ｇ，Ｑ…（単位回路からの）出力信号
　Ｓ…セット信号
　Ｒ…リセット信号
　ＶＤＤ…ハイレベルの直流電源電圧
　Ｖｇｈ…ゲートハイ電圧
　Ｖｇｌ１…第１のゲートロー電圧
　Ｖｇｌ２…第２のゲートロー電圧

Claims (10)

  1. 　複数のクロック信号に基づいて動作する複数の単位回路からなるシフトレジスタを含む、表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
    　各単位回路には、走査信号線を非選択状態にする電圧レベルを有する非選択レベル電圧として、少なくとも第１の非選択レベル電圧と第２の非選択レベル電圧とが与えられ、
    　各単位回路は、
    　　対応する走査信号線に与えられるべき第１出力信号を出力する第１出力ノードと、
    　　制御端子と、前記第１出力ノードに接続された第１導通端子と、前記第１の非選択レベル電圧が与えられる第２導通端子とを有する第１出力ノード安定化トランジスタと、
    　　制御端子と、前記第１出力ノードに接続された第１導通端子と、前記第２の非選択レベル電圧が与えられる第２導通端子とを有する非選択制御トランジスタと
    を含み、
    　前記複数の単位回路は、順次に、走査信号線を選択状態にする電圧レベルを有する選択レベル電圧を前記第１出力信号として前記第１出力ノードから出力し、
    　前記選択レベル電圧の電圧レベルと前記第２の非選択レベル電圧の電圧レベルとの差は、前記選択レベル電圧の電圧レベルと前記第１の非選択レベル電圧の電圧レベルとの差よりも大きく、
    　各単位回路において、対応する走査信号線を選択状態から非選択状態に変化させる際、前記非選択制御トランジスタをオン状態にした後に前記第１出力ノード安定化トランジスタをオン状態にすることを特徴とする、走査信号線駆動回路。
  2. 　各単位回路は、
    　　制御端子と、継続的に又は所定期間毎に前記選択レベル電圧が与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する選択制御トランジスタと、
    　　前記選択制御トランジスタの制御端子に接続された第１ノードと、
    　　先行する段の単位回路から与えられるセット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードターンオン用トランジスタと、
    　　後段の単位回路から与えられるリセット信号に基づいて前記第１ノードの電位をオフレベルに向けて変化させるための第１ノードターンオフ用トランジスタと
    を更に含むことを特徴とする、請求項１に記載の走査信号線駆動回路。
  3. 　各単位回路は、
    　　他の単位回路の動作を制御するための第２出力信号を出力する第２出力ノードと、
    　　前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する出力制御トランジスタと、
    　　前記リセット信号が与えられる制御端子と、前記第２出力ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する非出力制御トランジスタと、
    　　制御端子と、前記第１ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第１の第１ノード安定化トランジスタと、
    　　前記第１の第１ノード安定化トランジスタの制御端子に接続された第２ノードと、
    　　前記第１ノードの電位がオフレベルで維持されるべき期間に前記第２ノードの電位をオンレベルで維持するための第２ノードターンオン用トランジスタと、
    　　前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２ノードターンオフ用トランジスタと、
    　　前記第２ノードに接続された制御端子と、前記第２出力ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２出力ノード安定化トランジスタと
    を更に含み、
    　各単位回路には、先行する段の単位回路の第２出力ノードから出力された第２出力信号が前記セット信号として与えられ、
    　各単位回路には、後段の単位回路の第２出力ノードから出力された第２出力信号が前記リセット信号として与えられ、
    　前記第１出力ノード安定化トランジスタの制御端子は、前記第２ノードに接続され、
    　前記非選択制御トランジスタの制御端子には、前記リセット信号が与えられ、
    　前記第１ノードターンオフ用トランジスタは、前記リセット信号が与えられる制御端子と、前記第１ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有することを特徴とする、請求項２に記載の走査信号線駆動回路。
  4. 　前記選択制御トランジスタの第１導通端子には、前記複数のクロック信号のうち前記出力制御トランジスタの第１導通端子に与えられるクロック信号と同じクロック信号が与えられ、
    　前記複数のクロック信号の電圧レベルは、前記選択レベル電圧の電圧レベルと前記非選択レベル電圧の電圧レベルとの間で変化することを特徴とする、請求項３に記載の走査信号線駆動回路。
  5. 　前記選択制御トランジスタの第１導通端子には、前記選択レベル電圧として直流電圧が与えられることを特徴とする、請求項３に記載の走査信号線駆動回路。
  6. 　各単位回路は、前記シフトレジスタにおけるシフト動作の開始を指示するスタートパルス信号に基づいて前記第２ノードの電位をオンレベルに向けて変化させるための第２ノード初期充電用トランジスタを更に含むことを特徴とする、請求項５に記載の走査信号線駆動回路。
  7. 　前記複数のクロック信号の電圧レベルは、前記選択レベル電圧の電圧レベルと前記非選択レベル電圧の電圧レベルとの間で変化し、
    　各単位回路は、後段の単位回路の第２出力ノードから出力される第２出力信号のうち前記出力制御トランジスタの第１導通端子に与えられるクロック信号の電圧レベルが前記選択レベル電圧の電圧レベルに変化することによって前記第２ノードの電位がオフレベルからオンレベルに変化する時にオンレベルで維持されている第２出力信号が与えられる制御端子と、前記第１ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２の第１ノード安定化トランジスタを更に含むことを特徴とする、請求項５に記載の走査信号線駆動回路。
  8. 　各単位回路は、前記リセット信号が与えられる制御端子と、前記第２ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２ノード安定化トランジスタを更に含むことを特徴とする、請求項５に記載の走査信号線駆動回路。
  9. 　前記第１出力ノード安定化トランジスタおよび前記非選択制御トランジスタは、ｎチャネル型の薄膜トランジスタであって、
    　前記選択レベル電圧の電圧レベルは、前記第１の非選択レベル電圧の電圧レベルよりも高く、
    　前記第１の非選択レベル電圧の電圧レベルは、前記第２の非選択レベル電圧の電圧レベルよりも高いことを特徴とする、請求項１に記載の走査信号線駆動回路。
  10. 　請求項１に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。
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