CN1885378A - 选通驱动器 - Google Patents

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Abstract

选通驱动器。在包括依次输出经移相的信号的多个级在内的选通驱动器中，所述多个级中的每一级包括：第一控制器，用于响应于第一扫描信号和第二扫描信号来控制第一节点；第二控制器，用于响应于第一扫描信号和第一节点处的电压来控制第二和第三节点；以及输出单元，用于响应于第一、第二和第三节点处的电压选择性地输出多个时钟信号之一和第一电源电压，其中对彼此不同的第二和第三电源电压进行切换以供应给第二和第三节点。

Description

选通驱动器
技术领域
本发明涉及显示设备，更具体地，涉及用于显示设备的选通驱动器。
背景技术
已经对诸如液晶显示器(LCD)或有机电致发光(EL)显示设备的可以通过驱动以有源矩阵形式排列的多个像素来显示图像的显示设备积极地进行了研究。具体地，在LCD设备中，通过将与图像信息相关的数据信号提供给以有源矩阵形式排列的多个像素并且对液晶层的透光率进行控制来显示图像。
LCD包括具有以矩阵排列的多个像素的液晶板，以及用于驱动该液晶板的驱动电路。在该液晶板中，选通线与数据线相互交叉。选通线与数据线的交叉限定了多个像素区。在各像素区中提供开关薄膜晶体管(TFT)以及与TFT电连接的像素电极。TFT具有与多条选通线中的一条连接的栅极、与多条数据线中的一条连接的源极以及与该像素电极连接的漏极。
驱动电路包括：用于对选通线提供扫描信号(如选通信号)的选通驱动器；用于对数据线提供视频信号的数据驱动器。选通驱动器将扫描信号依次提供给这些选通线，以选择要在水平周期中驱动的一行像素。数据驱动器将视频信号提供给所选择的数据线。
通过根据像素电极与公共电极之间的电场调整液晶层的透光率，将图像显示在LCD板上。所施加的电场取决于施加给各像素的视频信号。由此，显示出与提供给各像素的视频信号对应的图像。
利用内置选通驱动器和/或数据驱动器来开发LCD，以降低生产成本。例如，在形成TFT时，与TFT的制造过程同时地形成选通驱动器。此外，可以与LCD制造过程同时地制造数据驱动器。
图1示出了根据现有技术的LCD的选通驱动器的框图。参照图1，选通驱动器包括用于分别提供扫描信号Vg1到Vn的多个级ST1到STn。此外，数据驱动器可以包括多个级。将级ST1到STn以级联方式电连接到输入线路，该输入线路将起始脉冲SP提供到第一级ST1。由此，对第一级提供起始脉冲SP。还将多个级ST1到STn中的每一个电连接到四个四相时钟信号C1到C4中的三个。此外，将多个级ST1到STn的输出端子电连接到选通线GL1到GLn，以将扫描信号Vg1到Vgn分别提供给选通线GL1到GLn。此外，将来自多个级ST1到STN中的每一级的扫描信号(Vg1到Vgn之一)提供给下一级。例如，将来自级ST1的扫描信号Vg1提供给级ST2；将来自级ST2的扫描信号Vg2提供给级ST3；等等。
图2是图1所示的多个级的电路图。参照图2，第一级ST1电连接到第一、第三和第四时钟信号C1、C3和C4。第一级ST1包括：用于响应于起始脉冲SP和第四时钟信号C4对同相(non-inverting)节点Q进行控制的第一控制器11；用于响应于第三时钟信号C3和起始脉冲SP对反相节点QB进行控制的第二控制器13；以及用于响应于同相节点Q和反相节点QB而选择性地输出第一时钟信号C1和第一电源电压VSS之一的输出单元15。
第一控制器11包括作为二极管连接在起始脉冲SP与第二晶体管T2之间的第一晶体管T1。第二晶体管T2提供从作为二极管连接的晶体管T1到同相节点Q的电通路。第三晶体管T3提供从同相节点Q到电压源VSS的电通路。第二晶体管T2由施加给T2的栅极的第四时钟信号C4所控制。从而第二晶体管T2对与输出晶体管T6的栅极电连接的节点Q处的电压进行控制。由此，第二晶体管T2对输出单元15中的输出晶体管T6进行控制。从而，第一控制器11经由同相节点Q对输出单元15的输出晶体管T6进行控制。输出晶体管T6接收第一时钟信号C1，作为输入。因此，将第一时钟信号C1作为第一扫描信号Vg1提供给选通线GL1。
第二控制器13包括以第二电源电压VDD作为输入的第四晶体管T4。第四晶体管由施加给第四晶体管的栅极的第三时钟信号C3所控制。第四晶体管T4的输出电连接到反相节点QB。第二控制器13还包括第五晶体管T5，第五晶体管T5的栅极电连接到起始脉冲SP。第五晶体管T5在反相节点QB与电源VVS之间提供电通路。由此，第二控制器13响应于起始脉冲SP和第三时钟信号C3，通过第四晶体管T4和第五晶体管T5对反相节点QB处的电压进行控制。
第二控制器13通过反相节点QB对输出单元15的第七晶体管T7进行控制，以使得将第一电源电压VSS作为第一扫描信号Vg1提供给选通线GL1。输出单元15包括：第六晶体管T6，用于响应于同相节点Q处的电压对要提供给选通线GL1的第一时钟信号C1进行切换；以及第七晶体管T7，用于响应于反相节点QB处的电压，选择性地将第一电源电压VSS提供给选通线GL1。
此外，第一控制器11还包括连接在同相节点Q、反相节点QB与第一电源电压VSS的输入线之间的第三晶体管T3。第三晶体管T3以双模方式与第七晶体管T7一起运行，并且对反相节点QB进行控制。
图3是图1所例示的多个级的电压波形。如图3所例示的，通过将时钟信号的相位依次延迟一个时钟周期，来产生四相时钟信号C1到C4。使用四相时钟信号C1到C4中的三个时钟信号，多个级ST1到ST4中的每一级使起始脉冲SP移相一个时钟周期，并且将经移相的起始脉冲输出为与各级中的每一级对应的扫描信号。例如，多个级ST1到STn被提供了具有依次延迟的相位的三个时钟信号C1、C3和C4。使用所输入的时钟信号，多个级ST1到STn依次对起始脉冲SP进行移相，以产生扫描信号Vg1到Vgn。
如图1所例示的，多个级ST1到STn以级联方式连接，以对起始脉冲的输入线路进行移相，由此对于选通线GL产生扫描信号。具体地，第一级ST1被提供有起始脉冲SP，并且第二到第n级ST2到STn被分别提供有它们先前级ST1到STn-1的扫描信号。
第一级ST1接收第一、第三和第四时钟信号C1、C3和C4，将它们的相位依次延迟一个时钟周期。第四时钟信号C4的相位与起始脉冲SP同步。起始脉冲SP和第一到第四时钟脉冲C1到C4具有在-5V到20V之间的范围内摆动的电压。也就是说，第一到第四时钟信号C1到C4具有脉冲形式的-5V的低电压部分以及20V的高电压部分。下面，将-5V的低电压部分称为逻辑低电压，而将20V的高电压部分称为逻辑高电压。此外，第一电源电压VSS具有负电压(-5V)，而第二电源电压VDD具有正电压(20V)。下面将参照这些波形对第一级ST1的操作进行说明。
在T1时段期间，当将起始脉冲SP和第四时钟信号C4同时设置为高逻辑电平时，第一和第二晶体管T1和T2导通，从而将同相节点Q充电至大约20V。由此，具有与同相节点Q连接的栅极的第六晶体管T6逐渐导通。此外，通过高逻辑电平的起始脉冲SP使第五晶体管T5导通，以使得将经由第一电源电压VSS的输入线路提供的-5V被充至同相节点QB。因此，使栅极连接到反相节点QB的第三晶体管T3和第七晶体管T7截止。结果，经由导通的第六晶体管T6将第一时钟信号C1的低电压(-5V)供应给第一级ST1的第一选通线GL1，以使得选通线GL1被充电至逻辑低电压(-5V)。
在T2时段期间，起始脉冲SP和第四时钟信号C4被设置为低逻辑电平，并且第一时钟信号C1被设置为高逻辑电平。在这种情况下，由于形成在第六晶体管的栅极与源极之间的内部电容Cgs的影响发生自举现象(bootstrapping phenomenon)。由此，将大约40V的电压充至同相节点Q，从而同相节点Q被完美地设为高逻辑电平。因为第一晶体管T1到第三晶体管T3都截止所以可能发生自举现象，由此同相节点Q处于漂浮(floating)状态。因此，第六晶体管T6完美地导通，从而第一时钟信号C1的逻辑高压(20V)被迅速充至与第一级ST1连接的第一选通线GL1。由此，将第一选通线GL1充至20V的高逻辑电平。
在T3时段期间，第一时钟信号C1被设置为低逻辑电平，而第二时钟信号C2被设置为高逻辑电平。同相节点Q处的电压降低至大约20V，第一时钟信号C1的逻辑低电压(-5V)被经由导通的第六晶体管T6充至第一级ST1的第一选通线GL1。
在T4时段期间，将第三时钟信号C3设置为高逻辑电平，并且第四晶体管T4导通。将20V的第二电源电压VDD充至反相节点QB，从而第三晶体管T3和第七晶体管T7导通。因此，将经由导通的第三晶体管T3而充至同相节点Q的大约20V的高电压变为-5V的逻辑低电压，并且将从第一电源电压VSS的输入线路提供的-5V的逻辑低压充至第一选通线GL1，从而在第一选通线GL1处出现低逻辑电平的扫描信号。该状态被保持，直到在下一帧中再次提供起始脉冲SP和第四时钟信号。也就是说，在第四、第一和第二时钟信号C4、C1和C2的多个周期中，经由第六晶体管T6输出逻辑高电压，并且同相节点Q保持逻辑低电压，直到在从提供第三时钟信号C3的时间点起的下一帧中提供了起始脉冲SP和第四时钟信号。此外，将逻辑高电压施加给同相节点QB。从而，对于一帧的大部分时间，在反相节点QB中保持逻辑高压。如果选通驱动器长时间在该状态下运行，则其栅极与反相节点QB连接的第七晶体管T7劣化。由此，晶体管的特性劣化。在严重的情况下，在晶体管中出现致命损伤，以使得晶体管无法运行。在这种情况下，图像被较差地显示，导致图像质量的劣化。
第二级ST2具有与第一级ST1相同的结构。然而，第二级ST2通过使用相位比在第一级ST1中使用的时钟信号相差一个时钟周期的时钟(如，C1、C2、C4)以及第一级ST1的第一扫描信号Vg1，以与第一级ST1的操作的相同的方式运行。供应给第二级ST2的第一扫描信号Vg1的目的与供应给第一级ST1的起始脉冲SP的目的相同。结果，第二级ST2输出与第一级ST1相比移相一个时钟周期的高逻辑电平的第二扫描信号Vg2。
第二级ST2到第n级STn按照与上述第一级ST1相同的方式运行。因此，第二扫描信号Vg2到第n扫描信号Vgn被输出到对应的第二选通线GL2到第n选通线GLn。第二扫描信号Vg2到第n扫描信号Vgn是通过依次将逻辑高脉冲移相其宽度而产生的。
因此，在一个帧期间，产生扫描信号Vg1到Vgn，这些扫描信号具有通过连接到选通线GL1到GLn的多个级ST1到STn而移相的逻辑高脉冲。以每帧为单位重复这些处理。
在如上构造的选通驱动器中，在一个帧周期(16.67ms)期间将高逻辑电平的扫描信号Vg1到Vgn提供到各选通线所需的时间(20μs)被极大缩短。相反地，在一个帧周期的大部分时间(90％或更高)中，各选通线GL1到GLn提供低逻辑电平(-5V)的扫描信号Vg1到Vgn。此时，当提供低逻辑电平的扫描信号Vg1到Vgn时，在第七晶体管T7的栅极处保持逻辑高电压。即，必须将逻辑高压保持在第七晶体管T7的栅极，以对于每一帧的大部分时间保持选通线GL处的逻辑低电压。因此，由于上述处理的重复，应力电压积累在第七晶体管中，导致劣化。
如图4所例示的，在每帧中，应力电压积累并增大。通常，LCD在其屏幕上显示图像至少数年或数十年。然而，所积累的应力电压导致劣化。由于劣化，第七晶体管T7的阈值电压增大或减小，产生了移动。因而，设备性能劣化并且第七晶体管T7的操作未被正确控制。因此，该设备显示低质量的较差图像。此外，LCD的寿命缩短。
发明内容
因此，本发明旨在一种基本上克服了由于现有技术的局限性和不足导致的一个或更多个问题的选通驱动器。
本发明的目的是提供一种选通驱动器，其通过防止级的劣化来提供改进的图像质量和延长的寿命。
本发明的其他优点、目的和特征可以部分地在以下说明中提出，部分地通过对于以下的检验而对于本领域技术人员变得显而易见，或者可以通过本发明的实践而习得。本发明的目的和其他优点将通过在所写说明书及其权利要求以及附图中所具体指出的结构来实现和获得。
为了实现这些目的和其他优点并且根据本发明的目的，如在此具体实施和广泛描述的，在一种包括依次输出经移相的信号的多个级在内的选通驱动器中，这些级中的每一级包括：第一控制器，用于响应于第一扫描信号和第二扫描信号对第一节点进行控制；第二控制器，用于响应于第一扫描信号和第一节点处的电压对第二节点和第三节点进行控制；以及输出单元，用于响应于第一、第二和第三节点处的电压，选择性地输出多个时钟信号以及第一电源电压中的一个，其中对彼此不同的第二和第三电源电压进行切换以供应给第二和第三节点。
在另一方面，在包括依次输出经移相的信号的多个级在内的选通驱动器中，所述多个级中的每一级包括：第一控制器，用于响应于来自先前级的输出信号和来自次后级的输出信号对第一节点进行控制；第二控制器，用于响应于来自先前级的输出信号和第一节点处的电压对第二节点和第三节点进行控制；以及输出单元，用于响应于第一、第二和第三节点处的电压，选择性地输出多个时钟信号以及第一电源电压中的一个，其中对彼此不同的第二和第三电源电压进行切换以供应给第二和第三节点。
在另一方面，在包括依次输出经移相的信号的多个级在内的选通驱动器中，所述多个级中的每一级包括：用于设置所述多个级中的各级的第一控制器，该第一控制器响应于来自先前级的先前输出信号以及来自次后级的次后输出信号，并且在第一时间时段期间在所述多个级中的各级的第一节点处施加第一高逻辑电平，并且在该第一时间时段期间在所述多个级中的各级的第二节点和第三节点处施加逻辑低信号；第二控制器，用于在第二时间段期间保持第二和第三节点处的逻辑低信号，并且响应于第一扫描信号和第一节点处的第一高逻辑电平，施加第二高逻辑电平；以及输出单元，在第二时间段期间输出多个时钟信号中的一个。
在另一方面，一种驱动栅极的方法，该栅极包括依次输出经移相的信号的多个级，该方法包括：使用来自先前级的输出信号和来自次后级的输出信号，对所述多个级中的每一级中的第一节点进行控制；使用来自先前级的输出信号和第一节点处的电压，对第二和第三节点进行控制；使用第一、第二和第三节点处的电压，选择性地输出多个时钟信号以及第一电源电压中的一个；以及切换彼此不同的第二和第三电源电压，以供应给第二和第三节点。
应当理解，本发明的以上总体说明和以下详细说明都是示例性和说明性的，并且旨在提供所要求保护的本发明的进一步说明。
附图说明
附图被包括以提供对本发明的进一步说明，并且被并入并构成本申请的一部分，附图示出了本发明的实施例并与说明书一起用于解释本发明的原理。在这些附图中：
图1示出了根据现有技术的LCD的选通驱动器的框图；
图2是图1所例示的多个级的电路图；
图3是用于图1所例示的多个级的电压波形；
图4是在图1的多个级中所积累的应力电压的曲线图，示出了所积累的应力电压以帧为单位增大；
图5是根据本发明实施例的LCD设备的示例选通驱动器的框图；
图6示出了用于驱动图5的选通驱动器的信号的波形；
图7示出了图5的选通驱动器的一级的示例电路图；
图8示出了用于驱动图7所示的该级的示例电压波形；
图9A和9B所示的曲线图例示了在图7所示的该级中的示例积累应力(stress)电压；
图10是根据本发明另一实施例的选通驱动器的一级的电路图；
图11是根据本发明另一实施例的LCD设备的示例选通驱动器的框图；
图12是根据本发明另一实施例的选通驱动器的一级的电路图；以及
图13是根据本发明另一实施例的选通驱动器的一级的电路图。
具体实施方式
下面将具体对本发明的优选实施例进行说明，其示例在附图中示出。只要可能，在所有附图中使用相同标号来指代相同或相似部分。
图5是根据本发明实施例的LCD设备的示例选通驱动器的框图。参照图5，选通驱动器包括多个级ST1到STn。这些级ST1到STn级联地连接到起始脉冲SP的输入线。这些级ST1到STn中的每一个还连接到两个两相时钟信号C1和C2中的一个。由此，在本发明的实施例中，只有一个时钟信号被输入到各级，不同于对于各级输入了两个或更多个时钟信号的现有技术选通驱动器。此外，虽然本实施例是针对所描述的两相时钟信号而描述的，但是可以使用其他结构的时钟信号，例如具有三相或更多相的时钟信号。
在图5所示的两相时钟信号的情况下，第一时钟信号C1和第二时钟信号C2的相位依次延迟了一个时钟周期。例如，可以以第一时钟C1、第二时钟信号C2、第一时钟信号C1和第二时钟信号C2的顺序依次将这些信号设为逻辑高。
通过起始脉冲SP或者先前级的输出信号对多个级ST1到STn中的每一级进行设置，并且利用次后级的输出信号对该级进行复位。由此，利用起始脉冲SP或者先前级的输出信号对多个级ST1到STn中的每一级进行设置，并且该级将第一时钟信号C1和第二时钟信号C2中的一个输出为扫描信号，并且通过次后级的输出信号对该级进行复位。先前级可以是紧挨的前一级。该先前级还可以是除了该紧挨的前一级之外的一在前级。类似地，次后级可以为紧挨的下一级。次后级还可以是除了该紧挨的下一级之外的一在后级。
图6示出了用于驱动图5的选通驱动器的信号的示例波形。参照图6，当通过起始脉冲SP设置了第一级ST1，并且输入了第一时钟信号C1时，第一级ST1将第一时钟信号C1输出为第一扫描信号Vg1。类似地，通过第一扫描脉冲Vg1设置了第二级ST1。随后，第二级ST2将第二时钟信号C2输出为第二扫描信号Vg2。
其剩余的多个级ST3到STn以类似方式操作。具体地，将第一级ST1的第一扫描信号Vg1提供为下一级ST2的起始脉冲。将第二级ST2的第二扫描信号Vg2提供为下一级ST3的起始脉冲。类似地，剩余多个级ST4到STn被提供了它们的前一级的扫描信号作为起始脉冲，并且它们产生具有逻辑高脉冲的扫描信号，该逻辑高脉冲的相位被移相了一个时钟。
图7示出了图5的选通驱动器的一级的示例电路图。参照图7，第一级ST1包括：第一控制器21，用于响应于起始脉冲SP和第二级ST2的第二扫描信号Vg2来对同相节点Q进行控制；第二控制器23，用于响应于起始脉冲SP以及同相节点Q处的电压，对第一反相节点QBO和第二反相节点QBE进行控制；以及输出单元25，用于响应于同相节点Q处的电压以及第一反相节点QBO和第二反相节点QBE的电压将第一时钟信号C1和第一电源电压VSS中的一个输出到相应的选通线GL1。
第一控制器21响应于同相节点Q处的电压，对输出单元25的晶体管T13进行控制，并且当扫描信号Vg1具有高电平时对第一选通线GL1提供第一时钟信号C1。为此，第一控制器21由第一晶体管T1到第四晶体管T4构成。第一晶体管T1具有接收起始脉冲SP的栅极以及接收第二电源电压VDD的源极。此外，第一晶体管T1具有连接到同相节点Q的漏极。第二晶体管T2具有连接到第一反相节点QBO的栅极、连接到同相节点Q的源极，以及连接到第一电源电压VSS的输入线的漏极。第三晶体管T3具有连接到第二反相节点QBE的栅极、连接到同相节点Q的源极，以及连接到第一电源电压VSS的输入线的漏极。第四晶体管T4具有接收下一级ST2的第二扫描信号Vg2的栅极、连接到同相节点Q的源极，以及连接到第一电源电压VSS的输入线的漏极。
当第一晶体管T1响应于起始脉冲SP而导通时，第二电源电压VDD被供应给同相节点Q。相反，当第二晶体管T2通过第一反相节点QBO处的高压而导通时，第一电源电压VSS被供应给同相节点Q。类似地，当第三晶体管T3通过第二反相节点QBE处的高电压而导通时，将第一电源电压VSS供应给同相节点Q。此外，当下一级ST2的第二扫描信号Vg2处于高逻辑电平(即，高电压)时，第四晶体管T4将第一电源电压VSS供应给同相节点Q。
由此，当起始脉冲SP被设为高逻辑电平时，将同相节点Q充电至第二电源电压VDD。相反，当将下一级ST2的第一反相节点QBO、第二反相节点QBE以及第二扫描信号Vg2中的一个设为高逻辑电平时，进行放电操作以使得同相节点Q被设为第一电源电压。
第二控制器23使得输出单元25的晶体管T14和T15能够响应于第一反相节点QBO和第二反相节点QBE的电压，对第一电源电压VSS进行切换以供应给第一选通线GL1，从而在第一选通线GL1处选择性地出现低逻辑电平的扫描信号Vg1。为此，第二控制器23由晶体管T5到T12构成。第五晶体管T5具有共同连接到第三电源电压VDD1的输入线的栅极和源极，以及连接到第一反相节点QBO的漏极。第六晶体管T6具有共同连接到第四电源电压VDD2的输入线的栅极和源极，以及连接到第二反相节点QBE的漏极。第七晶体管T7具有接收起始脉冲SP的栅极、连接到第一反相节点QBO的源极以及连接到第一电源电压VSS的输入线的漏极。第八晶体管T8具有接收起始脉冲SP的栅极、连接到第二反相节点QBE的源极，以及连接到第一电源电压VSS的漏极。第九晶体管T9具有连接到同相节点Q的栅极、连接到第一反相节点QBO的源极，以及连接到第一电源电压VSS的输入线的漏极。第十晶体管T10具有连接到同相节点Q的栅极、连接到第二反相节点QBE的源极，以及连接到第一电源电压VSS的漏极。第十一晶体管T11具有连接到同相节点Q的栅极、连接到第三电源电压VDD1的输入线的源极，以及连接到第一电源电压VSS的输入线的漏极。第十二晶体管T12具有连接到同相节点Q的栅极、连接到第四电源电压VDD2的输入线的源极，以及连接到第一电源电压VSS的输入线的漏极。
通过第三电源电压VDD1与第一电源电压VSS之间的电压差对第五晶体管T5加电。类似地，通过第四电源电压VDD2与第一电源电压VSS之间的电压差对第六晶体管T6加电。在这种情况下，通过VDD1与第一电源VSS之间的电压差对晶体管T11加电。类似地，通过VDD2与第一电源VSS之间的电压差对晶体管T12加电。通过施加在同相节点Q处的电压对第十一晶体管T11和第十二晶体管T12进行控制。因此，当同相节点Q处的电压为高逻辑电平时，第十一晶体管T11和第十二晶体管T12被导通，以使得第一电源电压VSS被供应给第五晶体管T5和第六晶体管T6。第五晶体管T5可以被第三电源电压VDD1与第一电源电压VSS之间的差所控制，并且第六晶体管T6可以被第四电源电压VSS2与第一电源电压VSS之间的差所控制。
第七晶体管T7和第八晶体管T8响应于起始脉冲SP而导通，从而将第一电源电压VSS供应给第一反相节点QBO和第二反相节点QBE。第九晶体管T9和第十晶体管T10响应于同相节点Q的高电压(即，高逻辑电平)而导通，从而将第一电源电压VSS供应给第一反相节点QBO和第二反相节点QBE。
当起始脉冲是高逻辑电平时，通过第七晶体管T7和第九晶体管T9的第一电源电压VSS被供应给第一反相节点QBO，同时，通过第五晶体管T5的第三电源电压VDD1被供应给该节点。因此，在第一反相节点QBO处出现由于这些所供应的电压之和而产生的逻辑低信号。类似地，通过第八晶体管T8和第十晶体管T10的第一电源电压VSS被供应给第二反相节点QBE，同时，通过第六晶体管T6的第四电源电压VDD2被供应给该节点。因此，在第二反相节点QBE处出现由于这些供应的电压之和而产生的逻辑低信号。
当下一级的第二扫描信号Vg2处于高逻辑电平，并且起始脉冲SP处于低逻辑电平时，通过第四晶体管T4的第一电源电压VSS被供应给同相节点Q，从而在同相节点Q处出现逻辑低信号。第十一晶体管T11响应于同相节点Q的逻辑低信号而截止，从而第三电源电压VDD1通过第五晶体管T5并且被供应给第一反相节点QBO。类似地，第十二晶体管T12响应于同相节点Q的逻辑低信号而截止，从而通过第六晶体管T6的第四电源电压VDD2被供应给第二反相节点QBE。
输出单元25响应于同相节点Q的电压、第一反相节点QBO的电压以及第二反相节点QBE的电压，选择第一时钟信号C1和第一电源电压VSS中的一个，并且将其作为扫描信号Vg1输出到第一选通线GL1。为此，输出单元25由晶体管T13到T15构成。第十三晶体管T13具有连接到同相节点Q的栅极、连接到第一时钟信号C1的源极，以及连接到第一选通线GL1的漏极。第十四晶体管T14具有连接到第一反相节点QBO的栅极、与第十三晶体管T13的漏极和第一选通线GL1之间的接触点连接的源极，以及接收第一电源电压VSS的漏极。第十五晶体管T15具有连接到第二反相节点QBE的漏极、与第十三晶体管T13的漏极和第一选通线GL1之间的接触点连接的源极，以及连接到第一电源电压VSS的输入线的漏极。
通过同相节点Q的高电压(即，高逻辑信号)使第十三晶体管13导通，从而将第一时钟信号C1作为扫描信号Vg1输出到第一选通线GL1。通过第一反相节点QBO的高电压(即，高逻辑信号)使第十四晶体管T14导通，从而将第一电源电压VSS作为扫描信号Vg1输出到第一选通线GL1。当在第二反相节点QBE处出现高电压(即，高逻辑信号)时第十五晶体管T15导通，从而将第一电源电压VSS作为扫描信号Vg1输出到第一选通线GL1。
图8示出了用于驱动图7所示的该级的示例电压波形。参照图8，第一电源电压VSS保持恒定的低逻辑电平，而第三电源电压VDD1和第四电源电压VDD2针对第一电源电压VSS，以预定的多个周期(例如，在每n个帧之后)改变它们的极性。例如，当反相周期是一个帧时，第三电源电压VDD1在奇数帧中高于第一电源电压VSS，而在偶数帧中低于第一电源电压VSS。相反，第四电源电压VDD2在奇数帧中低于第一电源电压VSS，而在偶数帧中高于第一电源电压VSS。因此，第三电源电压VDD1在奇数帧中保持高逻辑电平，而在偶数帧中保持低逻辑电平，并且第四电源电压VDD2在奇数帧中保持低逻辑电平，而在偶数帧中保持高逻辑电平。
起始脉冲SP以及第一和第二时钟信号C1和C2在高逻辑电平时为大约20V，而在低逻辑电平时为-5V。此外，第二电源电压VDD恒定地保持在高逻辑电平。此外，第三电源电压VDD1或第四电源电压VDD2都处于低逻辑电平时的低电平电压等于或小于第一电源电压VSS。
当反相周期是一帧时，第三电源电压VDD1和第四电源电压VDD2可以如下进行变化。在奇数帧，第三电源电压VSS具有20V的逻辑高电压，该电压高于第一电源电压VSS，而第四电源电压VDD2具有-20V的逻辑低电压，该电压低于第一电源电压VSS。在偶数帧，第三电源电压VDD1具有-20V的逻辑低电压，该电压低于第一电源电压VSS，而第四电源电压VDD2具有20V的逻辑高电压，该电压高于第一电源电压VSS。
此外，第三电源电压VDD1具有与预定的多个周期无关的DC电压，而第四电源电压VDD2可以预定的多个周期来反相，或者反之。
下面将参照这些波形对多个级的操作进行说明。在第一时段t1中，对起始脉冲SP施加高电平，通过该起始脉冲使第一晶体管T1导通，从而将高逻辑电平的第二电源电压VDD充到同相节点Q。此外，通过起始脉冲SP使第七晶体管T7和第八晶体管T8导通，从而将第一电源电压供应给第一反相节点QBO和第二反相节点QBE。第九晶体管T9和第十晶体管T10响应于在同相节点Q处施加的高逻辑信号而导通，从而将第一电源电压VSS供应给第一反相节点QBO和第二反相节点QBE。此外，第十一晶体管T11和第十二晶体管T12响应于在同相节点Q处施加的高逻辑信号(即，第二电源电压VDD)而导通，从而将第一电源电压VSS供应给第五晶体管T5的栅极和第六晶体管T6的栅极。因此，第五晶体管T5和第六晶体管T6截止，由此中断了将第三电源电压VDD1和第四电源电压VDD2供应给第一反相节点QBO和第二反相节点QBE。
因此，在第一时段t1期间，将高逻辑电平的第二电源电压VDD充至同相节点Q，并且在第一反相节点QBO和第二反相节点QBE处出现与逻辑低信号对应的第一电源电压VSS。因此，通过起始脉冲SP设置第一级ST1。
在第二时段t2中，即，当施加高逻辑电平的第一时钟信号C1时，起始脉冲SP为低逻辑电平。因此，第一晶体管T1、第七晶体管T7和第八晶体管T8截止，并且第一时钟信号C1被输入第十三晶体管T13的源极。由于同相节点Q具有漂浮状态，所以保持了先前的高逻辑电平的第二电源电压VDD。类似地，第一反相节点QBO和第二反相节点QBE还保持先前的状态。在这种情况下，由于在第十三晶体管T13的源极与漏极之间形成的内部电容Cgs的影响发生了自举现象，由此，同相节点Q处的高逻辑信号自举到大约40V。由于第一晶体管T1到第四晶体管T4都截止，所以可能发生自举现象，由此同相节点Q处于漂浮状态。第十三晶体管T13响应于在自举的同相节点Q处的高逻辑信号，在不使20V的第一时钟信号C1衰减的情况下，输出第一扫描信号Vg1到第一选通线GL1。此时，通过高逻辑电平的第一扫描信号Vg1设置下一级ST2。
在第三时段t3中，即，当施加了低逻辑电平的第二时钟信号C1，并且从下一级ST2输出高逻辑电平的第二扫描信号Vg2(未示出)时，第一级ST1被复位。高逻辑电平的第二扫描信号Vg2对连接到下一级(即，第二级ST2)的输出端子的选通线GL2进行充电。此外，将第二扫描信号Vg2输入至第一级ST1的第四晶体管T4。响应于从下一级ST2输出的高逻辑电平的扫描信号Vg2，第四晶体管导通。因此，同相节点Q处的高逻辑信号(即，高电压)被放电，从而，在同相节点Q处出现与逻辑低信号的第一电源电压VSS对应的逻辑低信号。由于第九晶体管T9到第十二晶体管T12响应于同相节点Q的逻辑低信号而截止，所以第三电源电压VDD1被经过第五晶体管T5供应给第一反相节点QBO。此外，将第四电源电压VDD2经过第六晶体管T6供应给第二反相节点QBE。换言之，在第一反相节点QBO和第二反相节点QBE之一处出现高逻辑信号，而在同相节点Q处出现逻辑低信号。因此，通过第十四晶体管T14和第十五晶体管T15中的一个对选通线GL1处的高逻辑电平的第一扫描信号Vg1进行放电，从而将该晶体管复位为具有与第一电源电压VSS对应的低逻辑电平。保持这种状态，直到在下一级提供起始脉冲SP。
在这种情况下，第一时段t1和第二时段t2可以被定义为活动间隔(active interval)，而包括第三时段t3的到下一帧的间隔可以被定义为非活动间隔。
可以以预定的多个间隔对第三电源电压VDD1和第四电源电压VDD2进行反相。假设反相周期为一个帧，则第三电源电压VDD1和第四电源电压VDD2可以如下来进行变化。在奇数帧中，第三电源电压VDD1保持逻辑高状态，而第四电源电压VDD2保持逻辑低状态。在偶数帧中，第三电源电压VDD1保持逻辑低状态，而第四电源电压VDD2保持逻辑高状态。逻辑低状态所具有的电压电平等于或低于第一电源电压VSS。
在这种情况下，在奇数帧的非活动间隔期间，将高逻辑电平的第三电源电压VDD1供应给第一反相节点QBO，而将低逻辑电平的第四电源电压VDD2供应给第二反相节点QBE。在偶数帧的非活动间隔期间，将低逻辑电平的第三电源电压VDD1供应给第一反相节点QBO，而将高逻辑电平的第四电源电压VDD2供应给第二反相节点QBE。
当选通驱动器以这种方式以每帧为单位进行操作时，逻辑高电压和逻辑低电压被交替供应给第一反相节点QBO和第二反相节点QBE。由于逻辑高电压和逻辑低电压被交替供应给第一方向节点QBO和第二反相节点QBE，所以可以防止应力电压积累在输出单元的第十四晶体管T14的栅极和第十五晶体管T15的栅极处。结果，可以基本上防止出现劣化。因此，连接到第一反相节点QBO和第二反相节点QBE的第十四晶体管T14和第十五晶体管T15稳定操作，由此改进了图像质量并延长了寿命。
图9A和9B是例示了图7所示的该级中所积累的应力电压的示例性曲线图。从图9A可以看出，在第一帧期间，使在第一反相节点QBO处所积累的应力电压增大了高逻辑电平的第三电源电压VDD1，而在第二帧期间减小了低逻辑电平的第三电源电压VDD1。从而，在第一反相节点QBO处积累的应力电压在第三帧和第四帧中分别增大和减小。通过在每帧中重复这些过程，所积累的应力电压的平均值变为“0”。
从图9B可以看出，在第一帧期间，在第二反相节点QBE处所积累的应力电压减小了低逻辑电平的第四电源电压VDD2，而在第二帧期间增大了高逻辑电平的第四电源电压VDD2。从而，在第二反相节点QBE处所积累的应力电压被放电，由此增大。随后，在第二反相节点QBE处所积累的应力电压再次分别在第三帧和第四帧期间增大和减小。通过以每帧为单位重复这些过程，所积累的应力电压的平均值变为“0”。由于在第一反相节点QBO和第二反相节点QBE处所积累的应力电压变为“0”，所以与第一反相节点QBO和第二反相节点QBE连接的第十四晶体管T14和第十五晶体管T15不会劣化。
图10是根据本发明另一实施例的选通驱动器的一级的电路图。图10所示的电路图是基于图7的示例修改级。由于该经修改的级的操作波形与图8所示的类似，所以将参照图8进行具体说明。此外，图10的与图7的对应部分类似的部分将不再说明。
参照图10，本发明的该级包括第一控制器31、第二控制器33和输出单元35。第一控制器31由第一晶体管T1到第四晶体管T4构成。由于第一控制器31具有与第一实施例基本相同的功能，所以将省略具体说明。输出单元35由第十三晶体管T13到第十五晶体管T15构成。为此，将省略关于输出单元35的详细说明。
第二控制器33由第五晶体管T5到第十二晶体管T12构成。如果需要，第二控制器33可以还包括第十六晶体管T16到第十七晶体管T17。由于第十六晶体管T16和第十七晶体管T17受控于下一级的扫描信号Vg2，所以第三电源电压VDD1和第四电源电压VDD2可以被快速地供应给第一反相节点QBO和第二反相节点QBE。稍后将对它们进行具体说明。由于第五晶体管T5到第十晶体管T10的功能与第一实施例的相同，所以将省略其具体说明。
第十六晶体管T16具有接收来自下一级ST2的扫描信号Vg2的栅极，与第三电源电压VDD1相连接的源极，以及与第一反相节点QBO相连的漏极。第十七晶体管T17具有接收来自下一级ST2的扫描信号Vg2的栅极、接收第四电源电压VDD2的源极，以及连接到第二反相节点QBE的漏极。
此外，第二控制器33可以包括第十八晶体管T18和第十九晶体管T19。第十八晶体管T18具有与第三电源电压VDD1相连的栅极、与第二反相节点QBE相连的源极，以及接收第一电源电压VSS的漏极。第十九晶体管T19具有与第四电源电压VDD2的输入线连接的栅极、与第一反相节点QBO连接的源极，以及与第一电源电压VSS的输入线连接的漏极。
在第一时间段t1期间，使第一晶体管T1、第七晶体管T7以及第八晶体管T8导通，从而第二电源电压VDD被供应给同相节点Q，同时第一电源电压VSS被供应给第一反相节点QBO和第二反相节点QBE。此外，通过在同相节点Q处施加的第二电源电压VDD使第九晶体管T9和第十晶体管T10导通，从而第一电源电压VSS被供应给第一反相节点QBO和第二反相节点QBE。此外，第五晶体管T5、第六晶体管T6、第十八晶体管T18和第十九晶体管T19的导通/截止由第三电源电压VDD1和第四电源电压VDD2的电压状态确定。
如图8所例示的，以每帧为单位对第三电源电压VDD1和第四电源电压VDD2进行反相。例如，当第三电源电压VDD1高于第一电源电压VSS，并且第四电源电压VDD2低于第一电源电压VSS时，通过第三电源电压VDD1使第五晶体管T5和第十八晶体管T18导通，同时使第六晶体管T6和第十九晶体管T19不导通。因此，将第三电源电压VDD1只供应给第一反相节点QBO，而将第一电源电压VSS经由第十八晶体管T18而供应给第二反相节点QBE。相反，当第三电源电压VDD1低于第一电源电压VSS，而第四电源电压VDD2高于第一电源电压VSS时，第六晶体管T6和第十九晶体管T19导通。由此，将第四电源电压VDD2供应给第二反相节点QBE，并且将第一电源电压VSS经由第十九晶体管T19而供应给第一反相节点QBO。
因此，在第一时段t1期间，将同相节点Q充电至高逻辑电平的第二电源电压VDD，而将第一反相节点QBO和第二反相节点QBE放电至低逻辑电平的第一电源电压VSS。结果，通过起始脉冲SP对第一级ST1进行设置。
在第二时段t2期间，使第一晶体管T1到第四晶体管T4截止，从而同相节点Q处于漂浮状态。因此，同相节点Q保持高逻辑电平的第二电源电压VDD，而第一反相节点QBO和第二反相节点QBE也保持先前的状态。此外，由于在第十三晶体管T13的栅极与源极之间形成的内部电容Cgs的影响，出现了自举现象。因此，同相节点Q被充电至大约40V，从而高逻辑电平的第一时钟信号C1被输出为第一扫描信号Vg1。这时，通过高逻辑电平的第一扫描信号Vg1对第二级ST2进行设置。
在第三时段t3期间，第四晶体管T4响应于从下一级ST2输出的第二扫描信号Vg2而导通，从而高逻辑电平的同相节点Q被充电至低逻辑电平的第一电源电压VSS。通过同相节点Q处的逻辑低电压使第九晶体管T9和第十晶体管T10截止。此外，将高于第一电源电压VSS的第三电源电压VDD1供应给第一反相节点QBO，并且将低于第一电源电压VSS的第四电源电压VDD2供应给第二反相节点QBE。同时，响应于下一级ST2的扫描信号Vg2，第十六晶体管T16和第十七晶体管T17导通。因此，高于第一电源电压VSS的第三电源电压VDD1被经由第十六晶体管T16供应给第一反相节点QBO。低于第一电源电压VSS的第四电源电压被经由第十七晶体管T17供应给第二反相节点QBE。因此，通过晶体管T16到T19更快地对第一反相节点QBO和第二反相节点QBE进行充电和放电。
根据本发明的实施例，通过添加一些晶体管T16、T17、T18和T19，更快地对第一反相节点QBO和第二反相节点QBE进行充电和放电，由此防止由于积累的应力电压而产生的劣化。
图11是根据本发明另一实施例的用于LCD设备的示例选通驱动器的框图。图11的选通驱动器与图5的选通驱动器类似，但是多个级ST1到STn响应于两个两相时钟信号C1和C2。通过起始脉冲SP或者先前级的输出信号对多个级ST1到STn中的各级进行设置，并且通过次后级的输出信号对该级进行复位。由此，通过起始脉冲SP或者先前级的输出信号、或者与第一时钟信号C1和第二时钟信号C2之一同步地对多个级ST1到STn中的各级进行设置，并且将第一时钟信号C1和第二时钟信号C2中的一个作为扫描信号输出。此外，通过次后级的输出信号、或者与第二时钟信号C2和第一时钟信号C1之一同步地对多个级ST1到STn中的各级进行复位。先前级可以为紧挨的前一级。先前级也可以是除了紧挨的前一级以外的在前级。类似地，次后级可以是紧挨的下一级。次后级也可以是除了紧挨的下一级之外的在后级。
图12是根据本发明另一实施例的选通驱动器的一级的电路图。图12详细例示了图11所示的第一级ST1。图12所示的实施例与图7所示的实施例类似，但是包括第二十晶体管T20。第二十晶体管T20被将要输出的第一时钟信号C1之前的第二时钟信号C2(例如，在三相时钟的情况下为第三时钟信号C3)控制。即，第二十晶体管T20具有与第二时钟信号C2连接的栅极、与第四电源电压VDD连接的源极，以及与第一晶体管T1的源极连接的漏极。
在这种情况下，第二时钟信号C2与起始脉冲SP同步。即，当起始脉冲SP是高逻辑电平时，第二时钟信号C2也变成高逻辑电平。因此，当起始脉冲SP和第二时钟信号C2处于高逻辑电平时，第二十晶体管T20和第一晶体管T1导通，从而第四电源电压VDD被供应给同相节点Q。使用至少三相的时钟，并且将这些时钟中的两个作为时钟信号输入到各级。
通过添加第二十晶体管T20，可以无需考虑起始脉冲SP而防止将第四电源电压VDD供应给同相节点Q。
根据本发明的实施例，可以通过三相时钟信号C1到C3或者通过四相时钟信号C1到C4来驱动选通驱动器。从而，第二十晶体管T20可以响应于第三时钟信号C3或者第四时钟信号C4。将在处于逻辑高电压的第一时钟信号C1之前将多个三相时钟信号中的第三时钟信号C3以及多个四相时钟信号中的第四时钟信号C4使能。
图13是根据本发明另一实施例的选通驱动器的电路图。图13详细例示了图11所示的第一级ST1。图13与图7类似，但是包括第二十一晶体管T21。第二十一晶体管T21被将要输出的第一时钟信号C1之后的第二时钟信号C2所控制。即，第二十一晶体管T21具有与第二时钟信号C2相连的栅极、与第一电源电压VSS相连的源极，以及与同相节点Q相连的漏极。
利用第二时钟信号C2从下一级ST2输出扫描信号Vg2。因此，第二时钟信号C2与下一级ST2的扫描信号Vg2同步。因此，当第二时钟信号C2和下一级ST2的扫描信号Vg2处于高逻辑电平时，第二十一晶体管T21和第四晶体管T4导通，从而第一电源电压VSS被供应给同相节点Q。
通过添加第二十一晶体管T21，可以无需考虑从下一级ST2输出的扫描信号Vg2而防止第一电源电压VSS被供应给同相节点Q。
此外，虽然选通驱动器接收三相时钟信号C1到C3或者四相时钟信号C1到C4，第二十一晶体管T21响应于三相时钟信号C1到C3或者四相时钟信号C1到C4的第二时钟信号C2，这是因为第二时钟信号C2在处于逻辑高电压的第一时钟信号C1之后被使能。
根据本发明的实施例，使用了至少三相的多个时钟，并且将这些时钟中的两个作为时钟信号输入到各级。
如上所述，通过将周期性的反相电压供应给对各级中的低逻辑电平的扫描信号进行控制的两个晶体管，可以防止劣化，并且可以实现更稳定的操作。从而，本发明的实施例可以提供改进的图像质量以及延迟的寿命。
根据本发明实施例的多个级可以被应用于有机EL以及LCD。
对于本领域技术人员，显然可以在本发明中进行各种修改和变型。由此，本发明旨在覆盖本发明的修改和变型，只要这些修改和变型落入所附权利要求及其等价物的范围之内。

Claims (36)

1、一种选通驱动器，包括依次输出经移相的信号的多个级，所述多个级中的每一级包括：
第一控制器，用于响应于第一扫描信号和第二扫描信号对第一节点进行控制；
第二控制器，用于响应于第一扫描信号和第一节点处的电压对第二节点和第三节点进行控制；以及
输出单元，用于响应于第一、第二和第三节点处的电压，选择性地输出多个时钟信号以及第一电源电压中的一个，
其中对彼此不同的第二和第三电源电压进行切换，以供应给第二和第三节点。
2、根据权利要求1所述的选通驱动器，其中所述第一扫描信号包括来自次后级的扫描信号，所述第二扫描信号包括来自先前级的扫描信号。
3、根据权利要求1所述的选通驱动器，其中所述第一扫描信号包括来自次后级的扫描信号，所述第二扫描信号包括外部提供的信号。
4、一种选通驱动器，包括依次输出经移相的信号的多个级，所述多个级中的每一级包括：
第一控制器，用于响应于来自先前级的输出信号和来自次后级的输出信号对第一节点进行控制；
第二控制器，用于响应于于来自先前级的输出信号和第一节点处的电压对第二节点和第三节点进行控制；以及
输出单元，用于响应于第一、第二和第三节点处的电压，选择性地输出多个时钟信号以及第一电源电压中的一个，
其中对彼此不同的第二和第三电源电压进行切换，以供应给第二和第三节点。
5、根据权利要求4所述的选通驱动器，其中第一控制器包括：
第一晶体管，用于响应于来自先前级的输出信号将第四电源电压供应给第一节点；
第二晶体管，用于响应于第二节点处的电压将第一电源电压供应给第一节点；
第三晶体管，用于响应于第三节点处的电压将第一电源电压供应给第一节点；以及
第四晶体管，用于响应于次后级的输出信号将第一电源电压供应给第一节点。
6、根据权利要求5所述的选通驱动器，其中第一控制器还包括与第一晶体管相连的第五晶体管，以响应于比多个时钟信号中的所述一个超前的第二时钟，将第四电源电压供应给第一节点。
7、根据权利要求5所述的选通驱动器，其中第一控制器还包括与第四晶体管相连的第五晶体管，以响应于比多个时钟信号中的所述一个滞后的第二时钟信号，将第一电源电压供应给第一节点。
8、根据权利要求4所述的选通驱动器，其中第二控制器包括：
第一晶体管，用于将第二电源电压供应给第二节点；
第二晶体管，用于将第三电源电压供应给第三节点；
第三晶体管，用于响应于先前级的输出信号，将第一电源电压供应给第二节点；
第四晶体管，用于响应于先前级的输出信号，将第一电源电压供应给第三节点；
第五晶体管，用于响应于第一节点处的电压，将第一电源电压供应给第二节点；以及
第六晶体管，用于响应于第一节点处的电压，将第一电源电压供应给第三节点。
9、根据权利要求8所述的选通驱动器，其中第二控制器还包括：
第七晶体管，将第一电源电压供应给用于控制第一晶体管的第一节点；以及
第八晶体管，响应于用于控制第二晶体管的第一节点处的电压，供应第一电源电压。
10、根据权利要求9所述的选通驱动器，其中第一晶体管被第二电源电压与流经第七晶体管的第一电源电压之间的差所控制。
11、根据权利要求9所述的选通驱动器，其中第二晶体管由从第二晶体管输入的第三电源电压与流经第八晶体管的第一电源电压之间的差所控制。
12、根据权利要求8所述的选通驱动器，其中第二控制器还包括：
第七晶体管，响应于第二节点处的电压，将第一电源电压供应给第三节点；
第八晶体管，响应于第三节点处的电压，将第一晶体管电压供应给第二节点；
第九晶体管，响应于次后级的输出信号，将第二电源电压供应给第二节点；以及
第十晶体管，响应于次后级的输出信号，将第三电源电压供应给第三节点。
13、根据权利要求8所述的选通驱动器，其中第二控制器还包括：
第七晶体管，响应于来自第二电源的电压，将第一电源电压供应给第三节点；
第八晶体管，响应于来自第三电源的电压，将第一电源电压供应给第二节点；
第九晶体管，响应于次后级的输出信号，将第二电源电压供应给第二节点；以及
第十晶体管，响应于次后级的输出信号，将第三电源电压供应给第三节点。
14、根据权利要求12所述的选通驱动器，其中第二和第三节点中的一个通过第七到第十晶体管的控制而被快速放电。
15、根据权利要求4所述的选通驱动器，其中输出单元包括：
第一晶体管，用于响应于第一节点处的电压输出多个时钟信号中的所述一个；
第二晶体管，用于响应于第二节点处的电压输出第一电源电压；以及
第三晶体管，用于响应于第三节点处的电压输出第一电源电压。
16、根据权利要求4所述的选通驱动器，其中第二和第三电源电压以n个帧的周期被切换，其中n为正整数。
17、根据权利要求7所述的选通驱动器，其中至少两相的多个时钟信号中只有一个时钟信号被输入各级。
18、根据权利要求4所述的选通驱动器，其中第二和第三电源电压中的每一个在高电压与低电压之间振荡，并且第二和第三电源电压的各自的电压相对于彼此处于相反的相位。
19、根据权利要求18所述的选通驱动器，其中低压低于或等于第一电源的电压。
20、根据权利要求18所述的选通驱动器，其中高压高于第一电源的电压。
21、一种选通驱动器，包括依次输出经移相的信号的多个级，所述多个级中的各级包括：
第一控制器，用于对所述多个级中的各级进行设置，该第一控制器响应于来自先前级的先前输出信号以及来自次后级的次后输出信号，并且在第一时间时段期间在所述多个级中的各级的第一节点处提供第一高逻辑电平，并且在该第一时间时段期间在所述多个级中的各级的第二节点和第三节点处施加逻辑低信号；
第二控制器，用于在第二时间段期间保持第二和第三节点处的逻辑低信号，并且响应于第一扫描信号和第一节点处的第一高逻辑电平，施加第二高逻辑电平；以及
输出单元，在第二时间段期间输出多个时钟信号中的一个。
22、根据权利要求21所述的选通驱动器，其中输出单元包括用于在第三时间段期间对输出单元进行放电的至少一个切换部件。
23、根据权利要求21所述的选通驱动器，其中第二高逻辑电平高于第一高逻辑电平。
24、一种驱动栅极的方法，该栅极包括依次输出经移相的信号的多个级，该方法包括：
使用来自先前级的输出信号和来自次后级的输出信号，对所述多个级中的每一级中的第一节点进行控制；
使用来自先前级的输出信号和第一节点处的电压，对第二和第三节点进行控制；
使用第一、第二和第三节点处的电压，选择性地输出多个时钟信号以及第一电源电压中的一个；以及
切换彼此不同的第二和第三电源电压，以供应给第二和第三节点。
25、一种选通驱动器，包括用于依次输出经移相的信号的多个级以及用于控制这些级的第一控制器，所述多个级中的每一级包括：
输出单元，使得可以响应于第一、第二和第三节点处的电压输出逻辑高信号和逻辑低信号中的一个；以及
第二控制器，响应于第一扫描信号和第二扫描信号，使得第一节点按照与第二和第三节点相反的方式被激活，并且
所述第一控制器使得所述多个级中的每一级中的第二和第三节点能够在选通驱动器的至少一个顺序输出周期中被交替激活。
26、根据权利要求25所述的选通驱动器，其中第一扫描信号包括来自次后级的扫描信号，并且第二扫描信号包括来自先前级的扫描信号。
27、根据权利要求25所述的选通驱动器，其中第一扫描信号包括来自次后级的扫描信号，并且第二扫描信号包括外部提供的信号。
28、根据权利要求25所述的选通驱动器，其中第一控制器分别对第二和第三节点供应各自具有彼此相反的相位的第一和第二交替信号。
29、根据权利要求28所述的选通驱动器，其中第一控制器包括：
第一方向元件，用于使第一交替信号的第一电压分量被施加给所述多个级中每一级中的第二节点；以及
第二方向元件，用于使第二交替信号的第一电压分量被施加给所述多个级中每一级中的第三节点。
30、根据权利要求29所述的选通驱动器，其中第一电压分量包括高电平电压。
31、一种对包括依次输出经移相的信号的多个级在内的选通驱动器进行驱动的方法，包括：
通过来自先前级的输出信号和来自次后级的输出信号对所述多个级中每一级中的第一到第三节点进行控制，以使得第一节点按照与第二和第三节点相反的方式被激活，以及
使得所述多个级中每一级中的第二和第三节点在选通驱动器的至少一个序列输出周期中被交替激活。
32、根据权利要求31所述的方法，其中第一扫描信号包括来自次后级的扫描信号，并且第二扫描信号包括来自先前级的扫描信号。
33、根据权利要求31所述的方法，其中第一扫描信号包括来自先前级的扫描信号，第二扫描信号包括外部提供的信号。
34、根据权利要求31所述的方法，其中通过分别对第二和第三节点供应各自具有彼此相反的相位的第一和第二交替信号，来进行使第二和第三节点的交替激活。
35、根据权利要求34所述的方法，其中第一和第二交替信号的供应包括：
使第一交替信号的第一电压分量能够被施加给所述多个级中每一级中的第二节点；以及
使得第二交替信号的第一电压分量能够被施加给所述多个级中每一级中的第三节点。
36、根据权利要求35所述的方法，其中第一电压分量具有高电平电压。
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