CN110619849A - 显示装置 - Google Patents

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Abstract

本申请涉及显示装置，显示装置包括发光元件。第一晶体管将驱动电流传输到发光元件。第二晶体管连接到第一晶体管的第一电极以传输数据信号。第三晶体管具有连接到第一晶体管的第二电极的第一电极。辅助晶体管连接在第三晶体管的第二电极和第一晶体管的栅电极之间，以将数据信号传输到第一晶体管的栅电极。第一晶体管、第二晶体管及辅助晶体管中的每一个是第一类型晶体管，并且第三晶体管是与第一类型晶体管不同的第二类型晶体管。

Description

显示装置
相关申请的交叉引用
本申请要求于2018年6月19日提交的第10-2018-0070129号韩国专利申请和2019年5月28日提交的第10-2019-0062730号韩国专利申请的优先权和权益，上述韩国专利申请出于所有目的通过引用结合于此，如同在本文中完全阐述一样。
技术领域
本发明的示例性实施例大体上涉及显示装置，并且更具体地，涉及具有像素的有机发光显示器，每一个像素包括P-沟道金属氧化物半导体场效应晶体管(PMOS晶体管)和N-沟道金属-氧化物半导体场效应晶体管(NMOS晶体管)。
背景技术
随着多媒体的发展，显示装置变得越来越重要。相应地，正在使用各种类型的显示装置，诸如液晶显示装置和包括自发光元件的显示装置。在它们中，包括自发光元件的显示装置使用自发光元件显示图像。包括自发光元件的显示装置包括向自发光元件提供驱动电流的多个晶体管。
P-沟道金属氧化物半导体场效应晶体管(PMOS晶体管)广泛用作显示装置的晶体管。然而，正在进行研究使用N-沟道金属氧化物半导体场效应晶体管(NMOS晶体管)或同时使用PMOS晶体管和NMOS晶体管。
PMOS晶体管和NMOS晶体管具有彼此不同的特性。根据寄生电容，它们在反冲电压方向(正或负)上也不同。因此，如果将一些或所有PMOS晶体管变为NMOS晶体管，可改变反冲电压特性。
在背景技术部分中公开的上述信息仅用于理解本发明构思的背景，并且因此，它可能包含不构成现有技术的信息。
发明内容
根据本发明示例性实施例构造的器件能够提供一种防止晶体管的栅极电压被反冲而降低的显示器件。
本发明构思的附加特征将在下面的描述中阐述，并且部分地将从描述中显而易见，或者可以通过本发明构思的实践来习得。
根据示例性实施例，显示装置包括发光元件。第一晶体管将驱动电流传输到发光元件。第二晶体管连接到第一晶体管的第一电极以传输数据信号。第三晶体管具有连接到第一晶体管的第二电极的第一电极。辅助晶体管连接在第三晶体管的第二电极和第一晶体管的栅电极之间，以将数据信号传输到第一晶体管的栅电极。第一晶体管、第二晶体管和辅助晶体管中的每一个是第一类型晶体管，并且第三晶体管是与第一类型晶体管不同的第二类型晶体管。
第一类型晶体管可以是P-沟道金属氧化物半导体场效应晶体管(PMOS晶体管)，第二类型晶体管可以是N-沟道金属氧化物半导体场效应晶体管(NMOS晶体管)。
第一类型晶体管可以是顶栅晶体管，其中栅电极布置在半导体层上方，并且第二类型晶体管可以是底栅晶体管，其中栅电极布置在半导体层下方。
第一类型晶体管可以包括氧化物半导体，并且第二类型晶体管可以包括多晶硅。
显示装置还可包括第四晶体管，连接在第一晶体管的栅电极和初始化电压线之间。这里，第四晶体管可以是第二类型晶体管。
显示装置还可包括：第五晶体管，连接在第一晶体管的第一电极和第一电源电压布线之间；第六晶体管，连接在第一晶体管的第二电极和发光元件的第一电极之间；第七晶体管，连接在发光元件的第一电极和初始化电压线之间；以及存储电容器，形成在第一晶体管的第一电极和第一电源电压布线之间。这里，第五晶体管、第六晶体管和第七晶体管中的每一个可以是第一类型晶体管。
显示装置还可包括第一扫描线和第二扫描线。这里，第二晶体管的栅电极可以连接到第一扫描线，辅助晶体管的栅电极可以连接到第一扫描线，并且第三晶体管的栅电极可以连接到第二扫描线。
第二晶体管和辅助晶体管可以响应于通过第一扫描线提供的第一扫描信号在第一时段中导通，并且第三晶体管可以响应于通过第二条扫描线提供的第二扫描信号在第一时段中导通。
第二晶体管和辅助晶体管可以响应于通过第一扫描线提供的第一扫描信号在第一时段中导通，第三晶体管可以响应于通过第二扫描信号提供的第二扫描信号在第二时段中导通，并且第二时段可以大于第一时段并且包括第一时段。
第二扫描信号可以在第二时段中具有导通电压电平，并且第二扫描信号的第二时段可以与前一时间点的第二扫描信号的第二时段部分地重叠。
在平面图中，第二扫描线可以基于第一晶体管布置在第一方向上，并且可以在垂直于第一方向的第二方向上延伸，第一扫描线可以基于第二扫描线布置在第一方向上并且可以与第二扫描线平行，第三晶体管可以与第二扫描线部分地重叠，并且辅助晶体管可以部分地与第一扫描线重叠。
第三晶体管可以具有在第一方向上延伸的沟道，辅助晶体管可以具有在第一方向上延伸的沟道，并且辅助晶体管的沟道可以排列在与第三晶体管的沟道延伸的线不同的线上。
显示装置还可包括在第二方向上延伸的数据图案。这里，数据图案的一端可以形成第三晶体管的电极，并且数据图案可以通过第一接触孔连接到第三晶体管的电极。
第一绝缘层可以布置在第三晶体管上，第一扫描线和第三晶体管的栅电极可以布置在第一绝缘层上，并且第二扫描线可以布置在与布置有第一扫描线的层不同的层上。
显示装置还可包括：第四晶体管，连接在第一晶体管的栅电极和初始化电压线之间；第五晶体管，连接在第一晶体管的第一电极和第一电源电压布线之间；第六晶体管，连接在第一晶体管的第二电极和发光元件的第一电极之间；第七晶体管，连接在发光元件的阴极电极和初始化电压线之间；以及存储电容器，形成在第一晶体管的第一电极和第一电源电压布线之间。这里，第四晶体管和第七晶体管中的每一个可以是第二类型晶体管，并且第五晶体管和第六晶体管中的每一个可以是第一类型晶体管。
显示装置还可以包括发射控制信号线，连接到第五晶体管至第七晶体管中的每一个的栅电极。这里，第五晶体管和第六晶体管可以在第三时段中响应于通过发射控制信号线提供的发射控制信号而导通，并且第七晶体管可以在第三时段中响应于发射控制信号而关断。
发光元件可以是量子点发光元件。
根据另一示例性实施例，显示装置包括发光元件。第一晶体管将驱动电流传输到发光元件。第二晶体管连接到第一晶体管的第一电极以传输数据信号。第三晶体管连接在第一晶体管的第二电极和第一晶体管的栅电极之间，以将数据信号传输到第一晶体管的栅电极。这里，第三晶体管可以包括具有不同沟道类型并且彼此串联连接的第一子晶体管和第二子晶体管。
第一子晶体管可以是PMOS晶体管，第二子晶体管可以是NMOS晶体管。
第一子晶体管可以是顶栅晶体管，其中栅电极布置在半导体层上方，并且第二子晶体管可以是底栅晶体管，其中栅电极布置在半导体层下方。
第一子晶体管可以包括氧化物半导体，并且第二子晶体管可以包括多晶硅。
发光元件可以是量子点发光元件。
因此，根据示例性实施例的显示装置能够有效地防止第一晶体管的栅极电压被反冲而下降，却不对布局进行显著修改。
应理解，前面的一般性描述和以下的详细描述都是示例性和说明性的，并且旨在提供对本发明的要求保护的进一步说明。
附图说明
附图被包括以对本发明提供进一步理解的说明，并且被并入并构成本说明书的一部分，附图示出了本发明的示例性实施例并且与描述一起用于解释本发明构思。
图1是根据示例性实施例的显示装置的框图。
图2是包括在图1的显示装置中的像素的电路图。
图3A、图3B和图3C是提供到图2的像素的信号的波形图。
图4是图2的像素的布局图。
图5是包括在图4的像素中的下半导体层的平面图。
图6是包括在图4的像素中的第四导电层和第五导电层的彼此重叠的平面图。
图7是沿图4的A-A’线和B-B’线截取的截面图。
图8是根据示例性实施例的沿着图4的A-A’线和B-B’线截取的另一像素的截面图。
图9是根据示例性实施例的像素的电路图。
具体实施方式
在下面的描述中，出于解释的目的，阐述了许多具体细节以提供对本发明的各种示例性实施例或实现方式的透彻理解。如本文中所使用的“实施例”和“实现方式”为可互换的词，它们是采用本文中所公开的本发明构思中的一种或更多种装置或方法的非限制性示例。然而，显而易见的是，各种示例性实施例可在没有这些具体细节的情况下或者用一个或更多个等同布置来实践。在其它实例中，公知的结构和装置以框图形式示出以避免不必要地混淆各种示例性实施例。另外，各种示例性实施例可为不同的，但不必是排他的。例如，在不背离本发明构思的情况下，示例性实施例的具体形状、配置和特性可使用或实施在另一示例性实施例中。
除非另有说明，否则所示出的实施例应被理解为提供能够在实践中实现本发明构思的一些方式的不同细节的示例性特征。因此，除非另有说明，否则各种实施例的特征、部件、模块、层、膜、面板、区和/或方面等(在下文中单独称为或统称为“元件”)可在不背离本发明构思的情况下以其它方式组合、分离、互换和/或重新布置。
通常提供在附图中使用交叉影线和/或阴影以阐明相邻元件之间的边界。由此，除非另有说明，否则无论交叉影线或阴影的存在与否都不会传达或表明对特定材料、材料属性、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、特征、属性等的任何偏好或要求。此外，在附图中，出于清楚和/或描述的目的，元件的尺寸和相对尺寸可被夸大。当示例性实施例可以不同地实现时，可与所描述的顺序不同地执行具体工艺顺序。例如，两个连续描述的工艺可基本上同时执行或者以与描述的顺序相反的顺序执行。并且，相同的附图标记表示相同的元件。
当诸如层的元件被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，其可直接在另一元件或层上、连接到或联接到另一元件或层，或者可存在有中间元件或层。然而，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，则不存在中间元件或层。为此，术语“连接”可指示在具有或不具有中间元件的情况下的物理的、电气的和/或流体的连接。此外，D1-轴、D2-轴和D3-轴不限于直角坐标系的三个轴(诸如x-轴、y-轴和z-轴)，并且可在更广泛的含义上解释。例如，D1-轴、D2-轴和D3-轴可彼此垂直，或者可表示彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“选自由X、Y和Z构成的集群中的至少一个”可被解释为仅X、仅Y、仅Z，或者X、Y和Z中的两个或更多个的任何组合，诸如，例如XYZ、XYY、YZ和ZZ。如本文中所使用的，术语“和/或”包括相关所列项目中的一个或更多个的任何和所有组合。
尽管术语“第一”、“第二”等可在本文中用于描述各种类型的元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元件与另一元件区分开。因此，在不背离本公开的教导的情况下，下面讨论的第一元件可被称为第二元件。
空间相对术语诸如“下面(beneath)”、“下方(below)”、“下(lower)”、“上方(above)”、“上(upper)”、“越过(over)”、“更高(higher)”、“侧(side)”(例如，如在“侧壁(sidewall)中”)等可在本文中出于描述性目的使用，并且因此，用于描述如图中所示的一个元件与另一个元件或另外多个元件的关系。除了图中描绘的取向之外，空间相对术语还旨在涵盖设备在使用、操作和/或制造中的不同取向。例如，如果图中的设备被翻转，则被描述为在其它元件或特征“下方”或“下面”的元件将随后被取向为在其它元件或特征“上方”。因此，示例性术语“下方”可包含上方和下方的取向这两者。再者，设备可以其它方式取向(例如，旋转90度或在其它取向)，并由此，本文中使用的空间相对于所描述的词语得以相应的解释。
本文中所使用的术语是出于描述特定实施例的目的，而不旨在限制。除非上下文另有明确说明，否则如本文中所使用的单数形式“一(a)”、“一(an)”和“该(the)”也旨在包括复数形式。此外，当术语“包括(comprise)”、“包括有(comprising)”、“包含(include)”和/或“包含有(including)”在本说明书中使用时指示所陈述的特征、整体、步骤、操作、元件、部件和/或其集群的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、部件和/或其集群的存在或添加。还注意，如本文中所使用的，术语“基本上(substantially)”、“约(about)”以及相似术语用作近似的术语而不是程度的术语，并且由此，用于考虑本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
本文中参考截面图和/或分解图描述了各种示例性实施例，这些截面图和/或分解图是理想化的示例性实施例和/或中间结构的示意图。由此，可以预期由于例如制造技术和/或公差导致的图示形状的变化。因此，本文公开的示例性实施例不应当必然地限于区的特定图示形状，而是包括由例如制造导致的形状偏差。以这种方式，附图中所示的区本质上可以是示意性的，并且这些区的形状可以不反映装置的区的实际形状，由此，不必然地意图在限制。
如本领域中惯常的，在功能块、单元和/或模块方面，在附图中示出并描述了一些示例性实施例。本领域技术人员将理解，这些块、单元和/或模块通过电子(或光学)电路(诸如可使用基于半导体的制造技术或其它制造技术形成的逻辑电路、分立部件、微处理器、硬连线电路、存储器元件、布线连接等)物理地实现。在由微处理器或其它相似硬件实现的块、单元和/或模块的情况下，可使用软件(例如微代码)对它们进行编程和控制，以执行本文中所讨论的各种功能，并且可选择由固件和/或软件来驱动。还预期到每一个块、单元和/或模块可由专用硬件实现，或者实现为执行一些功能的专用硬件与执行其它功能的处理器(例如，一个或更多个编程的微处理器和相关联的电路)的组合。而且，在不背离本发明构思的范围的情况下，一些示例性实施例的每一个块、单元和/或模块可在物理地分离成两个或更多个交互和分立的块、单元和/或模块。此外，在不背离本发明构思的范围的情况下，一些示例性实施例的块、单元和/或模块可物理地组合成更复杂的块、单元和/或模块。
除非另有定义，否则本文中所使用的所有术语(包括技术和科学术语)具有与本公开所属技术领域的普通技术人员通常理解的含义相同的含义。除非在本文中明确地这样定义，否则诸如常用词典中定义的那些术语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不应以理想化或过于正式的含义来解释。
图1是根据示例性实施例的显示装置1的框图。
参照图1，显示装置1可以包括显示单元10、扫描驱动器20、数据驱动器30、发射驱动器40和控制器50，显示单元10包括像素PX(或参考像素或单位像素)。
显示装置1(或显示单元10)包括扫描线SL11至SL1n、SL21至SL2n、SL31至SL3n和SL41至SL4n(其中n是2或更大的整数)、数据线DL1至DLm(其中m是2或更大的整数)和发射控制线EL1至ELn。像素PX可以布置在扫描线(SL11至SL1n、SL21至SL2n、SL31至SL3n和SL41至SL4n)(其中n是2或更大的整数)、数据线(DL1至DLm)(其中m是2或更大的整数)以及发射控制线(EL1至ELn)的交叉处。像素PX可以以矩阵形式排列。
扫描线SL11至SL1n、SL21至SL2n、SL31至SL3n和SL41至SL4n可以在行方向上延伸。发射控制线EL1至ELn可以在行方向上延伸。数据线DL1至DLm可以在列方向上延伸。在不脱离本发明构思的范围的情况下，可以颠倒行方向和列方向。
另外，显示装置1可以包括初始化电压布线(或初始化电压供给线)、第一电源电压布线(或第一电源电压供给线)和第二电源电压布线(或第二电源电压供给线)。
初始化电压布线是用于向像素PX供给初始化电压VINT的布线，并且每一个初始化电压布线可以在每行中分支以在行方向上延伸。第一电源电压布线是用于将第一电源电压ELVDD供给到像素PX的布线，并且每一个布线可以在每列中分支以在列方向上延伸。第二电源电压布线是用于将与第一电源电压ELVDD不同的第二电源电压ELVSS供给到像素PX的布线，并且可以以网状形态排列。然而，本公开不限于上述情况，并且初始化电压布线的延伸方向和第一电源电压布线的延伸方向可以不同地改变。
像素PX中的每一个可以连接到四个扫描线、一个数据线、一个发射控制线、一个初始化电压布线和一个第一电源电压布线。例如，定位在第一行(或第一像素行)和第一列(或第一像素列)中的像素PX(下文中，称为第11像素)可以连接到第一扫描线SL11、第二扫描线SL21、第三扫描线SL31和第四扫描线SL41、第一数据线DL1、第一发射控制线EL1、一个初始化电压布线和一个第一电源电压布线。
扫描驱动器20可以生成第一扫描信号至第四扫描信号，并且通过扫描线SL11至SL1n、SL21至SL2n、SL31至SL3n和SL41至SL4n将第一扫描信号至第四扫描信号提供到像素PX。稍后将参考图2描述第一扫描信号至第四扫描信号。
数据驱动器30可以通过数据线DL1至DLm将数据信号提供到像素PX。例如，当通过第一扫描线SL11将第一扫描信号提供到第一行和第一列中的像素PX(即，第11像素)时，可以将数据信号提供到第11像素。
发射驱动器40可以生成发射控制信号，并通过发射控制线EL1至ELn将发射控制信号提供到像素PX。发射驱动器40(或显示装置1)可以基于发射控制信号调整像素PX的发射时间。虽然发射驱动器40被示出为独立于扫描驱动器20而单独地实现，但本公开不限于这种情况。例如，发射驱动器40可以整体地包括在扫描驱动器20中。作为另一示例，取决于像素PX的电路配置，可以省略发射驱动器40。
控制器50可以将从外部(或者诸如应用处理器的外部设备)接收的图像信号R、G和B转换为图像数据信号DR、DG和DB，并且可以将图像数据信号DR、DG和DB传输到数据驱动器30。另外，控制器50可以接收垂直同步信号Vsync、水平同步信号Hsync和时钟信号MCLK，生成用于控制扫描驱动器20、数据驱动器30和发射驱动器40的操作(或驱动)的控制信号，并分别将控制信号传输到扫描驱动器20、数据驱动器30和发射驱动器40。这里，控制信号可以包括用于控制扫描驱动器20的扫描驱动控制信号SCS、用于控制数据驱动器30的数据驱动控制信号DCS以及用于控制发射驱动器40的发光驱动控制信号ECS。
显示装置1还可以包括电源单元(未示出)。电源单元可以生成第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT，并分别通过第一电源电压布线、第二电源电压布线和初始化电压布线将第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT提供到像素PX。第一电源电压ELVDD可以是预定的高电平电压，并且第二电源电压ELVSS可以是预定的低电平电压。第二电源电压ELVSS的电压电平可以低于第一电源电压ELVDD的电压电平。电源单元可以实现为外部电压源。
根据通过数据线DL1至DLm中的一个接收的数据信号，像素PX中的每一个可以基于供给到有机发光元件的驱动电流发射特定亮度的光。
图2是包括在图1的显示装置1中的像素PX的电路图。
参照图2，像素PX可包括发光元件EL、第一晶体管T1至第八晶体管T8以及存储电容器CST。可以将数据信号DATA、第一扫描信号GW_P、第二扫描信号GW_N、第三扫描信号GI和第四扫描信号GB提供到像素PX。这里，第三扫描信号GI可以与先前时间点或前一行的第二扫描信号GW_N相同。例如，提供到第n行中的像素PX的第三扫描信号GI[n]可以与提供到第(n-1)行中的像素PX的第二扫描信号GW_N[n-1]相同。类似地，第四扫描信号GB可以与先前时间点或前一行的第一扫描信号GW_P相同。例如，提供到第n行中的像素PX的第四扫描信号GB[n]可以与提供到第(n-1)行的像素PX的第一扫描信号GW_P[n-1]相同。
第一晶体管T1至第八晶体管T8中的每一个可以包括第一电极、第二电极和栅电极。第一电极和第二电极中的一个可以是源电极，并且第一电极和第二电极中的另一个可以是漏电极。
第一晶体管T1至第八晶体管T8中的每一个可以是薄膜晶体管。第一晶体管T1至第八晶体管T8中的每一个可以是P-沟道金属氧化物半导体场效应晶体管(PMOS晶体管)或N-沟道金属氧化物半导体场效应晶体管(NMOS晶体管)。
在示例性实施例中，第一晶体管T1、第二晶体管T2和第五晶体管T5至第八晶体管T8中的每一个可以是PMOS晶体管，并且第三晶体管T3和第四晶体管T4中的每一个可以是NMOS晶体管。与PMOS晶体管相比，NMOS晶体管具有相对良好的关断特性。当第三晶体管T3和第四晶体管T4中的每一个是NMOS晶体管时，可以减少发光元件EL的发射时段中的驱动电流Id的泄漏。
现在将详细描述像素PX的每一个元件。
首先，发光元件EL可包括阳极和阴极。发光元件EL的阳极可以连接到第五节点N5，并且发光元件EL的阴极可以连接到用于第二电源电压ELVSS的第二电源电压布线。
第一晶体管T1(或驱动晶体管)可以包括连接到第一节点N1的第一电极、连接到第二节点N2的第二电极以及连接到第四节点N4的栅电极。第一晶体管T1可以基于第四节点N4的电压(或存储在稍后将描述的存储电容器CST中的数据电压)将驱动电流Id提供到发光元件EL。
第二晶体管T2(或开关晶体管)可以包括连接到数据线(或接收数据信号DATA)的第一电极、连接到第一节点N1的第二电极以及连接到第一扫描线(例如，图1中所示的第一扫描线SL11)或接收第一扫描信号GW_P的栅电极。第二晶体管T2可以响应于第一扫描信号GW_P而导通，并且可以将数据信号DATA传输到第一节点N1。
第三晶体管T3和第八晶体管T8(或辅助晶体管)可以串联连接在第一晶体管T1的第二电极和栅电极之间(或者在第二节点N2和第四节点N4之间)。第三晶体管T3和第八晶体管T8可以将通过第一节点N1和第二节点N2接收的数据信号DATA传输到第四节点N4(或存储电容器CST)。
第三晶体管T3可以包括连接到第二节点N2的第一电极、连接到第三节点N3的第二电极以及连接到第二扫描线(例如，图1中所示的第二扫描线SL21)或接收第二扫描信号GW_N的栅电极。第三晶体管T3可以响应于第二扫描信号GW_N而导通，并且可以将数据信号DATA传输到第三节点N3。
第八晶体管T8可以包括连接到第三节点N3的第一电极、连接到第四节点N4的第二电极以及连接到第一扫描线(例如，第一扫描线SL11)或接收第一扫描的信号GW_P的栅电极。第八晶体管T8可以响应于第一扫描信号GW_P而导通，并且可以将数据信号DATA传输到第四节点N4。
如上所述，第三晶体管T3可以实现为NMOS晶体管，以防止驱动电流Id在发光元件EL的发射驱动期间从第二节点N2泄漏到第四节点N4。第八晶体管T8可以实现为PMOS晶体管，以防止第四节点N4(或第一晶体管T1的栅电极)的电压因第三晶体管T3的反冲电压而下降。
存储电容器CST可以连接或形成在第四节点N4和第一电源电压ELVDD之间。存储电容器CST可以存储所提供的数据信号DATA。
第四晶体管T4可以包括连接到第四节点N4的第一电极、连接到初始化电压布线或接收初始化电压VINT的第二电极以及连接到第三扫描线(例如，图1中所示的第三扫描线SL31)或者接收第三扫描信号GI的栅电极。
在数据信号DATA存储在存储电容器CST中之前或在发光元件EL发光之后，第四晶体管T4可以响应于第三扫描信号GI而导通，并且可以使用初始化电压VINT初始化第四节点N4(或存储电容器CST)。
如上所述，实现为NMOS晶体管的第四晶体管T4可以在发光元件EL发光时防止第四节点N4的电压下降。
第五晶体管T5和第六晶体管T6(或者第一发射控制晶体管和第二发射控制晶体管)连接在第一电源电压布线和发光元件EL之间，并且可形成电流路径，由第一晶体管T1生成的驱动电流Id通过该电流路径流动。
第五晶体管T5可以包括连接到第一电源电压布线以接收第一电源电压ELVDD的第一电极、连接到第一节点N1的第二电极以及连接到发射控制信号线(例如，图1中所示的第一发射控制线EL1)或接收发射控制信号EM的栅电极。
类似地，第六晶体管T6可以包括连接到第二节点N2的第一电极、连接到第五节点N5(或有机发光元件OLED的阳极)的第二电极以及连接到发射控制信号线(例如，图1中所示的第一发射控制线EL1)或接收发射控制信号EM的栅电极。
第五晶体管T5和第六晶体管T6可响应于发射控制信号EM而导通。在这种情况下，驱动电流Id可以被供给到发光元件EL，并且发光元件EL可以发射与驱动电流Id对应的亮度的光。
第七晶体管T7可以包括连接到第五节点N5的第一电极、连接到初始化电压布线(或初始化电压VINT)的第二电极以及连接到第四扫描线(例如，图1中所示的第四扫描线SL41)或接收第四扫描信号GB的栅电极。
在发光元件EL发光之前或之后，第七晶体管T7可以响应于第四扫描信号GB而导通，并且可以使用初始化电压VINT初始化发光元件EL的阳极。发光元件EL可以具有形成在阳极和阴极(或第二电源电压ELVSS)之间的寄生电容CP_EL，并且寄生电容CP_EL可以在发光元件EL发光的同时被充电，使得发光元件EL的阳极能够具有特定电压。因此，发光元件EL可以由第七晶体管T7初始化。
在图2中，第八晶体管T8被示出为独立于第三晶体管T3。然而，本公开不限于这种情况。例如，第三晶体管T3和第八晶体管T8可以被实现为或被称为一个双栅极晶体管。
图3A至图3C是提供到图2的像素PX的信号的波形图。
参照图2和图3A，发射控制信号EM可以在第一时段PERIOD1(例如，从第一时间点P1开始的特定时段)中具有高电平电压(或逻辑高电平或关断电压)，并且可以在除第一时段PERIOD1外的剩余时间内具有低电平电压(或逻辑低电平或导通电压)。
第三扫描信号GI(或前一第二扫描信号GW_N[n-1])可以在第二时间点P2和第三时间点P3之间的时段中具有高电平电压。第三扫描信号GI可以在第一时段PERIOD1的其它时段(例如，从第一时间点P1到第二时间点P2的时段和在第三时间点P3之后的时段)中具有低电平电压。第三扫描信号GI(或前一第二扫描信号GW_N[n-1])可以是具有第一脉冲宽度PW1的脉冲信号。
在这种情况下，参考图2描述的第四晶体管T4可以在第二时间点P2和第三时间点P3之间的时段中导通，并且可以使用初始化电压VINT初始化第四节点N4。
第四扫描信号GB(或前一第一扫描信号GW_P[n-1])可以在第五时间点P5和第六时间点P6之间的时段中具有低电平电压。这里，第五时间点P5可以在第二时间点P2之后，并且第六时间点P6可以在第三时间点P3之前。第四扫描信号GB可以是具有第二脉冲宽度PW2的脉冲信号，并且第二脉冲宽度PW2可以小于第一脉冲宽度PW1，并且可以与第一脉冲宽度PW1完全重叠。
在这种情况下，参考图2描述的第七晶体管T7可以在第五时间点P5和第六时间点P6之间的时段中(或者在第二时间点P2和第三时间点P3之间的时段中)导通，并且可以使用初始化电压VINT初始化发光元件EL。
第二扫描信号GW_N(或当前第二扫描信号GW_N[n])可以在第三时间点P3和第四时间点P4之间的时段中具有高电平电压。与第三扫描信号GI类似，第二扫描信号GW_N(或当前第二扫描信号GW_N[n])可以是具有第一脉冲宽度PW1的脉冲信号。也就是说，第二扫描信号GW_N可以是通过将第三扫描信号GI延迟第一脉冲宽度PW1而获得的信号。
第一扫描信号GW_P(或当前第一扫描信号GW_P[n])可以在第七时间点P7和第八时间点P8之间的时段中具有低电平电压。这里，第七时间点P7可以在第三时间点P3之后，并且第八时间点P8可以在第四时间点P4之前。第一扫描信号GW_P可以是具有第二脉冲宽度PW2的脉冲信号。也就是说，第一扫描信号GW_P可以是通过将第四扫描信号GB延迟第一脉冲宽度PW1而获得的信号。
在图2中示出的第三晶体管T3可以响应于第二扫描信号GW_N在第三时间点P3导通。在这种情况下，作为第三节点N3的电压的第三节点电压V_N3可能因第三晶体管T3的反冲电压(或导通反冲)而暂时升高。由于第三晶体管T3被实现为NMOS晶体管，因此由第三晶体管T3的导通引起的反冲电压可以在正方向上生成。
然后，响应于第一扫描信号GW_P，第八晶体管T8可以在第七时间点P7导通。在这种情况下，第三节点电压V_N3可能因第八晶体管T8的反冲电压(或导通反冲)而暂时降低(或下降)。由于第八晶体管T8被实现为PMOS晶体管，因此由第八晶体管T8的导通引起的反冲电压可以在负方向上生成。当第八晶体管T8的电容类似于第三晶体管T3的电容并且在截面图中第八晶体管T8的位置类似于第三晶体管T3的位置时，第八晶体管T8的反冲电压的大小可以与第三晶体管T3的反冲电压的大小相同或相似。
当第三晶体管T3和第八晶体管T8导通时(即，在第七时间点P7和第八时间点P8之间的时段中)，数据信号DATA可以经由第三节点N3从第二节点N2传输到第四节点N4，并且第三节点电压V_N3(以及第四节点N4的电压)可能因数据信号DATA的传输而线性增加。
然后，响应于第一扫描信号GW_P，第八晶体管T8可以在第八时间点P8关断。在这种情况下，第三节点电压V_N3可能因第八晶体管T8的反冲电压而暂时升高。
响应于第二扫描信号GW_N，第三晶体管T3可以在第四时间点P4关断。在这种情况下，第三节点电压V_N3可能因第八晶体管T8的反冲电压而暂时下降。
在图2中所示的像素电路中，如果第二节点N2和第三节点N3仅由第三晶体管T3连接，则第四节点N4的电压(即，第一晶体管T1的栅极电压)可能在第三时间点P3因第三晶体管T3的反冲电压而下降。相应地，像素PX可以发射不同于期望亮度的光。
因此，第八晶体管T8可以额外放置在像素PX的第二节点N2和第三节点N3之间，并且可以在第三晶体管T3导通的时段中导通和关断。因此，可以补偿由第三晶体管T3的反冲电压引起的第三节点电压V_N3(或第一晶体管T1的栅极电压)的下降。
在图3A中，第二扫描信号GW_N被示出为不与第三扫描信号GI重叠。然而，这仅是示例，并且本公开不限于该示例。
参照图3B，例如，第二扫描信号GW_N可以在第三时间点P3之前的第九时间点P9转变为高电平电压。在这种情况下，第二扫描信号GW_N可以在第九时间点P9和第三时间点P3之间的时段(即，在第一时间D1期间)与第三扫描信号GI重叠。与此同时，第一扫描信号GW_P可以在第三时间点P3转变为低电平电压，并且可以在第十时间点P10转变为高电平电压。也就是说，第一扫描信号GW_P可以包括在第二扫描信号GW_N中或者与第二扫描信号GW_N重叠，但是可以不与第三扫描信号GI重叠。
在图3A中，第二扫描信号GW_N被示出为具有大于第一扫描信号GW_P的宽度的宽度。然而，这仅是示例，并且本公开不限于该示例。
参照图3C，例如，第一扫描信号GW_P至第四扫描信号GW_N，GI和GB可以具有相同的宽度。
如上面参考图3A至图3C所述，第一扫描信号GW_P可以与第二扫描信号GW_N重叠，并且由响应于第二扫描信号GW_N而操作的第三晶体管T3引起的反冲电压可以由第八晶体管T8(响应于第一扫描信号GW_P而工作的晶体管)引起的反冲电压来补偿。
图4是图2的像素PX的布局图。图5是包括在图4的像素PX中的下半导体层100的平面图。图6是包括在图4的像素PX中的第四导电层600和第五导电层700彼此重叠的平面图。图7是沿图4的A-A’线和B-B’线截取的截面图。
在下面的实施例中，为了便于描述元件之间的布置和联接关系，即使一些元件与图1和图2中提及的元件基本上相同，这些元件也被赋予新的附图标记。
参照图2以及图4至图7，像素PX可以包括第一晶体管T1至第八晶体管T8、存储电容器CST和发光元件EL。
第一晶体管T1至第八晶体管T8中的每一个可以包括形成电极的导电层、形成沟道的半导体层以及绝缘层。作为PMOS晶体管的第一晶体管T1、第二晶体管T2和第五晶体管T5至第八晶体管T8均可以是其中栅电极布置在半导体层上方的顶栅晶体管，并且作为NMOS晶体管的第三晶体管T3和第四晶体管T4均可以是其中栅电极布置在半导体层下方的底栅晶体管。
存储电容器CST可以包括形成电极的导电层和布置在导电层之间的绝缘层。
发光元件EL可以包括形成阳极和阴极的导电层以及布置在导电层之间的发光层。
在一些实施例中，发光元件EL的发光层可以是有机发光层。也就是说，在一些实施例中，发光元件EL可以是有机发光二极管。
可选地，在一些实施例中，发光元件EL的发光层可以包括量子点材料。也就是说，在一些实施例中，发光元件EL可以是量子点发光二极管。
量子点可以是当电子从导带转移到价带时发射特定颜色的光的微粒材料。
量子点可以是半导体纳米晶体材料。量子点可根据其组成和尺寸具有特定的带隙。因此，量子点可以吸收光并且然后发射具有独特波长的光。量子点的半导体纳米晶体的示例包括IV族纳米晶体、II-VI族化合物纳米晶体、III-V族化合物纳米晶体、IV-VI族纳米晶体以及它们的组合。
II-VI族化合物可选自：选自CdSe、CdTe、ZnS、ZnSe、ZnTe、ZnO、HgS、HgSe、HgTe、MgSe、MgS及它们的混合物的二元化合物；选自InZnP、AgInS、CuInS、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、MgZnSe、MgZnS及它们的混合物的三元化合物；以及选自HgZnTeS、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe、HgZnSTe及它们的混合物的四元化合物。
III-V族化合物可选自：选自GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSb及它们的混合物的二元化合物；选自GaNP、GaNAs、GaNSb、GaPAs、GaPSb、AlNP、AlNAs、AlNSb、AlPAs、AlPSb、InGaP、InNP、InAIP、InNAs、InNSb、InPAs、InPSb、GaAlNP及它们的混合物的三元化合物；以及选自GaAlNAs、GaAlNSb、GaAlPAs、GaAlPSb、GaInNP、GaInNAs、GaInNSb、GaInPAs、GaInPSb、InAlNP、InAlNAs、InAlNSb、InAlPAs、InAlPSb及它们的混合物的四元化合物。
IV-VI族化合物可选自：选自SnS、SnSe、SnTe、PbS、PbSe、PbTe及它们的混合物的二元化合物；选自SnSeS、SnSeTe、SnSTe、PbSeS、PbSeTe、PbSTe、SnPbS、SnPbSe、SnPbTe及它们的混合物的三元化合物；以及选自SnPbSSe、SnPbSeTe、SnPbSTe及它们的混合物的四元化合物。IV族元素可选自硅(Si)、锗(Ge)及它们的混合物。IV族化合物可以是选自碳化硅(SiC)、硅锗(SiGe)及它们的混合物的二元化合物。
这里，二元化合物、三元化合物或四元化合物可以以均匀浓度存在于颗粒中，或者可以以部分不同的浓度存在于相同颗粒中。另外，它们可以具有核/壳结构，其中一个量子点围绕另一个量子点。核和壳之间的界面可以具有浓度梯度，其中壳中存在的元素的浓度朝向中心减小。
在一些实施方案中，量子点可以具有核-壳结构，其包括含有上述纳米晶体的核和围绕核的壳。每一个量子点的壳可以用作保护层，用于通过防止核的化学变性来维持半导体特性和/或作为用于将电泳特性给予量子点的充电层。壳可以是单层或多层。核和壳之间的界面可以具有浓度梯度，其中壳中存在的元素的浓度朝向中心减小。每个量子点的壳可以是例如金属或非金属氧化物、半导体化合物或它们的组合。
例如，金属或非金属氧化物可以是但不限于：二元化合物，诸如SiO2、Al2O3、TiO2、ZnO、MnO、Mn2O3、Mn3O4、CuO、FeO、Fe2O3、Fe3O4、CoO、Co3O4或NiO；或者三元化合物，诸如MgAl2O4、CoFe2O4、NiFe2O4或CoMn2O4。
另外，半导体化合物可以是但不限于：CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、ZnSeS、ZnTeS、GaAs、GaP、GaSb、HgS、HgSe、HgTe、InAs、InP、InGaP、InSb、AlAs、AlP或AlSb。
当发光元件EL的发光层包括量子点时，从发光元件EL发射的光可以具有约45nm或更小、约40nm或更小或者约30nm或更小的发射波长光谱的半幅全宽(full width of halfmaximum，FWHM)。因此，可以进一步提高显示装置1的色纯度和色域。
元件之间的电连接可以通过由导电层制成的布线和/或由导电材料制成的通孔来达到。导电材料、导电层、半导体层、绝缘层、发光层等布置在基板910上。
像素PX可包括基板910、缓冲层920、下半导体层100、第一绝缘层810、第一导电层200、第二绝缘层820、第二导电层300、第三绝缘层830、上半导体层400、第三导电层500、第四绝缘层840、第四导电层600、第五绝缘层850和第五导电层700。基板910、缓冲层920、下半导体层100、第一绝缘层810、第一导电层200、第二绝缘层820、第二导电层300、第三绝缘层830、上半导体层400、第三导电层500、第四绝缘层840、第四导电层600、第五绝缘层850和第五导电层700可以依次布置或层叠。
上述层中的每一个可以是单层或包括多个层的层压层。另一个层也可以布置在层和层之间。
基板910支撑布置在其上的层。如果显示装置1是底发射型或两面发射型，则可以使用透明基板。如果显示装置1是顶发射型，则不仅可以使用透明基板，而且可以使用半透明或不透明基板。
基板910可以由绝缘材料制成，诸如玻璃、石英或聚合物树脂。聚合物材料的示例可包括聚醚砜(PES)、聚丙烯酸酯(PA)、聚芳酯(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚烯丙基酯(polyallylate)、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(CAT)、乙酸丙酸纤维素(CAP)以及这些材料的组合。基板910也可包括金属材料。
基板910可以是刚性基板或能够被弯曲、折叠或卷曲的柔性基板。形成柔性基板的材料的示例可以是聚酰亚胺(PI)。
缓冲层920可以布置在基板910的整个表面上。缓冲层920可以防止杂质离子的扩散，防止水分或外部空气的渗透，并执行表面平坦化功能。缓冲层920可以包括氮化硅、氧化硅或氮氧化硅。取决于基板910的类型或工艺条件，可以省略缓冲层920。
下半导体层100是形成第一晶体管T1、第二晶体管T2和第五晶体管T5至第八晶体管T8的沟道的有源层。
下半导体层100可以在每一个像素中单独地提供，但是本公开不限于这种情况。例如，在行方向上相邻的两个像素可以具有相对于彼此水平反转的像素结构，并且可以共享一个下半导体层100。
下半导体层100可以包括在像素PX内彼此分离的第一下半导体图案和第二下半导体图案。
下半导体层100可以包括第一垂直部分110、第二垂直部分120、第三垂直部分130和通常在行方向上延伸的水平部分140。第一垂直部分110、第二垂直部分120和水平部分140可以物理地连接以形成第一下半导体图案。第三垂直部分130可以形成第二下半导体图案。
第一垂直部分110可以邻近像素PX的左侧布置，第二垂直部分120可以邻近像素PX的右侧布置，并且第三垂直部分130可以邻近像素PX的左侧布置。第一垂直部分110、第二垂直部分120和第三垂直部分130可以彼此间隔开。在列方向上的第二垂直部分120的长度可以大于第一垂直部分110的长度，并且也可以大于第三垂直部分130的长度。另外，第一垂直部分110的长度可以大于第三垂直部分130的长度。
水平部分140可以将第一垂直部分110的一端(例如，上端)连接到第二垂直部分120的中间部分。在本说明书中，基于图4，第二垂直部分120的“上部分121”可以指代在平面图中定位在与水平部分140的连接部分上方的部分，并且第二垂直部分120的“下部分122”可以指代在平面图中定位在与水平部分140的连接部分下方的部分。
水平部分140可以以最短距离连接第一垂直部分110和第二垂直部分120，但是可以包括左侧上的第一弯曲部分和右侧上的第二弯曲部分，如图5中所示。水平部分140的总长度可以因多次弯曲而增加。
第三垂直部分130可以与第一垂直部分110、第二垂直部分120以及水平部分140间隔开以布置成岛状。
第一晶体管T1的沟道可以布置在水平部分140中，第二晶体管T2的沟道可以布置在第二垂直部分120的上部分121中，第五晶体管T5的沟道可以布置在第二垂直部分120的下部分122中，第六晶体管T6的沟道可以布置在第一垂直部分110中，并且第八晶体管T8的沟道可以布置在第三垂直部分130中。虽未示出，但第七晶体管T7的沟道可以布置在第一垂直部分110下方。
下半导体层100可以包括多晶硅。可以通过使非晶硅结晶来形成多晶硅。结晶方法的示例包括快速热退火(RTA)、固相结晶(SPC)、准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)和顺序横向固化(SLS)。在另一示例中，下半导体层100可以包括单晶硅、低温多晶硅、非晶硅等。
下半导体层100的与第一晶体管T1、第二晶体管T2和第五晶体管T5至第八晶体管T8的相应源电极/漏电极连接的部分(源区/漏区)可以掺杂杂质离子(在PMOS晶体管的情况下是P-型杂质)。诸如如硼(B)的三价掺杂剂可以用作P-型杂质离子。
第一绝缘层810可以布置在下半导体层100上，并且大体上可以布置在基板910的整个表面上。第一绝缘层810可以是具有栅极绝缘功能的栅极绝缘层。
第一绝缘层810可以包括硅化合物、金属氧化物等。例如，第一绝缘层810可以包括氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化锆、氧化钛等。这些材料可以单独使用或彼此组合使用。第一绝缘层810可以是单层或由不同材料的层压层组成的多层。
第一导电层200布置在第一绝缘层810上。第一导电层200可以包括传输第一扫描信号GW_P的第一扫描线210、传输发射控制信号EM的发射控制线220以及第一晶体管T1的栅电极230。
第一扫描线210可以包括第二晶体管T2的栅电极和第八晶体管T8的栅电极，发射控制线220可以包括第五晶体管T5的栅电极和第六晶体管T6的栅电极。
第一扫描线210和发射控制线220中的每一个可以沿行方向延伸。第一扫描线210和发射控制线220中的每一个可以沿着行方向延伸到超出像素PX的边界的相邻像素。
在平面图中，第一扫描线210可以定位在像素PX的上部。第一扫描线210可以与下半导体层100的第二垂直部分120的上部分121重叠，并且第二晶体管T2的栅电极可以形成在第一扫描线210和下半导体层100的第二垂直部分120重叠的重叠区域中。定位在重叠区域上方的下半导体层100的第二垂直部分120可以是第二晶体管T2的第一电极区域(或形成第一电极的区域)，并且定位在重叠区域下方的下半导体层100的第二垂直部分120可以是第二晶体管T2的第二电极区域。
类似地，第一扫描线210可以与下半导体层100的第三垂直部分130重叠，并且第八晶体管T8的栅电极可以形成在第一垂直扫描线210和下半导体层100的第三垂直部分130重叠的重叠区域中。定位在重叠区域上方的下半导体层100的第三垂直部分130可以是第八晶体管T8的第一电极区域，定位在重叠区域下方的下半导体层100的第三垂直部分130可以是第八晶体管T8的第二电极区域。
在平面图中，发射控制线220可以定位在像素PX的下部。发射控制线220可以定位在第一扫描线210下方。发射控制线220可以与下半导体层100的第一垂直部分110和第二垂直部分120的下部分122重叠。
第六晶体管T6的栅电极可以形成在发射控制线220和下半导体层100的第一垂直部分110重叠的重叠区域中。定位在重叠区域上方的下半导体层100的第一垂直部分110可以是第六晶体管T6的第二电极区域，并且定位在重叠区域下方的下半导体层100的第一垂直部分110可以是第六晶体管T6的第一电极区域。
类似地，第五晶体管T5的栅电极可以形成在发射控制线220和下半导体层100的第二垂直部分120的下部分122重叠的重叠区域中。定位在重叠区域上方的下半导体层100的第二垂直部分120可以是第五晶体管T5的第一电极区域，并且定位在重叠区域下方的下半导体层100的第二垂直部分120可以是第五晶体管T5的第二电极区域。
第二晶体管T2的栅电极、第五晶体管T5的栅电极和第六晶体管T6的栅电极可以但不必然地比周围的线更宽。
第一晶体管T1的栅电极230可以定位在像素PX的中心部分中。在平面图中，第一晶体管T1的栅电极230可以定位在第一扫描线210和发射控制线220之间。第一晶体管T1的栅电极230可以在每一个像素中单独地布置，并且可以以岛状布置。
第一晶体管T1的栅电极230可以与下半导体层100的水平部分140重叠。定位在第一晶体管T1的栅电极230与下半导体层100的水平部分140重叠的重叠区域的左侧的下半导体层100的水平部分140可以是第一晶体管T1的第一电极区域，并且定位在重叠区域的右侧的下半导体层100的水平部分140可以是第一晶体管T1的第二电极区域。
第一导电层200可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或更多种金属。第一导电层200可以是单层或多层。
第二绝缘层820可以布置在第一导电层200上，并且可以布置在基板910的整个表面上方。第二绝缘层820可以用于使第一导电层200与第二导电层300绝缘，并且可以是层间绝缘膜。
第二绝缘层820可以包括无机绝缘材料，诸如氧化硅、氮化硅、氧氮化硅、氧化铪、氧化铝、氧化钛、氧化钽或氧化锌，或者包括有机绝缘材料，诸如聚丙烯酸酯树脂(polyacrylates resin)、环氧树脂(epoxy resin)、酚醛树脂(phenolic resin)、聚酰胺树脂(polyamides resin)、聚酰亚胺树脂(polyimides resin)、不饱和聚酯树脂(unsaturated polyesters resin)、聚苯醚树脂(poly phenylenethers resin))、聚苯硫醚树脂(polyphenylenesulfides resin)或苯并环丁烯(benzocyclobutene，BCB)。第二绝缘层820可以是单层或由不同材料的层压层组成的多层。
第二导电层300布置在第二绝缘层820上。第二导电层300可以包括传输初始化电压VINT的初始化电压线310、传输第二扫描信号GW_N的第二扫描线320、传输第三扫描信号GI的第三扫描线330以及存储电容器CST的电极线340。另外，第二导电层300可以包括第三晶体管T3和第四晶体管T4的栅极布线。
初始化电压线310、第二扫描线320、第三扫描线330和存储电容器CST的电极线340中的每一个可以沿行方向延伸。初始化电压线310、第二扫描线320、第三扫描线330和存储电容器CST的电极线340中的每一个可以沿着行方向超出像素PX的边界延伸到相邻像素。
在平面图中，初始化电压线310可以定位在像素PX的顶部处。
在平面图中，第二扫描线320可以定位在第一扫描线210上方并且定位在初始化电压线310下方。第二扫描线320可以包括第三晶体管T3的栅电极。
在平面图中，第三扫描线330可以定位在初始化电压线310下方和第二扫描线320上方。第三扫描线330可以包括第四晶体管T4的栅电极。
第三晶体管T3的栅电极和第四晶体管T4的栅电极可以但不必然地比周围的线更宽。
存储电容器CST的电极线340可以与像素PX的中心部分交叉，并且在平面图中可以布置在第二扫描线320和发射控制线220之间。存储电容器CST的电极线340可以与第一晶体管T1的栅电极230重叠，第二绝缘层820介于它们之间。第一晶体管T1的栅电极230可以是存储电容器CST的第一电极，并且与第一晶体管T1的栅电极230重叠的存储电容器CST的电极线340的延伸区域可以是存储电容器CST的第二电极，并且介于存储电容器CST的电极线340与第一晶体管T1的栅电极230之间的第二绝缘层820可以是存储电容器CST的电介质。
在与第一晶体管T1的栅电极230重叠的区域中，存储电容器CST的电极线340的宽度可以具有扩展区域。存储电容器CST的电极线340可以包括在扩展区域中与第一晶体管T1的栅电极230重叠的开口。
第二导电层300可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或更多种金属。
第三绝缘层830可以布置在第二导电层300上并且可以覆盖第二导电层300。第三绝缘层830可以大体上布置在基板910的整个表面上方。第三绝缘层830可以是具有栅极绝缘功能的栅极绝缘层。第三绝缘层830可以包括与第一绝缘层810相同的材料，或者可以包括选自作为第一绝缘层810材料的示例材料中的一种或更多种材料。第三绝缘层830可以是单层或者由不同材料的层压层组成的多层。
上半导体层400可以布置在第三绝缘层830上。上半导体层400可以包括在像素PX内彼此分离的第一上半导体图案410和第二上半导体图案420。
第一上半导体图案410可以与第三晶体管T3的栅电极重叠，以形成第三晶体管T3的沟道。类似地，第二上半导体图案420可以与第四晶体管T4的栅电极重叠，以形成第四晶体管T4的沟道。第一上半导体图案410可以具有但不限于矩形形状。
上半导体层400可以包括氧化物半导体。氧化物半导体的示例可包括含有铟、锌、镓、锡、钛、铝、铪(Hf)、锆(Zr)、镁(Mg)等的二元化合物(ABX)、三元化合物(ABXCY)和四元化合物(ABXCYDZ)。在示例性实施例中，上半导体层400可以包括ITZO(包括铟、锡和钛的氧化物)或IGZO(包括铟、镓和锡的氧化物)。
第三导电层500可以包括第一数据图案510至第四数据图案530。
第一数据图案510至第四数据图案530至可以物理地彼此间隔开。第一数据图案510至第四数据图案530中的每一个可以电连接第一晶体管T1、第三晶体管T3、第四晶体管T4和第八晶体管T8的远端部分，并且可以形成NMOS晶体管(例如，第三晶体管T3)的第一电极或第二电极。当第三导电层500与上半导体层400重叠时，其可以直接接触或通过欧姆接触层接触上半导体层400的上表面。
第一数据图案510可以与第一晶体管T1的栅电极230重叠。在重叠区域(即，第一数据图案510与第一晶体管T1的栅电极230重叠的区域)中，可以形成穿透第三绝缘层830和第二绝缘层820以暴露第一晶体管T1的栅电极230的第一接触孔CNT1。第一数据图案510可以通过第一接触孔CNT1电连接到第一晶体管T1的栅电极230。
第一接触孔CNT1可以定位在存储电容器CST的电极线340的开口中。在第一接触孔CNT1中，第一数据图案510和与第一数据图案510相邻的存储电容器CST的电极线340可以通过第三绝缘层830彼此绝缘。
第一数据图案510可以从与第一晶体管T1的栅电极230重叠的区域向上延伸，并且可以与第二扫描线320重叠，同时从第二扫描线320绝缘。第一数据图案510可以进一步向上延伸，并且与下半导体层100的第三垂直部分130(或第二下半导体图案)的下部重叠。
在第一数据图案510与下半导体层100的第三垂直部分130重叠的区域中，可以形成穿透第一绝缘层810至第三绝缘层830以暴露第八晶体管T8的第二电极的第二接触孔CNT2。第一数据图案510可以通过第二接触孔CNT2电连接到第八晶体管T8的第二电极。
另外，第一数据图案510可以进一步向上延伸并与第二上半导体图案420重叠。与第二上半导体图案420重叠的第一数据图案510的一部分可以形成第四晶体管T4的第一电极。
第二数据图案520可以与下半导体层100的第一垂直部分110(或水平部分140)重叠。在第二数据图案520与下半导体层100的第一垂直部分110重叠的区域中，可以形成穿透第一绝缘层810至第三绝缘层830以暴露下半导体层100的第一垂直部分110的第三接触孔CNT3。第二数据图案520可以通过第三接触孔CNT3电连接到第一晶体管T1的第二电极和/或第六晶体管T6的第二电极。
第二数据图案520可以向上延伸并且与第一上半导体图案410重叠。与第一上半导体图案410重叠的第二数据图案520的一部分可以形成第三晶体管T3的第一电极。
第三数据图案530可以与第一上半导体图案410重叠。与第一上半导体图案410重叠的第三数据图案530的一部分可以形成第三晶体管T3的第二电极。
另外，第三数据图案530可以与下半导体层100的第三垂直部分130重叠。在第三数据图案530与第一上半导体图案410重叠的区域中，可以形成穿透第一绝缘层810至第三绝缘层830以暴露下半导体层100的第三垂直部分130的第四接触孔CNT4。第三数据图案530可以通过第四接触孔CNT4电连接到第八晶体管T8的第一电极。
第三导电层500可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或更多种金属。第三导电层500可以是单层或多层。例如，第三导电层500可以具有Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo或Ti/Cu的层叠结构。
第四绝缘层840可以布置在第三导电层500上，并且可以布置在基板910的整个表面上方。第四绝缘层840可以是使第三导电层500从第四导电层600绝缘的层间绝缘层。第四绝缘层840可以包括与上述第二绝缘层820相同的材料，或者可以包括选自作为第二绝缘层820的材料示例的材料中的一种或更多种材料。第四绝缘层840可以是单层或由不同材料的层压层组成的多层。
第四导电层600布置在第四绝缘层840上。第四导电层600可以包括用于供给第一电源电压ELVDD的第一电源电压布线610、初始化电压线310的桥接布线620，以及第五数据图案630和第六数据图案640。
如图6中所示，第一电源电压布线610可以穿过像素PX的中心部分在行方向上延伸。第一电源电压布线610可以沿着行方向延伸到超出像素PX的边界的相邻像素。第一电源电压布线610可以从像素PX的一侧向上延伸并且从像素PX的另一侧向下延伸。例如，第一电源电压布线610可以从像素PX的中心左部分向上延伸并且从像素PX的中心右部分向下延伸。第一电源电压布线610也可以沿着列方向延伸到超出像素PX的边界的相邻像素。
第一电源电压布线610可以覆盖除桥接布线620以及第五数据图案630和第六数据图案640之外的像素PX的大部分。也就是说，第一电源电压布线610可以形成为尽可能宽的。在这种情况下，可以通过第一电源电压布线610将相对均匀的电流供给到像素，并且显示装置1的长区域可以具有90％或更大的长范围均匀性(LRU)。另外，第一电源电压布线610，即直流(DC)电压布线可以形成在第一晶体管T1的栅电极230和数据线之间，这将在后面进行描述，以减少由数据线引起的串扰(crosstalk)。
桥接布线620可以与初始化电压线310重叠并向下延伸。
第五数据图案630可以与下半导体层100的第二垂直部分120的上部分121重叠。在第五数据图案630与下半导体层100的第二垂直部分120的上部分121重叠的区域中，可以形成穿透第一绝缘层810至第四绝缘层840以暴露下半导体层100的第六接触孔CNT6。第五数据图案630可以通过第六接触孔CNT6电连接到第二晶体管T2的第一电极。
第六数据图案640可以与下半导体层100的第一垂直部分110重叠。在第六数据图案640与下半导体层100的第一垂直部分110重叠的区域中，可以形成第五接触孔CNT5。第六数据图案640可以通过第五接触孔CNT5电连接到第六晶体管T6的第一电极。
第四导电层600可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或更多种金属。第四导电层600可以是单层或多层。例如，第四导电层600可以具有Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo或Ti/Cu的层叠结构。
第五绝缘层850可以布置在第四导电层600上，并且可以大体上布置在基板910的整个表面上方。第五绝缘层850可以使第四导电层600从第五导电层700绝缘。第五绝缘层850可以包括与上述第二绝缘层820相同的材料，或者可以包括选自作为第二绝缘层820的材料示例的材料中的一种或更多种材料。第五绝缘层850可以是单层或由不同材料的层压层组成的多层。
第五导电层700布置在第五绝缘层850上。第五导电层700可以包括数据线710和通孔电极720。
数据线710可以布置在像素PX的右侧并且沿列方向延伸。在数据线710与第五数据图案630重叠的区域中，可以形成穿透第五绝缘层850以暴露第五数据图案630的第二十一接触孔CNT21。在这种情况下，数据线710可以通过第二十一接触孔CNT21电连接到第五数据图案630，并且也可以通过第五数据图案630和第十一接触孔CNT11电连接到第二晶体管T2的第一电极。
通孔电极720可以与第六数据图案640重叠。在通孔电极720与第六数据图案640重叠的区域中，可以形成穿透第五绝缘层850以暴露第六数据图案640的第二十二接触孔CNT22。在这种情况下，通孔电极720可以通过第二十二接触孔CNT22电连接到第六数据图案640，并且也可以通过第六数据图案640和第十二接触孔CNT12电连接到第六晶体管T6的第二电极。
第五导电层700可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或更多种金属。第五导电层700可以是单层或多层。例如，第五导电层700可以具有Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo或Ti/Cu的层叠结构。
第六绝缘层860可以布置在第五导电层700上，并且可以大体上布置在基板910的整个表面上方。第六绝缘层860可以使第五导电层700从发光元件EL绝缘。第六绝缘层860可以包括与上述第二绝缘层820相同的材料，或者可以包括选自作为第二绝缘层820的材料示例的材料中的一种或更多种材料。第六绝缘层860可以是单层或由不同材料的层压层组成的多层。
发光元件EL的阳极ANODE可以布置在第六绝缘层860上。阳极ANODE可以与通孔电极720重叠。在阳极ANODE与通孔电极720重叠的区域中，可以形成穿透第六绝缘层860以暴露通孔电极720的接触孔(未示出)。阳极ANODE可以通过接触孔(未示出)电连接到通孔电极720。
另外，阳极ANODE可以与第三晶体管T3和第四晶体管T4重叠。在这种情况下，阳极ANODE可以阻挡从第三晶体管T3和第四晶体管T4(即，底栅晶体管)上方入射的外部光。
像素限定层PDL沿着阳极ANODE的边缘布置。虽未示出，但是发光元件EL的阴极CATHOD可以布置在阳极ANODE上。
如上面参考图4至图6所述，第一晶体管T1、第二晶体管T2及第五晶体管T5至第八晶体管T8中的每一个可以是顶栅PMOS晶体管，并且第三晶体管T3和第四晶体管T4中的每一个可以是底栅NMOS晶体管。在平面图中，初始化电压线310、第三扫描线330、第一扫描线210、第二扫描线320和发射控制线220可以从像素PX的顶到底依次排列。第三晶体管T3可以与第二扫描线320重叠，定位在像素PX中的第三晶体管T3上方的第八晶体管T8可以与第一扫描线210重叠。另外，第三晶体管T3、第八晶体管T8和第四晶体管T4可以从像素PX的左侧到右侧依次排列。
在图7中，第三晶体管T3和第四晶体管T4中的每一个被示为底栅NMOS晶体管。然而，本公开不限于这种情况。例如，第三晶体管T3和第四晶体管T4中的每一个也可以是顶栅NMOS晶体管。
图8是根据示例性实施例的像素的截面图。
参照图2、图4、图7和图8，第二扫描线320_1(或第三导电层)可以布置在第一上半导体图案410(或上半导体层400)上，而不是在第二绝缘层820上。
栅极绝缘层GI3可以布置在第一上半导体图案410(或上半导体层400)上。栅极绝缘层GI3可以仅在与第二扫描线320_1重叠的区域中布置在第一上半导体图案410上。
第二扫描线320_1可以布置在栅极绝缘层GI3上。
虽未示出，但是第四晶体管T4可以具有与第三晶体管T3基本上相同的层叠结构。
因此，第三晶体管T3(和第四晶体管T4)也可以实现为顶栅NMOS晶体管。
图9是根据示例性实施例的像素PX_1的电路图。
参照图2和图9，像素PX_1与图2的像素PX区别在于其包括第九晶体管T9而不包括第七晶体管T7。
发光元件EL、存储电容器CST以及第一晶体管T1至第六晶体管T6和第八晶体管T8与发光元件EL、存储电容器CST以及第一晶体管T1至第六晶体管T6和第八晶体管T8基本上相同。因此，不再重复多余的描述。
第九晶体管T9可以包括连接到第五节点N5的第一电极、连接到初始化电压线(或初始化电压VINT)的第二电极以及连接到发射控制信号线或接收发射控制信号EM的栅电极。
第九晶体管T9可以是NMOS晶体管。第九晶体管T9可以以与第五晶体管T5和第六晶体管T6相同的方式接收发射控制信号EM，但是可以在与第五晶体管T5和第六晶体管T6的导通时段(或导通时序)不同的时段中导通。例如，当发射控制信号EM是高电平电压(或逻辑高电平)时，第九晶体管T9可以导通且第五晶体管T5和第六晶体管T6可以关断。又例如，当发射控制信号EM是低电平电压(或逻辑低电平)时，第九晶体管T9可以关断且第五晶体管T5和第六晶体管T6可以导通。因此，由第九晶体管T9的初始化操作可以不在第五晶体管T5和第六晶体管T6导通时的发射时间执行，并且可以在第五晶体管T5和第六晶体管T6关断的非发射时间执行。
根据示例性实施例的显示装置可以有效地防止第一晶体管的栅极电压被反冲而降低，且不对布局进行显著修改。
虽然已在本文中描述了某些示例性实施例和实现方式，但通过本描述，其它实施例和修改将是显而易见的。相应地，本发明构思不限于这些实施例，而是限于所附权利要求书的更宽范围以及对于本领域普通技术人员显而易见的各种明显的修改和等同布置。

Claims (22)

1.一种显示装置，包括：
发光元件；
第一晶体管，被配置为将驱动电流传输到所述发光元件；
第二晶体管，连接到所述第一晶体管的第一电极，并被配置为传输数据信号；
第三晶体管，包括连接到所述第一晶体管的第二电极的第一电极；以及
辅助晶体管，连接在所述第三晶体管的第二电极和所述第一晶体管的栅电极之间，并被配置为将所述数据信号传输到所述第一晶体管的所述栅电极，
其中，所述第一晶体管、所述第二晶体管和所述辅助晶体管中的每一个是第一类型晶体管，以及
其中，所述第三晶体管是与所述第一类型晶体管不同的第二类型晶体管。
2.根据权利要求1所述的显示装置，其中，所述第一类型晶体管是P-沟道金属氧化物半导体场效应晶体管，以及
其中，所述第二类型晶体管是N-沟道金属氧化物半导体场效应晶体管。
3.根据权利要求1所述的显示装置，其中，所述第一类型晶体管是顶栅晶体管，其中，栅电极布置在半导体层上方，以及
其中，所述第二类型晶体管是底栅晶体管，其中，栅电极布置在半导体层下方。
4.根据权利要求1所述的显示装置，其中，所述第一类型晶体管包括氧化物半导体，以及
其中，所述第二类型晶体管包括多晶硅。
5.根据权利要求1所述的显示装置，还包括：
连接在所述第一晶体管的栅电极和初始化电压线之间的第四晶体管，
其中，所述第四晶体管是所述第二类型晶体管。
6.根据权利要求5所述的显示装置，还包括：
第五晶体管，连接在所述第一晶体管的第一电极和第一电源电压布线之间；
第六晶体管，连接在所述第一晶体管的第二电极和所述发光二极管的第一电极之间；
第七晶体管，连接在所述发光元件的第一电极和所述初始化电压线之间；以及
存储电容器，形成在所述第一晶体管的第一电极和所述第一电源电压布线之间，
其中，第五晶体管、第六晶体管及第七晶体管中的每一个是所述第一类型晶体管。
7.根据权利要求1所述的显示装置，还包括：
第一扫描线和第二扫描线，
其中，所述第二晶体管的栅电极连接到所述第一扫描线，
其中，所述辅助晶体管的栅电极连接到所述第一扫描线，以及
其中，所述第三晶体管的栅电极连接到所述第二扫描线。
8.根据权利要求7所述的显示装置，其中，所述第二晶体管和所述辅助晶体管被配置为响应于通过所述第一扫描线提供的第一扫描信号在第一时段中导通，以及
其中，所述第三晶体管被配置为响应于通过所述第二扫描线提供的第二扫描信号在所述第一时段中导通。
9.根据权利要求7所述的显示装置，其中，所述第二晶体管和所述辅助晶体管被配置为响应于通过所述第一扫描线提供的第一扫描信号在第一时段中导通，
其中，所述第三晶体管被配置为响应于通过所述第二扫描线提供的第二扫描信号在第二时段中导通，以及
其中，所述第二时段大于所述第一时段并且包括所述第一时段。
10.根据权利要求9所述的显示装置，其中，所述第二扫描信号在所述第二时段中具有导通电压电平，
其中，所述第二扫描信号的所述第二时段与前一时间点的第二扫描信号的第二时段部分地重叠。
11.根据权利要求7所述的显示装置，其中，在平面图中，所述第二扫描线基于所述第一晶体管布置在第一方向上，并且在垂直于所述第一方向的第二方向上延伸，
其中，所述第一扫描线基于所述第二扫描线布置在所述第一方向上并且平行于所述第二扫描线，
其中所述第三晶体管与所述第二扫描线部分地重叠，以及
其中所述辅助晶体管与所述第一扫描线部分地重叠。
12.根据权利要求11所述的显示装置，其中，所述第三晶体管具有在所述第一方向上延伸的沟道，
其中，所述辅助晶体管具有沿所述第一方向延伸的沟道，和
其中，所述辅助晶体管的所述沟道位于与所述第三晶体管的所述沟道延伸的线不同的线上。
13.根据权利要求12所述的显示装置，还包括：
在第二方向上延伸的数据图案，
其中，所述数据图案的一端形成所述第三晶体管的电极，以及
其中，所述数据图案通过第一接触孔连接到所述第三晶体管的所述电极。
14.根据权利要求7所述的显示装置，其中，第一绝缘层布置在所述第三晶体管上，所述第一扫描线和所述第三晶体管的栅电极布置在所述第一绝缘层上，并且所述第二扫描线布置在与布置所述第一扫描线的层不同的层上。
15.根据权利要求1所述的显示装置，还包括：
第四晶体管，连接在所述第一晶体管的所述栅电极和初始化电压线之间；
第五晶体管，连接在所述第一晶体管的所述第一电极和第一电源电压布线之间；
第六晶体管，连接在所述第一晶体管的所述第二电极和所述发光元件的第一电极之间；
第七晶体管，连接在所述发光元件的阴极电极和初始化电压线之间；以及
存储电容器，形成在所述第一晶体管的所述第一电极和第一电源电压布线之间，
其中，第四晶体管和第七晶体管中的每一个是所述第二类型晶体管，以及
其中，第五晶体管和第六晶体管中的每一个是所述第一类型晶体管。
16.根据权利要求15所述的显示装置，还包括：
连接到所述第五晶体管至所述第七晶体管的每一个的栅电极的发射控制信号线，
其中，所述第五晶体管和所述第六晶体管被配置为响应于通过所述发射控制信号线提供的发射控制信号在第三时段中导通，以及
其中，所述第七晶体管被配置为响应于所述发射控制信号在所述第三时段中关断。
17.根据权利要求1所述的显示装置，其中，所述发光元件是量子点发光元件。
18.一种显示装置，包括：
发光元件；
第一晶体管，被配置为将驱动电流传输到所述发光元件；
第二晶体管，连接到所述第一晶体管的第一电极，并被配置为传输数据信号；以及
第三晶体管，连接在所述第一晶体管的第二电极和所述第一晶体管的栅电极之间，并被配置为将数据信号传输到所述第一晶体管的所述栅电极，
其中，所述第三晶体管包括具有不同沟道类型并彼此串联连接的第一子晶体管和第二子晶体管。
19.根据权利要求18所述的显示装置，其中，所述第一子晶体管是PMOS晶体管，以及
其中，所述第二子晶体管是NMOS晶体管。
20.根据权利要求18所述的显示装置，其中，所述第一子晶体管是栅电极布置在半导体层上方的顶栅晶体管，以及
其中，所述第二子晶体管是栅电极布置在所述半导体层下方的底栅晶体管。
21.根据权利要求18所述的显示装置，其中，所述第一子晶体管包括氧化物半导体，以及
其中，所述第二子晶体管包括多晶硅。
22.根据权利要求18所述的显示装置，其中，所述发光元件是量子点发光元件。
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