KR20220092721A - 표시 장치 - Google Patents

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KR20220092721A
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lines
scan
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line
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민준영
김재원
최준원
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Abstract

본 발명은 비표시 영역이 축소된 표시 장치를 위하여, 투과 영역, 상기 투과 영역의 적어도 일부를 둘러싼 표시 영역, 상기 투과 영역과 상기 표시 영역 사이의 비표시 영역, 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판; 상기 표시 영역 상에 화소행들과 화소열들을 따라 배열되는 복수의 화소들; 상기 화소행들에 각각 배열되는 복수의 초기화 게이트 라인들 및 복수의 보상 게이트 라인들; 상기 주변 영역 상에 열 방향을 따라 배열되는 복수의 게이트 구동 회로들; 및 상기 비표시 영역 상에 배치되는 복수의 게이트 연결 라인들을 포함하고, 상기 복수의 게이트 구동 회로들 중 제k 게이트 구동 회로는 상기 복수의 초기화 게이트 라인들 중 제m 및 제m+1 초기화 게이트 라인들, 및 상기 복수의 보상 게이트 라인들 중 제n 및 제n+1 보상 게이트 라인들을 동시에 구동하고, 상기 제m 및 제m+1 초기화 게이트 라인들 및 상기 제n 및 제n+1 보상 게이트 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고, 상기 제n 및 제n+1 보상 게이트 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 보상 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제1 게이트 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
이러한 표시 장치는 표시 영역과 비표시 영역으로 구획된 기판을 포함하며 표시 영역에는 게이트 라인과 데이터 라인이 상호 절연되어 형성된다. 표시 영역에 복수의 화소 영역이 정의되며, 복수의 화소 영역에 각각 배치되는 화소들은 외부로 이미지를 표시하기 위해 서로 교차하는 게이트 라인 및 데이터 라인으로부터 전기적 신호들을 받아 발광한다. 각 화소 영역(each pixel region or each of pixel regions(화소 영역들 각각))에는 박막 트랜지스터, 및 상기 박막 트랜지스터와 전기적으로 연결되는 화소 전극이 구비되며, 상기 화소 영역들에 공통으로 대향 전극이 구비된다. 비표시 영역에는 표시 영역 내의 화소들에 전기적 신호를 전달하는 다양한 배선들, 게이트 구동부, 및 데이터 구동부와 제어부가 연결될 수 있는 패드들 등이 구비될 수 있다.
근래 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 사용자가 증가함에 따라 사용자에게 시각적으로 만족감을 주는 연구가 활발히 진행되고 있으며, 그 중 하나가 표시 장치의 표시 영역을 확장시키는 것이다. 표시 영역을 확장하기 위해 다양한 연구가 시도되고 있다.
본 발명의 실시예들은 비표시 영역이 축소된 표시 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 투과 영역, 상기 투과 영역의 적어도 일부를 둘러싼 표시 영역, 상기 투과 영역과 상기 표시 영역 사이의 비표시 영역, 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판; 상기 표시 영역 상에 화소행들과 화소열들을 따라 배열되는 복수의 화소들; 상기 화소행들에 각각 배열되는 복수의 초기화 게이트 라인들 및 복수의 보상 게이트 라인들; 상기 주변 영역 상에 열 방향을 따라 배열되는 복수의 게이트 구동 회로들; 및 상기 비표시 영역 상에 배치되는 복수의 게이트 연결 라인들을 포함하고, 상기 복수의 게이트 구동 회로들 중 제k 게이트 구동 회로는 상기 복수의 초기화 게이트 라인들 중 제m 및 제m+1 초기화 게이트 라인들, 및 상기 복수의 보상 게이트 라인들 중 제n 및 제n+1 보상 게이트 라인들을 동시에 구동하고, 상기 제m 및 제m+1 초기화 게이트 라인들 및 상기 제n 및 제n+1 보상 게이트 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고, 상기 제n 및 제n+1 보상 게이트 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 보상 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제1 게이트 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치(k와 n은 자연수이고, m은 n+1보다 큰 자연수임)가 제공된다.
일 예에 따르면, 제n+1 화소행과 제m 화소행 사이에 짝수 개의 화소행들이 배치될 수 있다.
일 예에 따르면, 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제2 게이트 연결 라인을 통해 서로 전기적으로 연결될 수 있다.
일 예에 따르면, 상기 제1 게이트 연결 라인은 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제2 부분들 서로 전기적으로 연결하는 것을 특징으로 할 수 있다.
일 예에 따르면, 제n+1 화소행과 제m 화소행 사이에 2개의 화소행들이 배치되고, 상기 복수의 초기화 게이트 라인들 중 제n 및 제n+1 초기화 게이트 라인들은 상기 복수의 게이트 구동 회로들 중 제k-2 게이트 구동 회로에 의해 동시에 구동되고, 상기 복수의 보상 게이트 라인들 중 제m 및 제m+1 보상 게이트 라인들은 상기 복수의 게이트 구동 회로들 중 제k+2 게이트 구동 회로에 의해 동시에 구동될 수 있다.
일 예에 따르면, 제m 화소행은 제n+1 화소행의 다음 화소행일 수 있다.
일 예에 따르면, 상기 제1 게이트 연결 라인은 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제2 부분들 서로 전기적으로 연결할 수 있다.
일 예에 따르면, 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제2 게이트 연결 라인을 통해 서로 전기적으로 연결될 수 있다.
일 예에 따르면, 상기 복수의 초기화 게이트 라인들 중 제n 및 제n+1 초기화 게이트 라인들은 상기 복수의 게이트 구동 회로들 중 제k-1 게이트 구동 회로에 의해 동시에 구동되고, 상기 복수의 보상 게이트 라인들 중 제m 및 제m+1 보상 게이트 라인들은 상기 복수의 게이트 구동 회로들 중 제k+1 게이트 구동 회로에 의해 동시에 구동될 수 있다.
일 예에 따르면, 상기 m+1는 2k와 동일할 수 있다.
일 예에 따르면, 상기 제k 게이트 구동 회로는, 상기 주변 영역의 일측에 배치되고, 상기 제m 및 제m+1 초기화 게이트 라인들과 상기 제n 및 제n+1 보상 게이트 라인들의 제1 부분들에 제1 게이트 신호를 출력하도록 구성되는 일측 게이트 구동 회로; 및 상기 주변 영역의 타측에 배치되고, 상기 제m 및 제m+1 초기화 게이트 라인들과 상기 제n 및 제n+1 보상 게이트 라인들의 제2 부분들에 상기 제1 게이트 신호와 동일한 제2 게이트 신호를 출력하도록 구성되는 타측 게이트 구동 회로를 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 화소행들에 각각 배열되는 복수의 스캔 라인들; 상기 주변 영역 상에 열 방향을 따라 배열되고, 상기 복수의 스캔 라인들을 순차적으로 구동하는 복수의 스캔 구동 회로들; 및 상기 비표시 영역 상에 배치되는 복수의 스캔 연결 라인들을 더 포함하고, 상기 복수의 스캔 라인들 중 상기 제n 및 제n+1 스캔 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고, 상기 제n 스캔 라인의 상기 제1 부분과 상기 제n 스캔 라인의 상기 제2 부분은 상기 복수의 스캔 연결 라인들 중 제1 스캔 연결 라인을 통해 서로 전기적으로 연결되고, 상기 제n+1 스캔 라인의 상기 제1 부분과 상기 제n+1 스캔 라인의 상기 제2 부분은 상기 복수의 스캔 연결 라인들 중 제2 스캔 연결 라인을 통해 서로 전기적으로 연결될 수 있다.
일 예에 따르면, 상기 제1 스캔 연결 라인은 상기 제n 스캔 라인의 상기 제1 부분과 상기 제n 스캔 라인의 상기 제2 부분을 서로 전기적으로 연결하는 제1 스캔 연결 전극; 및 상기 제n 스캔 라인의 상기 제1 부분과 상기 제n 스캔 라인의 상기 제2 부분을 서로 전기적으로 연결하는 제2 스캔 연결 전극을 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제1 스캔 연결 전극을 포함하는 제1 도전층; 상기 제1 도전층 상의 반도체층; 및 상기 반도체층 상에 배치되고, 상기 제2 스캔 연결 전극을 포함하는 제2 도전층을 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 화소행들에 각각 배열되는 복수의 발광 제어 라인들; 및 상기 주변 영역 상에 열 방향을 따라 배열되는 복수의 발광 제어 구동 회로들을 더 포함하고, 상기 복수의 발광 제어 라인들 중 상기 제n 및 제n+1 발광 제어 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되고 전기적으로 절연되는 제1 부분과 제2 부분을 갖고, 상기 제n 및 제n+1 발광 제어 라인들의 상기 제1 부분들은 상기 복수의 발광 제어 구동 회로들 중 상기 주변 영역의 일측에 배치되는 제1 발광 제어 구동 회로에 의해 동시에 구동되고, 상기 제n 및 제n+1 발광 제어 라인들의 상기 제2 부분들은 상기 복수의 발광 제어 구동 회로들 중 상기 주변 영역의 타측에 배치되는 제2 발광 제어 구동 회로에 의해 동시에 구동될 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 화소행들에 각각 배열되는 복수의 발광 제어 라인들; 상기 주변 영역 상에 열 방향을 따라 배열되는 복수의 발광 제어 구동 회로들; 및 상기 비표시 영역 상에 배치되는 발광 제어 연결 라인을 더 포함하고, 상기 복수의 발광 제어 라인들 중 상기 제n 및 제n+1 발광 제어 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고, 상기 제n 및 제n+1 발광 제어 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 발광 제어 라인들의 상기 제2 부분들은 상기 발광 제어 연결 라인을 통해 서로 전기적으로 연결될 수 있다.
일 예에 따르면, 상기 복수의 화소들 중 제n 화소행에 배치되는 화소들 각각은, 발광 소자; 게이트-소스 전압에 따라 상기 발광 소자로 흐르는 전류를 제어하는 구동 트랜지스터; 스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터에 전달하는 스캔 트랜지스터; 상기 복수의 초기화 게이트 라인들 중 제n 초기화 게이트 라인을 통해 전달되는 신호에 응답하여 초기화 전압을 상기 구동 트랜지스터의 게이트에 인가하는 게이트 초기화 트랜지스터; 및 상기 제n 보상 게이트 라인을 통해 전달되는 신호에 응답하여 상기 구동 트랜지스터의 드레인과 게이트를 서로 연결하는 보상 트랜지스터를 포함할 수 있다.
일 예에 따르면, 상기 게이트 초기화 트랜지스터와 상기 보상 트랜지스터의 도전형은 상기 스캔 트랜지스터의 도전형과 반대일 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 스캔 트랜지스터의 활성 영역을 포함하는 제1 반도체층; 상기 게이트 초기화 트랜지스터의 활성 영역과 상기 보상 트랜지스터의 활성 영역을 포함하는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 적어도 하나의 도전층을 더 포함할 수 있다.
일 예에 따르면, 상기 제1 반도체층은 실리콘 반도체 물질을 포함하고, 상기 제2 반도체층은 산화물 반도체 물질을 포함할 수 있다.
일 예에 따르면, 상기 제n 보상 게이트 라인을 통해 전달되는 신호의 온-구간 길이는 상기 스캔 신호의 온-구간 길이의 두 배와 같거나 이보다 클 수 있다.
일 예에 따르면, 상기 기판은 상기 투과 영역에 대응하는 관통홀을 가질 수 있다.
본 발명의 다른 관점에 따르면, 투과 영역, 상기 투과 영역의 적어도 일부를 둘러싼 표시 영역, 상기 투과 영역과 상기 표시 영역 사이의 비표시 영역, 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판; 상기 표시 영역 상에 화소행들과 화소열들을 따라 배열되는 복수의 화소들; 상기 화소행들에 각각 배열되는 복수의 게이트 라인들; 상기 비표시 영역 상에 배치되는 복수의 게이트 연결 라인들을 포함하고, 상기 복수의 게이트 라인들 중 제m 및 제m+1 게이트 라인들 및 제n 및 제n+1 게이트 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고, 상기 제m 및 제m+1, 제n 및 제n+1 게이트 라인들의 상기 제1 부분들은 상기 주변 영역에서 서로 연결되고, 상기 제m 및 제m+1 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제1 게이트 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치(n은 자연수이고, m은 n+1보다 큰 자연수임)가 제공된다.
일 예에 따르면, 상기 제n 및 제n+1 게이트 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제2 게이트 연결 라인을 통해 서로 전기적으로 연결될 수 있다.
일 예에 따르면, 상기 제1 게이트 연결 라인은 상기 제n 및 제n+1 게이트 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 게이트 라인들의 상기 제2 부분들 서로 전기적으로 연결할 수 있다.
일 예에 따르면, 상기 제m 및 제m+1, 제n 및 제n+1 게이트 라인들의 상기 제2 부분들은 상기 주변 영역에서 서로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 비표시 영역이 축소된 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 2는 도 1의 전자 기기를 I-I'을 따라 절취한 예시적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 10은 본 발명의 일 실시예에 따른 복수의 화소들이 구동되는 방법을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 다른 실시예에 따른 복수의 화소들이 구동되는 방법을 설명하기 위한 타이밍도이다.
도 12 및 도 13은 도 9의 표시 장치를 II-II'을 따라 절취한 예시적인 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 전자 기기(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다.
다른 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터 페시아(center fascia) 또는 대시보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다. 도 1에서는 설명의 편의를 위해 일 실시예에 따른 전자 기기(1)가 스마트 폰으로 사용되는 것을 도시한다.
전자 기기(1)는 평면상 직사각형 형태로 이루어질 수 있다. 예를 들어, 전자 기기(1)는 도 1과 같이 ±x 방향의 단변과 ±y 방향의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. ±x 방향의 단변과 ±y 방향의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 전자 기기(1)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 타원형, 또는 비정형 형상으로 형성될 수 있다.
전자 기기(1)는 투과 영역(TA) 및 투과 영역(TA)을 적어도 부분적으로 둘러싸는 표시 영역(DA)을 포함할 수 있다. 전자 기기(1)는 투과 영역(TA)과 표시 영역(DA) 사이에 위치하는 비표시 영역(NDA), 및 표시 영역(DA)의 외측, 예컨대 표시 영역(DA)을 둘러싸도록 주변 영역(PA)을 포함할 수 있다.
투과 영역(TA)은 표시 영역(DA)의 내측에 위치할 수 있다. 일 실시예로, 투과 영역(TA)은 도 1에 도시된 바와 같이 표시 영역(DA)의 좌상측에 배치될 수 있다. 또는, 투과 영역(TA)은 표시 영역(DA)의 중앙에 배치되거나, 표시 영역(DA)의 우상측에 배치되는 것과 같이 다양하게 배치될 수 있다. 본 명세서의 평면도 상에서 "좌", "우", "상", "하"는 전자 기기(1)의 수직한 방향에서 전자 기기(1)를 바라보았을 때의 방향을 가리킨다. 예를 들어, "좌"는 -x 방향, "우"는 +x 방향, "상"은 +y 방향, "하"는 -y 방향을 가리킨다. 도 1에서는 투과 영역(TA)이 하나 배치된 것을 도시하나, 다른 실시예로서 투과 영역(TA)은 복수로 구비될 수 있다.
전자 기기(1)는 표시 영역(DA)에 배치된 복수의 화소(PX)들을 이용하여 이미지를 제공할 수 있다. 화소(PX)들 각각은 표시 요소를 구비할 수 있다. 화소(PX)들 각각은 유기 발광 다이오드(Organic Light-Emitting Diode, OLED)와 같은 표시 요소를 포함할 수 있다. 각 화소(PX)는 유기 발광 다이오드를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색 부화소, 녹색 부화소 및 청색 부화소 중 하나일 수 있다.
도 2는 도 1의 전자 기기를 I-I'을 따라 절취한 예시적인 단면도이다.
도 2를 참조하면, 전자 기기(1)는 표시 장치(10) 및 표시 장치(10)의 투과 영역(TA)에 배치되는 컴포넌트(70)를 포함할 수 있다. 표시 장치(10) 및 컴포넌트(70)는 하우징(HS)에 수용될 수 있다.
표시 장치(10)는 표시 요소층(20), 입력 감지층(40), 광학 기능층(50), 및 커버 윈도우(60)를 포함할 수 있다.
표시 요소층(20)은 이미지를 표시하기 위하여 빛을 방출하는 표시 요소(또는 발광 요소)들을 포함할 수 있다. 표시 요소는 발광 다이오드, 예컨대 유기 발광층을 포함하는 유기 발광 다이오드를 포함할 수 있다.
다른 실시예로, 발광 다이오드는 무기물을 포함하는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN 접합 다이오드를 포함할 수 있다. 상기 PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 상기 무기 발광 다이오드는 수~수백 마이크로미터의 폭을 가질 수 있으며, 일부 실시예에서 무기 발광 다이오드는 마이크로 LED로 지칭될 수 있다. 또 다른 실시예로, 표시 요소층(20)은 양자점 발광 다이오드를 포함할 수 있다.
즉, 표시 요소층(20)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
입력 감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표 정보를 획득할 수 있다. 입력 감지층(40)은 감지 전극(sensing electrode 또는 touch electrode) 및 감지 전극과 연결된 신호 라인(trace line)들을 포함할 수 있다. 입력 감지층(40)은 표시 요소층(20) 위에 배치될 수 있다. 입력 감지층(40)은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력 감지층(40)은 표시 요소층(20) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력 감지층(40)은 표시 요소층(20)을 형성하는 공정 이후에 연속적으로 이뤄질 수 있으며, 이 경우 점착층은 입력 감지층(40)과 표시 요소층(20) 사이에 개재되지 않을 수 있다. 도 2에는 입력 감지층(40)이 표시 요소층(20)과 광학 기능층(50) 사이에 개재된 것을 도시하지만, 다른 실시예로서 입력 감지층(40)은 광학 기능층(50) 위에 배치될 수 있다.
광학 기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 커버 윈도우(60)를 통해 외부에서 표시 장치(10)을 향해 입사하는 빛(외부 광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입의 편광자는 연신형 합성수지 필름을 포함하고, 액정 코팅타입의 편광자는 소정의 배열로 배열된 액정들을 포함할 수 있다.
다른 실시예로, 반사 방지층은 블랙 매트릭스와 컬러 필터들을 포함할 수 있다. 컬러 필터들은 표시 요소층(20)의 발광 다이오드들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 수 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부 광 반사율이 감소될 수 있다.
광학 기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 표시 요소층(20)에서 방출되는 빛의 출광 효율을 향상시키거나, 색 편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학 기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
표시 장치(10)는 개구(10H)를 포함할 수 있다. 이와 관련하여, 도 2는 표시 요소층(20), 입력 감지층(40), 및 광학 기능층(50)이 각각 제1 내지 제3 개구(20H, 40H, 50H)를 포함하며, 제1 내지 제3 개구(20H, 40H, 50H)들이 서로 중첩되는 것을 도시한다.
제1 개구(20H)는 표시 요소층(20)의 상면으로부터 바닥면을 관통할 수 있고, 제2 개구(40H)는 입력 감지층(40)의 상면으로부터 바닥면을 관통할 수 있으며, 제3 개구(50H)는 광학 기능층(50)의 상면으로부터 바닥면을 관통할 수 있다.
표시 장치(10)의 개구(10H), 예컨대 제1 내지 제3 개구(20H, 40H, 50H)들은 투과 영역(TA)에 서로 중첩하도록 위치할 수 있다. 제1 내지 제3 개구(20H, 40H, 50H)의 크기(또는 직경)은 서로 같을 수 있다. 다른 예로, 제1 내지 제3 개구(20H, 40H, 50H)의 크기(또는 직경)은 서로 다를 수 있다.
다른 실시예로, 표시 요소층(20), 입력 감지층(40), 및 광학 기능층(50) 중 적어도 하나는 개구를 포함하지 않을 수 있다. 예컨대, 표시 요소층(20), 입력 감지층(40), 및 광학 기능층(50) 중에서 선택된 어느 하나, 또는 두 개의 구성 요소는 개구를 포함하지 않을 수 있다.
커버 윈도우(60)는 광학 기능층(50) 상에 배치될 수 있다. 커버 윈도우(60)는 광학 기능층(50)과의 사이에 개재된 광학 투명 점착제(OCA, optical clear adhesive)와 같은 점착층을 통해 결합될 수 있다. 커버 윈도우(60)는 글래스재 또는 플라스틱재를 포함할 수 있다. 플라스틱재는 폴리에테르설폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트, 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다.
커버 윈도우(60)는 가요성을 갖는 윈도우를 포함할 수 있다. 예컨대, 커버 윈도우(60)는 폴리이미드 윈도우, 또는 초박형 글래스(ultra-thin glass) 윈도우를 포함할 수 있다.
투과 영역(TA)은 전자 기기(1)에 다양한 기능을 부가하기 위한 컴포넌트(70)가 위치하는 일종의 컴포넌트 영역(예, 센서 영역, 카메라 영역, 스피커 영역 등)일 수 있다. 컴포넌트(70)는 표시 장치(10)의 개구(10H)와 중첩하게 배치될 수 있다.
컴포넌트(70)는 전자 요소를 포함할 수 있다. 예컨대, 컴포넌트(70)는 빛이나 음향을 이용하는 전자 요소일 수 있다. 예컨대, 전자 요소는 적외선 센서와 같이 빛을 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다.
빛을 이용하는 전자 요소는 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 투과 영역(TA)은 컴포넌트(70)로부터 외부로 출력되거나 외부로부터 전자 요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 영역에 해당할 수 있다.
다른 실시예로, 전자 기기(1)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(70)는 시계 바늘이나 소정의 정보(예를 들어, 차량 속도 등)를 지시하는 바늘 등을 포함하는 부재일 수 있다. 이 경우, 바늘과 같은 컴포넌트(70)가 외부로 노출될 수 있도록 커버 윈도우(60)는 도 2에 도시된 것과 달리 투과 영역(TA)에 위치하는 개구를 포함할 수 있다. 또는, 전자 기기(1)가 스피커와 같은 컴포넌트(70)를 포함하는 경우에도 커버 윈도우(60)는 투과 영역(TA)에 대응하는 개구를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 3을 참조하면, 표시 장치(10)는 투과 영역(TA), 표시 영역(DA), 비표시 영역(NDA), 및 주변 영역(PA)을 포함할 수 있다. 비표시 영역(NDA)은 투과 영역(TA)의 적어도 일부를 둘러쌀 수 있다. 비표시 영역(NDA)은 빛을 방출하는 유기 발광 다이오드와 같은 표시 요소가 배치되지 않은 영역으로, 후술할 바와 같이 비표시 영역(NDA)에는 투과 영역(TA) 주변에 구비된 화소(PX)들에 신호를 제공하는 신호 라인들이 지나갈 수 있다. 표시 장치(10)는 투과 영역(TA)에 대응하는 개구(10H)를 포함할 수 있다.
표시 장치(10)는 기판(100)을 포함하므로, 기판(100)이 투과 영역(TA), 표시 영역(DA), 비표시 영역(NDA), 및 주변 영역(PA)을 포함(또는 정의)한다고 할 수도 있다. 또한, 기판(100)은 투과 영역(TA)에 대응하는 개구를 포함할 수도 있다.
표시 장치(10)는 표시 영역(DA)에 배치된 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)들은 화소행들과 화소열들을 따라 배열될 수 있다. 화소행들은 각각 행 방향(예를 들어, ±x 방향)으로 연장되고, 화소열들은 각각 열 방향(예를 들어, ±y 방향)으로 연장될 수 있다.
표시 장치(10)은 각 화소(PX)의 발광 다이오드에서 방출되는 빛, 예컨대 적색, 녹색, 청색의 빛을 이용하여 이미지를 표시할 수 있다. 각 화소(PX)의 발광 다이오드는 도 8에서 후술할 바와 같이 유기 발광 다이오드(OLED)를 포함할 수 있으며, 각 유기 발광 다이오드(OLED)는 화소 회로(PC)에 전기적으로 연결될 수 있다. 도 8은 발광 다이오드가 유기 발광 다이오드(OLED)를 포함하는 것을 도시하고 있으나, 다른 실시예로서 표시 장치(10)은 유기 발광 다이오드(OLED) 대신에 앞서 설명한 무기 발광 다이오드를 포함할 수 있음은 앞서 설명한 바와 같다.
화소(PX)들 각각은 주변 영역(PA)에 배치된 외곽 회로들과 전기적으로 연결될 수 있다. 주변 영역(PA)에는 복수의 게이트 구동 회로(GDC)들이 배치될 수 있다. 게이트 구동 회로(GDC)들은 도 3에 도시된 바와 같이 주변 영역(PA) 상에 열 방향(예를 들어, ±x 방향)을 따라 배열될 수 있다.
게이트 구동 회로(GDC)들은 각각 화소행들에 각각 배열되는 복수의 보상 게이트 라인(GC)들 및 복수의 초기화 게이트 라인(GI)들과 연결될 수 있다. 게이트 구동 회로(GDC)들은 각각 행 방향(예를 들어, ±x 방향)으로 연장된 보상 게이트 라인(GC)들 및 초기화 게이트 라인(GI)들과 연결될 수 있다.
보상 게이트 라인(GC)들은 각각 동일 행에 위치하는 화소(PX)들에 연결될 수 있다. 보상 게이트 라인(GC)들은 각각 동일 행에 위치하는 화소(PX)들에 전기적 신호를 순차적으로 전달할 수 있다. 예를 들어, 도 3에 도시된 바와 같이 복수의 보상 게이트 라인(GC)들 중 제n 보상 게이트 라인(GCn)은 n번째 행에 위치하는 제n 화소(PXn)들에 연결될 수 있고, 제n 화소(PXn)들에 전기적 신호를 순차적으로 전달할 수 있다. 또한, 복수의 보상 게이트 라인(GC)들 중 제n+1 보상 게이트 라인(GCn+1)은 n+1번째 행에 위치하는 제n+1 화소(PXn+1)들에 연결될 수 있고, 제n+1 화소(PXn+1)들에 전기적 신호를 순차적으로 전달할 수 있다. 여기서, n은 자연수이다.
초기화 게이트 라인(GI)들은 각각 동일 행에 위치하는 화소(PX)들에 연결될 수 있다. 초기화 게이트 라인(GI)들은 각각 동일 행에 위치하는 화소(PX)들에 전기적 신호를 순차적으로 전달할 수 있다. 예를 들어, 도 3에 도시된 바와 같이 복수의 초기화 게이트 라인(GI)들 중 제m 초기화 게이트 라인(GIm)은 m번째 행에 위치하는 제m 화소(PXm)들에 연결될 수 있고, 제m 화소(PXm)들에 전기적 신호를 순차적으로 전달할 수 있다. 또한, 복수의 초기화 게이트 라인(GI)들 중 제m+1 초기화 게이트 라인(GIm+1)은 m+1번째 행에 위치하는 제m+1 화소(PXm+1)들에 연결될 수 있고, 제m+1 화소(PXm+1)들에 전기적 신호를 순차적으로 전달할 수 있다. 여기서, m은 n+1보다 큰 자연수이다.
m은 n+1보다 크므로, 제n+1 화소행과 제m 화소행 사이에는 복수의 화소행들이 배치될 수 있다. 일 예로, 제n+1 화소행과 제m 화소행 사이에는 짝수 개의 화소행들이 배치될 수 있다. 예컨대, 제n+1 화소행과 제m 화소행 사이에는 2개의 화소행들이 배치될 수 있다.
또는, 제m 화소행은 제n+1 화소행의 다음 화소행일 수 있다. 즉, m은 n+2일 수 있다.
일 실시예에 있어서, 게이트 구동 회로(GDC)들 각각은 복수의 보상 게이트 라인(GC)들을 동시에 구동하고, 복수의 초기화 게이트 라인(GI)들을 동시에 구동할 수 있다. 동일한 게이트 구동 회로(GDC)에 의해 구동되는 보상 게이트 라인(GC)들 및 초기화 게이트 라인(GI)들은 주변 영역(PA)에서 서로 연결될 수 있다.
예를 들어, 도 3에 도시된 바와 같이 복수의 게이트 구동 회로(GDC)들 중 제k 게이트 구동 회로(GDCk)는 복수의 보상 게이트 라인(GC)들 중 제n 보상 게이트 라인(GCn) 및 제n+1 보상 게이트 라인(GCn+1), 및 복수의 초기화 게이트 라인(GI)들 중 제m 초기화 게이트 라인(GIm) 및 제m+1 초기화 게이트 라인(GIm+1)을 동시에 구동할 수 있다. 제n 보상 게이트 라인(GCn), 제n+1 보상 게이트 라인(GCn+1), 제m 초기화 게이트 라인(GIm), 및 제m+1 초기화 게이트 라인(GIm+1)은 주변 영역(PA)에서 서로 연결될 수 있다. 여기서, k는 자연수이다.
도 3은 게이트 구동 회로(GDC)들 각각이 2개의 보상 게이트 라인(GC)들 및 2개의 초기화 게이트 라인(GI)들을 동시에 구동하도록 도시하고 있으나, 게이트 구동 회로(GDC)들 각각이 동시에 구동하는 보상 게이트 라인(GC)들의 개수 및/또는 초기화 게이트 라인(GI)들의 개수는 다양하게 변경될 수 있다.
일 실시예에 있어서, 복수의 보상 게이트 라인(GC)들 중 투과 영역(TA)과 행 방향(예를 들어, ±x 방향)으로 인접한 보상 게이트 라인(GC)들 각각은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이 복수의 보상 게이트 라인(GC)들 중 제n 보상 게이트 라인(GCn)은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분(GCan)과 제2 부분(GCbn)을 가질 수 있다. 복수의 보상 게이트 라인(GC)들 중 제n+1 보상 게이트 라인(GCn+1)은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분(GCan+1)과 제2 부분(GCbn+1)을 가질 수 있다.
일 실시예에 있어서, 복수의 초기화 게이트 라인(GI)들 중 투과 영역(TA)과 행 방향(예를 들어, ±x 방향)으로 인접한 초기화 게이트 라인(GI)들은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이 복수의 초기화 게이트 라인(GI)들 중 제m 초기화 게이트 라인(GIm)은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분(GIam)과 제2 부분(GIbm)을 가질 수 있다. 복수의 초기화 게이트 라인(GI)들 중 제m+1 초기화 게이트 라인(GIm+1)은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분(GIam+1)과 제2 부분(GIbm+1)을 가질 수 있다.
투과 영역(TA)과 표시 영역(DA) 사이의 비표시 영역(NDA) 상에는 복수의 게이트 연결 라인(GCL)들이 배치될 수 있다. 게이트 연결 라인(GCL)들은 각각 투과 영역(TA)에 형성된 표시 장치(10)의 개구(10H)의 에지를 따라 비표시 영역(NDA)에서 우회할 수 있다.
게이트 연결 라인(GCL)들은 각각 상호 이격된 보상 게이트 라인(GC)들의 제1 부분들과 보상 게이트 라인(GC)들의 제2 부분들을 전기적으로 연결할 수 있다. 또한, 게이트 연결 라인(GCL)들은 각각 상호 이격된 초기화 게이트 라인(GI)들의 제1 부분들과 초기화 게이트 라인(GI)들의 제2 부분들을 전기적으로 연결할 수 있다.
예를 들어, 도 3에 도시된 바와 같이 제n 보상 게이트 라인(GCn)의 제1 부분(GCan) 및 제n+1 보상 게이트 라인(GCn+1)의 제1 부분(GCan+1)과, 제n 보상 게이트 라인(GCn)의 제2 부분(GCbn) 및 제n+1 보상 게이트 라인(GCn+1)의 제2 부분(GCbn+1)은 복수의 게이트 연결 라인(GCL)들 중 제1 게이트 연결 라인(GCL1)을 통해 서로 전기적으로 연결될 수 있다. 또한, 제m 초기화 게이트 라인(GIm)의 제1 부분(GIam) 및 제m+1 초기화 게이트 라인(GIm+1)의 제1 부분(GIam+1)과, 제m 초기화 게이트 라인(GIm)의 제2 부분(GIbm) 및 제m+1 초기화 게이트 라인(GIm+1)의 제2 부분(GIbm+1)은 복수의 게이트 연결 라인(GCL)들 중 제2 게이트 연결 라인(GCL2)을 통해 서로 전기적으로 연결될 수 있다.
이처럼, 복수의 보상 게이트 라인(GC)들 중 동일한 게이트 구동 회로(GDC)에 의해 구동되는 보상 게이트 라인(GC)들의 제1 부분들과 제2 부분들은 하나의 게이트 연결 라인(GCL)을 통해 서로 전기적으로 연결될 수 있다. 복수의 초기화 게이트 라인(GI)들 중 동일한 게이트 구동 회로(GDC)에 의해 구동되는 초기화 게이트 라인(GI)들의 제1 부분들과 제2 부분들은 하나의 게이트 연결 라인(GCL)을 통해 서로 전기적으로 연결될 수 있다. 이러한 경우, 투과 영역(TA)을 우회하는 게이트 연결 라인(GCL)들의 개수가 감소하므로, 비표시 영역(NDA)이 축소될 수 있다. 따라서, 상대적으로 표시 영역(DA)이 증가할 수 있다.
투과 영역(TA)에 의해 서로 이격된 보상 게이트 라인(GC)들의 제1 부분들과 보상 게이트 라인(GC)들의 제2 부분들은 게이트 연결 라인(GCL)들을 통해 각각 연결되므로, 보상 게이트 라인(GC)들의 제2 부분들에 전기적 신호가 전달될 수 있다. 투과 영역(TA)에 의해 서로 이격된 초기화 게이트 라인(GI)들의 제1 부분들과 초기화 게이트 라인(GI)들의 제2 부분들은 게이트 연결 라인(GCL)들을 통해 각각 연결되므로, 초기화 게이트 라인(GI)들의 제2 부분들에 전기적 신호가 전달될 수 있다.
도 3은 게이트 구동 회로(GDC)들이 주변 영역(PA)의 일측에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 게이트 구동 회로(GDC)들은 주변 영역(PA)의 타측에도 배치될 수 있다. 즉, 게이트 구동 회로(GDC)들은 주변 영역(PA)의 일측 및/또는 주변 영역(PA)의 타측에 배치될 수 있다. 후술할 도 9는 게이트 구동 회로(GDC)들이 주변 영역(PA)의 일측 및 타측에 각각 배치되는 경우를 도시한다.
주변 영역(PA)의 타측에 배치된 게이트 구동 회로(GDC)들은 보상 게이트 라인(GC)들의 제2 부분들 및 초기화 게이트 라인(GI)들의 제2 부분들과 연결될 수 있다. 주변 영역(PA)의 타측에 배치된 게이트 구동 회로(GDC)들은 보상 게이트 라인(GC)들의 제2 부분들 및 초기화 게이트 라인(GI)들의 제2 부분들을 구동할 수 있다.
투과 영역(TA)이 표시 영역(DA)의 일측에 형성되는 경우, 보상 게이트 라인(GC)들의 제1 부분들의 길이와 보상 게이트 라인(GC)들의 제2 부분들의 길이는 상이할 수 있다. 예컨대, 투과 영역(TA)이 표시 영역(DA)의 좌상측에 배치되는 경우, 보상 게이트 라인(GC)들의 제2 부분들의 길이는 보상 게이트 라인(GC)들의 제1 부분들의 길이보다 클 수 있다. 이러한 길이 차이에 의해 전기적 신호(예를 들어, 스캔 신호)의 로드 차이가 발생할 수 있으나, 보상 게이트 라인(GC)들의 제1 부분들과 보상 게이트 라인(GC)들의 제2 부분들이 게이트 연결 라인(GCL)들을 통해 각각 서로 연결되므로, 상기 로드 차이가 상쇄될 수 있다. 보상 게이트 라인(GC)을 기준으로 설명하였으나, 초기화 게이트 라인(GI)도 동일하게 적용될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다. 도 4는 도 3의 변형 실시예로, 게이트 연결 라인의 구조에서 차이가 있다.
도 4를 참조하면, 게이트 구동 회로(GDC)들 각각은 복수의 보상 게이트 라인(GC)들을 동시에 구동하고, 복수의 초기화 게이트 라인(GI)들을 동시에 구동할 수 있다. 예를 들어, 복수의 게이트 구동 회로(GDC)들 중 제k 게이트 구동 회로(GDCk)는 복수의 보상 게이트 라인(GC)들 중 제n 보상 게이트 라인(GCn) 및 제n+1 보상 게이트 라인(GCn+1), 및 복수의 초기화 게이트 라인(GI)들 중 제m 초기화 게이트 라인(GIm) 및 제m+1 초기화 게이트 라인(GIm+1)을 동시에 구동할 수 있다. 여기서, k, n은 자연수이고, m은 n+1보다 큰 자연수이다.
일 실시예에 있어서, 복수의 보상 게이트 라인(GC)들 및 복수의 초기화 게이트 라인(GI)들 중 동일한 게이트 구동 회로(GDC)에 의해 구동되는 보상 게이트 라인(GC)들 및 초기화 게이트 라인(GI)들의 제1 부분들과 제2 부분들은 하나의 게이트 연결 라인(GCL)을 통해 서로 전기적으로 연결될 수 있다.
예를 들어, 전술한 바와 같이 제k 게이트 구동 회로(GDCk)는 제n 보상 게이트 라인(GCn), 제n+1 보상 게이트 라인(GCn+1), 제m 초기화 게이트 라인(GIm), 및 제m+1 초기화 게이트 라인(GIm+1)을 동시에 구동할 수 있다. 이때, 제n 보상 게이트 라인(GCn)의 제1 부분(GCan), 제n+1 보상 게이트 라인(GCn+1)의 제1 부분(GCan+1), 제m 초기화 게이트 라인(GIm)의 제1 부분(GIam), 및 제m+1 초기화 게이트 라인(GIm+1)의 제1 부분(GIam+1)과, 제n 보상 게이트 라인(GCn)의 제2 부분(GCbn), 제n+1 보상 게이트 라인(GCn+1)의 제2 부분(GCbn+1), 제m 초기화 게이트 라인(GIm)의 제2 부분(GIbm), 및 제m+1 초기화 게이트 라인(GIm+1)의 제2 부분(GIbm+1)은 게이트 연결 라인(GCL)을 통해 서로 전기적으로 연결될 수 있다.
이처럼, 동일한 게이트 구동 회로(GDC)에 의해 구동되는 보상 게이트 라인(GC)들 및 초기화 게이트 라인(GI)들의 제1 부분들과 제2 부분들은 하나의 게이트 연결 라인(GCL)을 통해 서로 전기적으로 연결되는 경우, 투과 영역(TA)을 우회하는 게이트 연결 라인(GCL)들의 개수가 감소하므로, 비표시 영역(NDA)이 축소될 수 있다. 따라서, 상대적으로 표시 영역(DA)이 증가할 수 있다. 또한, 보상 게이트 라인(GC)들 및 초기화 게이트 라인(GI)들의 제1 부분들과 제2 부분들의 길이 차이에 의한 로드 차이도 감소(또는, 상쇄)할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 5를 참조하면, 주변 영역(PA)에는 복수의 스캔 구동 회로(SDC)들이 배치될 수 있다. 스캔 구동 회로(SDC)들은 도 3에 도시된 바와 같이 주변 영역(PA) 상에 열 방향(예를 들어, ±x 방향)을 따라 배열될 수 있다.
스캔 구동 회로(SDC)들은 각각 화소행들에 각각 배열되는 복수의 스캔 라인(GW)들과 연결될 수 있다. 스캔 구동 회로(SDC)들은 각각 행 방향(예를 들어, ±x 방향)으로 연장된 스캔 라인(GW)들과 연결될 수 있다. 스캔 구동 회로(SDC)들은 스캔 라인(GW)들을 순차적으로 구동할 수 있다.
스캔 라인(GW)들은 각각 동일 행에 위치하는 화소(PX)들에 연결될 수 있다. 스캔 라인(GW)들은 각각 동일 행에 위치하는 화소(PX)들에 전기적 신호를 순차적으로 전달할 수 있다. 예를 들어, 도 5에 도시된 바와 같이 복수의 스캔 라인(GW)들 중 제n 스캔 라인(GWn)은 n번째 행에 위치하는 제n 화소(PXn)들에 연결될 수 있고, 제n 화소(PXn)들에 전기적 신호를 순차적으로 전달할 수 있다. 또한, 복수의 스캔 라인(GW)들 중 제n+1 스캔 라인(GWn+1)은 n+1번째 행에 위치하는 제n+1 화소(PXn+1)들에 연결될 수 있고, 제n+1 화소(PXn+1)들에 전기적 신호를 순차적으로 전달할 수 있다. 여기서, n은 자연수이다.
일 실시예에 있어서, 복수의 스캔 라인(GW)들 중 투과 영역(TA)과 행 방향(예를 들어, ±x 방향)으로 인접한 스캔 라인(GW)들 각각은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 가질 수 있다. 예를 들어, 도 5에 도시된 바와 같이 복수의 스캔 라인(GW)들 중 제n 스캔 라인(GWn)은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분(GWan)과 제2 부분(GWbn)을 가질 수 있다. 복수의 스캔 라인(GW)들 중 제n+1 스캔 라인(GWn+1)은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분(GWan+1)과 제2 부분(GWbn+1)을 가질 수 있다.
투과 영역(TA)과 표시 영역(DA) 사이의 비표시 영역(NDA) 상에는 복수의 스캔 연결 라인(SCL)들이 배치될 수 있다. 스캔 연결 라인(SCL)들은 각각 투과 영역(TA)에 형성된 표시 장치(10)의 개구(10H)의 에지를 따라 비표시 영역(NDA)에서 우회할 수 있다.
스캔 연결 라인(SCL)들은 각각 상호 이격된 스캔 라인(GW)들의 제1 부분들과 스캔 라인(GW)들의 제2 부분들을 전기적으로 연결할 수 있다.
예를 들어, 도 5에 도시된 바와 같이 제n 스캔 라인(GWn)의 제1 부분(GWan)과 제n 스캔 라인(GWn)의 제2 부분(GWbn)은 복수의 스캔 연결 라인(SCL)들 중 제1 스캔 연결 라인(SCL1)을 통해 서로 전기적으로 연결될 수 있다. 또한, 제n+1 스캔 라인(GWn+1)의 제1 부분(GWan+1)과 제n+1 스캔 라인(GWn+1)의 제2 부분(GWbn+1)은 복수의 스캔 연결 라인(SCL)들 중 제2 스캔 연결 라인(SCL2)을 통해 서로 전기적으로 연결될 수 있다.
투과 영역(TA)에 의해 서로 이격된 스캔 라인(GW)들의 제1 부분들과 스캔 라인(GW)들의 제2 부분들은 스캔 연결 라인(SCL)들을 통해 각각 연결되므로, 스캔 라인(GW)들의 제2 부분들에 전기적 신호가 전달될 수 있다.
도 5는 스캔 구동 회로(SDC)들이 주변 영역(PA)의 일측에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 스캔 구동 회로(SDC)들은 주변 영역(PA)의 타측에도 배치될 수 있다. 즉, 스캔 구동 회로(SDC)들은 주변 영역(PA)의 일측 및/또는 주변 영역(PA)의 타측에 배치될 수 있다. 후술할 도 9는 스캔 구동 회로(SDC)들이 주변 영역(PA)의 일측 및 타측에 각각 배치되는 경우를 도시한다.
주변 영역(PA)의 타측에 배치된 스캔 구동 회로(SDC)들은 스캔 라인(GW)들의 제2 부분들과 연결될 수 있다. 주변 영역(PA)의 타측에 배치된 스캔 구동 회로(SDC)들은 스캔 라인(GW)들의 제2 부분들을 구동할 수 있다.
투과 영역(TA)이 표시 영역(DA)의 일측에 형성되는 경우, 스캔 라인(GW)들의 제1 부분들의 길이와 스캔 라인(GW)들의 제2 부분들의 길이는 상이할 수 있다. 예컨대, 투과 영역(TA)이 표시 영역(DA)의 좌상측에 배치되는 경우, 스캔 라인(GW)들의 제2 부분들의 길이는 스캔 라인(GW)들의 제1 부분들의 길이보다 클 수 있다. 이러한 길이 차이에 의해 전기적 신호(예를 들어, 스캔 신호)의 로드 차이가 발생할 수 있으나, 스캔 라인(GW)들의 제1 부분들과 스캔 라인(GW)들의 제2 부분들이 스캔 연결 라인(SCL)들을 통해 각각 서로 연결되므로, 상기 로드 차이를 감소할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 6을 참조하면, 주변 영역(PA)에는 복수의 발광 제어 구동 회로(EDC)들이 배치될 수 있다. 발광 제어 구동 회로(EDC)들은 도 6에 도시된 바와 같이 주변 영역(PA) 상에 열 방향(예를 들어, ±x 방향)을 따라 배열될 수 있다.
발광 제어 구동 회로(EDC)들은 각각 화소행들에 각각 배열되는 복수의 발광 제어 라인(EM)들과 연결될 수 있다. 발광 제어 구동 회로(EDC)들은 각각 행 방향(예를 들어, ±x 방향)으로 연장된 발광 제어 라인(EM)들과 연결될 수 있다.
발광 제어 구동 회로(EDC)들은 주변 영역(PA)의 일측 및 타측에 각각 배치될 수 있다. 복수의 발광 제어 구동 회로(EDC)들 중 주변 영역(PA)의 일측에 배치되는 발광 제어 구동 회로(EDC)들은 제1 발광 제어 구동 회로(EDC1)로 지칭되고, 주변 영역(PA)의 타측에 배치되는 발광 제어 구동 회로(EDC)들은 제2 발광 제어 구동 회로(EDC2)로 지칭될 수 있다.
발광 제어 라인(EM)들은 각각 동일 행에 위치하는 화소(PX)들에 연결될 수 있다. 발광 제어 라인(EM)들은 각각 동일 행에 위치하는 화소(PX)들에 전기적 신호를 순차적으로 전달할 수 있다. 예를 들어, 도 6에 도시된 바와 같이 복수의 발광 제어 라인(EM)들 중 제n 발광 제어 라인(EMn)은 n번째 행에 위치하는 제n 화소(PXn)들에 연결될 수 있고, 제n 화소(PXn)들에 전기적 신호를 순차적으로 전달할 수 있다. 또한, 복수의 발광 제어 라인(EM)들 중 제n+1 발광 제어 라인(EMn+1)은 n+1번째 행에 위치하는 제n+1 화소(PXn+1)들에 연결될 수 있고, 제n+1 화소(PXn+1)들에 전기적 신호를 순차적으로 전달할 수 있다. 여기서, n은 자연수이다.
일 실시예에 있어서, 복수의 발광 제어 라인(EM)들 중 투과 영역(TA)과 행 방향(예를 들어, ±x 방향)으로 인접한 발광 제어 라인(EM)들 각각은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 가질 수 있다. 예를 들어, 도 6에 도시된 바와 같이 복수의 발광 제어 라인(EM)들 중 제n 발광 제어 라인(EMn)은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분(EMan)과 제2 부분(EMbn)을 가질 수 있다. 복수의 발광 제어 라인(EM)들 중 제n+1 발광 제어 라인(EMn+1)은 투과 영역(TA)에 의해 물리적으로 이격되는 제1 부분(EMan+1)과 제2 부분(EMbn+1)을 가질 수 있다.
발광 제어 라인(EM)들의 제1 부분들은 주변 영역(PA)의 일측에 배치되는 제1 발광 제어 구동 회로(EDC1)들에 의해 구동되고, 발광 제어 라인(EM)들의 제2 부분들은 주변 영역(PA)의 타측에 배치되는 제2 발광 제어 구동 회로(EDC2)들에 의해 구동될 수 있다.
일 실시예에 있어서, 발광 제어 구동 회로(EDC)들 각각은 복수의 발광 제어 라인(EM)들을 동시에 구동할 수 있다. 동일한 발광 제어 구동 회로(EDC)에 의해 구동되는 발광 제어 라인(EM)들은 주변 영역(PA)에서 서로 연결될 수 있다.
예를 들어, 도 6에 도시된 바와 같이 복수의 발광 제어 구동 회로(EDC)들 중 주변 영역(PA)의 일측에 배치되는 제1 발광 제어 구동 회로(EDC1)는 제n 발광 제어 라인(EMn)의 제1 부분(EMan)과 제n+1 발광 제어 라인(EMn+1)의 제1 부분(EMan+1)을 동시에 구동할 수 있다. 복수의 발광 제어 구동 회로(EDC)들 중 주변 영역(PA)의 타측에 배치되는 제2 발광 제어 구동 회로(EDC2)는 제n 발광 제어 라인(EMn)의 제2 부분(EMbn)과 제n+1 발광 제어 라인(EMn+1)의 제2 부분(EMbn+1)을 동시에 구동할 수 있다.
도 6은 발광 제어 구동 회로(EDC)들 각각이 2개의 발광 제어 라인(EM)들을 동시에 구동하도록 도시하고 있으나, 발광 제어 구동 회로(EDC)들 각각이 동시에 구동하는 발광 제어 라인(EM)들의 개수는 다양하게 변경될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다. 도 7는 도 6의 변형 실시예로, 발광 제어 연결 라인의 구조에서 차이가 있다.
도 7을 참조하면, 투과 영역(TA)과 표시 영역(DA) 사이의 비표시 영역(NDA) 상에는 복수의 발광 제어 연결 라인(ECL)들이 배치될 수 있다. 발광 제어 연결 라인(ECL)들은 각각 투과 영역(TA)에 형성된 표시 장치(10)의 개구(10H)의 에지를 따라 비표시 영역(NDA)에서 우회할 수 있다.
발광 제어 연결 라인(ECL)들은 각각 상호 이격된 발광 제어 라인(EM)들의 제1 부분들과 발광 제어 라인(EM)들의 제2 부분들을 전기적으로 연결할 수 있다.
예를 들어, 도 7에 도시된 바와 같이 제n 발광 제어 라인(EMn)의 제1 부분(EMan) 및 제n+1 발광 제어 라인(EMn+1)의 제1 부분(EMan+1)과, 제n 발광 제어 라인(EMn)의 제2 부분(EMbn) 및 제n+1 발광 제어 라인(EMn+1)의 제2 부분(EMbn+1)은 발광 제어 연결 라인(ECL)을 통해 서로 전기적으로 연결될 수 있다.
이처럼, 복수의 발광 제어 라인(EM)들 중 동일한 발광 제어 구동 회로(EDC)에 의해 구동되는 발광 제어 라인(EM)들의 제1 부분들과 제2 부분들은 하나의 발광 제어 연결 라인(ECL)을 통해 서로 전기적으로 연결될 수 있다.
도 7은 발광 제어 구동 회로(EDC)들이 주변 영역(PA)의 일측 및 타측에 각각 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 발광 제어 구동 회로(EDC)들은 주변 영역(PA)의 일측 또는 타측에 배치될 수 있다. 즉, 제1 발광 제어 구동 회로(EDC1)들 또는 제2 발광 제어 구동 회로(EDC2)들 중 하나는 생략될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.
도 8을 참조하면, 하나의 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)에 전기적으로 연결된 발광 소자를 포함할 수 있다. 일 예로, 발광 소자는 유기 발광 다이오드(OLED)일 수 있다.
화소 회로(PC)는, 도 8에 도시된 바와 같이, 복수의 박막 트랜지스터(T1 내지 T7)들 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막 트랜지스터(T1 내지 T7)들 및 스토리지 커패시터(Cst)는 신호 라인(GW, GC, GI, GB, EM, DL)들, 초기화 전압선(VIL) 및 구동 전압선(PL)에 연결될 수 있다. 일부 실시예에서, 신호 라인(GW, GC, GI, GB, EM, DL)들 중 적어도 어느 하나, 초기화 전압선(VIL), 및/또는 구동 전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
박막 트랜지스터는 구동 박막 트랜지스터(T1), 스캔 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 게이트 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 애노드 초기화 박막 트랜지스터(T7)를 포함할 수 있다.
복수의 박막 트랜지스터(T1 내지 T7)들 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
예컨대, 도 8에 도시된 바와 같이, 복수의 박막 트랜지스터(T1 내지 T7)들 중 보상 박막 트랜지스터(T3), 및 게이트 초기화 박막 트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로는, 복수의 박막 트랜지스터(T1 내지 T7)들 중 보상 박막 트랜지스터(T3), 게이트 초기화 박막 트랜지스터(T4), 및 애노드 초기화 박막 트랜지스터(T7)은 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막 트랜지스터(T1 내지 T7)들 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막 트랜지스터(T1 내지 T7)들 모두 NMOS로 구비될 수 있다.
신호 라인은 스캔 신호(Sgw)를 전달하는 스캔 라인(GW), 보상 신호(Sgc)를 전달하는 보상 게이트 라인(GC), 게이트 초기화 박막 트랜지스터(T4)에 초기화 신호(Sgi)를 전달하는 초기화 게이트 라인(GI), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(Sem)를 전달하는 발광 제어 라인(EM), 애노드 초기화 박막 트랜지스터(T7)에 이후 스캔 신호(Sgb)를 전달하는 이후 스캔 라인(GB, next scan line), 및 스캔 라인(GW)과 교차하며 데이터 신호(Dm)를 전달하는 데이터 라인(DL)을 포함한다.
구동 전압선(PL)은 구동 박막 트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 초기화 전압선(VIL)은 구동 박막 트랜지스터(T1) 및 애노드를 초기화하는 초기화 전압(Vint)을 전달한다.
구동 박막 트랜지스터(T1)의 게이트는 스토리지 커패시터(Cst)와 연결되고, 구동 박막 트랜지스터(T1)의 소스는 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결되고, 구동 박막 트랜지스터(T1)의 드레인은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드와 전기적으로 연결된다. 구동 박막 트랜지스터(T1)는 스캔 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 다이오드(OLED)에 구동 전류(IOLED)를 공급한다.
스캔 박막 트랜지스터(T2)의 게이트는 스캔 라인(GW)에 연결되고, 스캔 박막 트랜지스터(T2)의 소스는 데이터 라인(DL)에 연결되고, 스캔 박막 트랜지스터(T2)의 드레인은 구동 박막 트랜지스터(T1)의 소스에 연결되면서 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결된다. 스캔 박막 트랜지스터(T2)는 스캔 라인(GW)을 통해 전달받은 스캔 신호(Sgw)에 따라 턴-온되어 데이터 라인(DL)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트는 보상 게이트 라인(GC)에 연결된다. 보상 박막 트랜지스터(T3)의 드레인은 구동 박막 트랜지스터(T1)의 드레인에 연결되면서 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드와 연결된다. 보상 박막 트랜지스터(T3)의 소스는 스토리지 커패시터(Cst)의 하부 전극(CE1) 및 구동 박막 트랜지스터(T1)의 게이트에 연결된다. 또한, 보상 박막 트랜지스터(T3)의 소스는 게이트 초기화 박막 트랜지스터(T4)의 드레인에 연결된다. 보상 박막 트랜지스터(T3)는 보상 게이트 라인(GC)을 통해 전달받은 보상 신호(Sgc)에 따라 턴-온되어 구동 박막 트랜지스터(T1)의 게이트와 드레인을 전기적으로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다.
게이트 초기화 박막 트랜지스터(T4)의 게이트는 초기화 게이트 라인(GI)에 연결된다. 게이트 초기화 박막 트랜지스터(T4)의 소스는 애노드 초기화 박막 트랜지스터(T7)의 소스와 초기화 전압선(VIL)에 연결된다. 게이트 초기화 박막 트랜지스터(T4)의 드레인은 스토리지 커패시터(Cst)의 하부 전극(CE1), 보상 박막 트랜지스터(T3)의 소스 및 구동 박막 트랜지스터(T1)의 게이트에 연결된다. 게이트 초기화 박막 트랜지스터(T4)는 초기화 게이트 라인(GI)을 통해 전달받은 초기화 신호(Sgi)에 따라 턴-온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트에 전달하여 구동 박막 트랜지스터(T1)의 게이트의 전압을 초기화시키는 초기화 동작을 수행한다.
동작 제어 박막 트랜지스터(T5)의 게이트는 발광 제어 라인(EM)에 연결되고, 동작 제어 박막 트랜지스터(T5)의 소스는 구동 전압선(PL)과 연결되고, 동작 제어 박막 트랜지스터(T5)의 드레인은 구동 박막 트랜지스터(T1)의 소스 및 스캔 박막 트랜지스터(T2)의 드레인과 연결된다.
발광 제어 박막 트랜지스터(T6)의 게이트는 발광 제어 라인(EM)에 연결되고, 발광 제어 박막 트랜지스터(T6)의 소스는 구동 박막 트랜지스터(T1)의 드레인 및 보상 박막 트랜지스터(T3)의 드레인에 연결되고, 발광 제어 박막 트랜지스터(T6)의 드레인은 애노드 초기화 박막 트랜지스터(T7)의 드레인 및 유기 발광 다이오드(OLED)의 애노드에 전기적으로 연결된다.
동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어 라인(EM)을 통해 전달받은 발광 제어 신호(Sem)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 유기 발광 다이오드(OLED)에 전달되어 유기 발광 다이오드(OLED)에 구동 전류(IOLED)가 흐르도록 한다.
애노드 초기화 박막 트랜지스터(T7)의 게이트는 이후 스캔 라인(GB)에 연결되고, 애노드 초기화 박막 트랜지스터(T7)의 드레인은 발광 제어 박막 트랜지스터(T6)의 드레인 및 유기 발광 다이오드(OLED)의 애노드에 연결되고, 애노드 초기화 박막 트랜지스터(T7)의 소스는 게이트 초기화 박막 트랜지스터(T4)의 소스 및 초기화 전압선(VIL)에 연결된다. 애노드 초기화 박막 트랜지스터(T7)는 이후 스캔 라인(GB)을 통해 전달받은 이후 스캔 신호(Sgb)에 따라 턴-온되어 유기 발광 다이오드(OLED)의 애노드를 초기화시킨다.
이후 스캔 신호(Sgb)는 스캔 신호(Sgw)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 이후 스캔 신호(Sgb)는 다음 행의 스캔 신호(Sgw)와 실질적으로 동기화될 수 있다. 예컨대, 이후 스캔 라인(GB)은 다음 행의 스캔 라인(GW)와 실질적으로 동일할 수 있다. 열 방향으로 서로 이웃하는 화소(PX)들은 스캔 라인(GW)을 공유할 수 있다.
애노드 초기화 박막 트랜지스터(T7)는 도 8에 도시된 바와 같이 이후 스캔 라인(GB)에 연결될 수 있다. 다른 실시예로서, 애노드 초기화 박막 트랜지스터(T7)는 발광 제어 라인(EM)에 연결되어 발광 제어 신호(Sem)에 따라 구동될 수 있다. 한편, 박막 트랜지스터들 각각의 소스 및 드레인은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 하부 전극(CE1)과 상부 전극(CE2)을 포함한다. 스토리지 커패시터(Cst)의 하부 전극(CE1)은 구동 박막 트랜지스터(T1)의 게이트와 연결되며, 스토리지 커패시터(Cst)의 상부 전극(CE2)은 구동 전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막 트랜지스터(T1)의 게이트 전압과 구동 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
도 8에 도시되지 않았지만 화소 회로(PC)는 제1 전극과 제2 전극을 포함하는 부스트 커패시터를 포함할 수 있다. 부스트 커패시터의 제1 전극은 스캔 박막 트랜지스터(T2)의 게이트 및 스캔 라인(GW)에 연결되고, 제2 전극은 보상 박막 트랜지스터(T3)의 소스에 연결될 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 초기화 게이트 라인(GI)을 통해 초기화 신호(Sgi)가 공급되면, 초기화 신호(Sgi)에 대응하여 게이트 초기화 박막 트랜지스터(T4)가 턴-온(Turn on)되며, 초기화 전압선(VIL)으로부터 공급되는 초기화 전압(Vint)에 의해 구동 박막 트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 스캔 라인(GW) 및 보상 게이트 라인(GC)을 통해 스캔 신호(Sgw) 및 보상 신호(Sgc)가 공급되면, 스캔 신호(Sgw) 및 보상 신호(Sgc)에 대응하여 스캔 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막 트랜지스터(T1)는 턴-온된 보상 박막 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터 라인(DL)으로부터 공급된 데이터 신호(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm + Vth, Vth는 (-)의 값)이 구동 박막 트랜지스터(T1)의 게이트에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm + Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광 제어 라인(EM)으로부터 공급되는 발광 제어 신호(Sem)에 의해 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 턴-온된다. 구동 박막 트랜지스터(T1)의 게이트 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광 제어 박막 트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기 발광 다이오드(OLED)에 공급된다.
본 실시예에서는 복수의 박막 트랜지스터(T1 내지 T7)들 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함할 수 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 박막 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설 전류가 적은 이점을 갖기에, 구동 박막 트랜지스터(T1)의 게이트와 연결되는 보상 박막 트랜지스터(T3), 게이트 초기화 박막 트랜지스터(T4), 및 애노드 초기화 박막 트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 박막 트랜지스터(T1)의 게이트로 흘러갈 수 있는 누설 전류를 방지할 수 있으며, 동시에 소비전력을 줄일 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다. 구체적으로, 도 9는 도 3의 보상 게이트 라인들 및 초기화 게이트 라인들, 도 5의 스캔 라인들, 및 도 6의 발광 제어 라인들을 도시한다.
도 9를 참조하면, 주변 영역(PA)에는 복수의 게이트 구동 회로(GDC, 도 3)들, 복수의 스캔 구동 회로(SDC)들, 및 복수의 발광 제어 구동 회로(EDC)들이 배치될 수 있다. 게이트 구동 회로(GDC)들, 스캔 구동 회로(SDC)들, 및 발광 제어 구동 회로(EDC)들은 도 9에 도시된 바와 같이 주변 영역(PA) 상에 열 방향(예를 들어, ±x 방향)을 따라 배열될 수 있다.
또한, 게이트 구동 회로(GDC)들, 스캔 구동 회로(SDC)들, 및 발광 제어 구동 회로(EDC)들은 주변 영역(PA)의 일측 및 타측에 각각 배치될 수 있다. 도 3 내지 도 5, 및 도 7에서 전술한 바와 같이 게이트 구동 회로(GDC)들, 스캔 구동 회로(SDC)들, 및 발광 제어 구동 회로(EDC)들은 주변 영역(PA)의 일측 또는 타측에 각각 배치될 수도 있다. 즉, 주변 영역(PA)의 일측에 배치된 게이트 구동 회로(GDC)들, 스캔 구동 회로(SDC)들, 및 발광 제어 구동 회로(EDC)들이 생략되거나 주변 영역(PA)의 일측에 배치된 게이트 구동 회로(GDC)들, 스캔 구동 회로(SDC)들, 및 발광 제어 구동 회로(EDC)들이 생략될 수 있다.
복수의 화소(PX, 도 3)들 중 제n 화소행에 배치되는 제n 화소(PXn)들은 제n 보상 게이트 라인(GCn, 도 3), 제n 스캔 라인(GWn, 도 5), 제n 초기화 게이트 라인(GIn), 및 제n 발광 제어 라인(EMn, 도 6)에 연결될 수 있다. 복수의 화소(PX)들 중 제n+1 화소행에 배치되는 제n+1 화소(PXn+1)들은 제n+1 보상 게이트 라인(GCn+1, 도 3), 제n+1 스캔 라인(GWn+1, 도 5), 제n+1 초기화 게이트 라인(GIn+1), 및 제n+1 발광 제어 라인(EMn+1, 도 6)에 연결될 수 있다. 여기서, n은 자연수이다.
일 실시예에 있어서, 도 9에 도시되지 않았지만 제n+1 스캔 라인(GWn+1)은 제n 화소(PXn)들에 연결될 수 있다. 제n 화소(PXn)들과 제n+1 화소(PXn+1)들은 제n+1 스캔 라인(GWn+1)을 공유할 수 있다. 도 8에서 전술한 바와 같이 제n 화소(PXn)들 각각에 포함된 애노드 초기화 박막 트랜지스터(T7)는 다음 행의 제n+1 스캔 라인(GWn+1)을 통해 턴-온될 수 있고, 유기 발광 다이오드(OLED)의 애노드를 초기화할 수 있다.
복수의 화소(PX)들 중 제m 화소행에 배치되는 제m 화소(PXm)들은 제m 보상 게이트 라인(GCm), 제m 스캔 라인(GWm), 제m 초기화 게이트 라인(GIm, 도 3), 및 제m 발광 제어 라인(EMm)에 연결될 수 있다. 복수의 화소(PX)들 중 제m+1 화소행에 배치되는 제m+1 화소(PXm+1)들은 제m+1 보상 게이트 라인(GCm+1), 제m+1 스캔 라인(GWm+1), 제m+1 초기화 게이트 라인(GIm+1, 도 3), 및 제m+1 발광 제어 라인(EMm+1)에 연결될 수 있다. 여기서, m은 n+1보다 큰 자연수이다.
일 실시예에 있어서, 도 9에 도시되지 않았지만 제m+1 스캔 라인(GWm+1)은 제m 화소(PXm)들에 연결될 수 있다. 제m 화소(PXm)들과 제m+1 화소(PXm+1)들은 제m+1 스캔 라인(GWm+1)을 공유할 수 있다. 도 8에서 전술한 바와 같이 제m 화소(PXm)들 각각에 포함된 애노드 초기화 박막 트랜지스터(T7)는 다음 행의 제m+1 스캔 라인(GWm+1)을 통해 턴-온될 수 있고, 유기 발광 다이오드(OLED)의 애노드를 초기화할 수 있다.
제n 보상 게이트 라인(GCn), 제n+1 보상 게이트 라인(GCn+1), 제m 초기화 게이트 라인(GIm), 및 제m+1 초기화 게이트 라인(GIm+1)은 제k 게이트 구동 회로(GDCk)에 연결될 수 있다. 제n 보상 게이트 라인(GCn), 제n+1 보상 게이트 라인(GCn+1), 제m 초기화 게이트 라인(GIm), 및 제m+1 초기화 게이트 라인(GIm+1)은 제k 게이트 구동 회로(GDCk)에 의해 동시에 구동될 수 있다. 여기서, k는 자연수이다.
도 9에 도시된 바와 같이, 제n 보상 게이트 라인(GCn)의 제1 부분(GCan), 제n+1 보상 게이트 라인(GCn+1)의 제1 부분(GCan+1), 제m 초기화 게이트 라인(GIm)의 제1 부분(GIam), 및 제m+1 초기화 게이트 라인(GIm+1)의 제1 부분(GIam+1)은 주변 영역(PA)의 일측에 배치된 제k 게이트 구동 회로(GDCk)에 연결되어 동시에 구동될 수 있다. 제n 보상 게이트 라인(GCn)의 제2 부분(GCbn), 제n+1 보상 게이트 라인(GCn+1)의 제2 부분(GCbn+1), 제m 초기화 게이트 라인(GIm)의 제2 부분(GIbm), 및 제m+1 초기화 게이트 라인(GIm+1)의 제2 부분(GIbm+1)은 주변 영역(PA)의 타측에 배치된 제k 게이트 구동 회로(GDCk)에 연결되어 동시에 구동될 수 있다.
다른 말로, 주변 영역(PA)의 일측에 배치된 제k 게이트 구동 회로(GDCk)는 제n 보상 게이트 라인(GCn)의 제1 부분(GCan), 제n+1 보상 게이트 라인(GCn+1)의 제1 부분(GCan+1), 제m 초기화 게이트 라인(GIm)의 제1 부분(GIam), 및 제m+1 초기화 게이트 라인(GIm+1)의 제1 부분(GIam+1)에 제1 게이트 신호를 출력하도록 구성되고, 주변 영역(PA)의 타측에 배치된 제k 게이트 구동 회로(GDCk)는 제n 보상 게이트 라인(GCn)의 제2 부분(GCbn), 제n+1 보상 게이트 라인(GCn+1)의 제2 부분(GCbn+1), 제m 초기화 게이트 라인(GIm)의 제2 부분(GIbm), 및 제m+1 초기화 게이트 라인(GIm+1)의 제2 부분(GIbm+1)에 상기 제1 게이트 신호와 동일한 제2 게이트 신호를 출력하도록 구성될 수 있다.
제n 보상 게이트 라인(GCn)의 제1 부분(GCan) 및 제n+1 보상 게이트 라인(GCn+1)의 제1 부분(GCan+1)과, 제n 보상 게이트 라인(GCn)의 제2 부분(GCbn) 및 제n+1 보상 게이트 라인(GCn+1)의 제2 부분(GCbn+1)은 제1 게이트 연결 라인(GCL1)을 통해 서로 연결될 수 있다. 제m 초기화 게이트 라인(GIm)의 제1 부분(GIam) 및 제m+1 초기화 게이트 라인(GIm+1)의 제1 부분(GIam+1)과, 제m 초기화 게이트 라인(GIm)의 제2 부분(GIbm) 및 제m+1 초기화 게이트 라인(GIm+1)의 제2 부분(GIbm+1)은 제2 게이트 연결 라인(GCL2)을 통해 서로 연결될 수 있다.
제n 스캔 라인(GWn), 제n+1 스캔 라인(GWn+1), 제m 스캔 라인(GWm), 및 제m+1 스캔 라인(GWm+1)은 각각 스캔 구동 회로(SDC)들에 연결될 수 있다. 스캔 구동 회로(SDC)들은 제n 스캔 라인(GWn), 제n+1 스캔 라인(GWn+1), 제m 스캔 라인(GWm), 및 제m+1 스캔 라인(GWm+1)을 순차적으로 구동할 수 있다.
도 9에 도시된 바와 같이, 제n 스캔 라인(GWn)의 제1 부분(GWan), 제n+1 스캔 라인(GWn+1)의 제1 부분(GWan+1), 제m 스캔 라인(GWm)의 제1 부분(GWam), 및 제m+1 스캔 라인(GWm+1)의 제1 부분(GWam+1)은 주변 영역(PA)의 일측에 배치된 스캔 구동 회로(SDC)들에 각각 연결되어 순차적으로 구동될 수 있다. 제n 스캔 라인(GWn)의 제2 부분(GWbn), 제n+1 스캔 라인(GWn+1)의 제2 부분(GWbn+1), 제m 스캔 라인(GWm)의 제2 부분(GWbm), 및 제m+1 스캔 라인(GWm+1)의 제2 부분(GWbm+1)은 주변 영역(PA)의 일측에 배치된 스캔 구동 회로(SDC)들에 각각 연결되어 순차적으로 구동될 수 있다.
제n 발광 제어 라인(EMn), 제n+1 발광 제어 라인(EMn+1), 제m 발광 제어 라인(EMm), 및 제m+1 발광 제어 라인(EMm+1)은 각각 발광 제어 구동 회로(EDC)들에 연결될 수 있다. 제n 발광 제어 라인(EMn) 및 제n+1 발광 제어 라인(EMn+1)은 동일한 발광 제어 구동 회로(EDC)에 연결되어 동시에 구동될 수 있다. 제m 발광 제어 라인(EMm) 및 제m+1 발광 제어 라인(EMm+1)은 동일한 발광 제어 구동 회로(EDC)에 연결되어 동시에 구동될 수 있다.
도 9에 도시된 바와 같이, 제n 발광 제어 라인(EMn)의 제1 부분(EMan), 제n+1 발광 제어 라인(EMn+1)의 제1 부분(EMan+1), 제m 발광 제어 라인(EMm)의 제1 부분(EMam), 및 제m+1 발광 제어 라인(EMm+1)의 제1 부분(EMam+1)은 각각 주변 영역(PA)의 일측에 배치된 발광 제어 구동 회로(EDC)들에 연결될 수 있다. 제n 발광 제어 라인(EMn)의 제2 부분(EMbn), 제n+1 발광 제어 라인(EMn+1)의 제2 부분(EMbn+1), 제m 발광 제어 라인(EMm)의 제2 부분(EMbm), 및 제m+1 발광 제어 라인(EMm+1)의 제2 부분(EMbm+1)은 각각 주변 영역(PA)의 타측에 배치된 발광 제어 구동 회로(EDC)들에 연결될 수 있다. 제n 발광 제어 라인(EMn)의 제1 부분(EMan), 제n+1 발광 제어 라인(EMn+1)의 제1 부분(EMan+1), 제m 발광 제어 라인(EMm)의 제1 부분(EMam), 및 제m+1 발광 제어 라인(EMm+1)의 제1 부분(EMam+1)과, 제n 발광 제어 라인(EMn)의 제2 부분(EMbn), 제n+1 발광 제어 라인(EMn+1)의 제2 부분(EMbn+1), 제m 발광 제어 라인(EMm)의 제2 부분(EMbm), 및 제m+1 발광 제어 라인(EMm+1)의 제2 부분(EMbm+1)은 투과 영역(TA)에 의해 서로 이격될 수 있다.
제n 초기화 게이트 라인(GIn) 및 제n+1 초기화 게이트 라인(GIn+1)은 제p 게이트 구동 회로(GDCp)에 연결될 수 있다. 제n 초기화 게이트 라인(GIn) 및 제n+1 초기화 게이트 라인(GIn+1) 이외에도 도 9에 도시된 바와 같이 제p 게이트 구동 회로(GDCp)에는 제i 보상 게이트 라인(GCi) 및 제i+1 보상 게이트 라인(GCi+1)도 연결될 수 있다. 제n 초기화 게이트 라인(GIn), 제n+1 초기화 게이트 라인(GIn+1), 제i 보상 게이트 라인(GCi), 및 제i+1 보상 게이트 라인(GCi+1)은 제p 게이트 구동 회로(GDCp)에 의해 동시에 구동될 수 있다. 여기서, p는 k보다 작은 자연수이고, i는 n-1보다 작은 자연수이다.
도 9에 도시된 바와 같이, 제n 초기화 게이트 라인(GIn)의 제1 부분(GIan) 및 제n+1 초기화 게이트 라인(GIn+1)의 제1 부분(GIan+1)은 주변 영역(PA)의 일측에 배치된 제p 게이트 구동 회로(GDCp)에 연결되어 동시에 구동될 수 있고, 제n 초기화 게이트 라인(GIn)의 제2 부분(GIbn) 및 제n+1 초기화 게이트 라인(GIn+1)의 제2 부분(GIbn+1)은 주변 영역(PA)의 타측에 배치된 제p 게이트 구동 회로(GDCp)에 연결되어 동시에 구동될 수 있다.
제n 초기화 게이트 라인(GIn)의 제1 부분(GIan) 및 제n+1 초기화 게이트 라인(GIn+1)의 제1 부분(GIan+1)과, 제n 초기화 게이트 라인(GIn)의 제2 부분(GIbn) 및 제n+1 초기화 게이트 라인(GIn+1)의 제2 부분(GIbn+1)은 제3 게이트 연결 라인(GCL3)을 통해 서로 연결될 수 있다.
제m 보상 게이트 라인(GCm) 및 제m+1 보상 게이트 라인(GCm+1)은 제q 게이트 구동 회로(GDCq)에 연결될 수 있다. 제m 보상 게이트 라인(GCm) 및 제m+1 보상 게이트 라인(GCm+1) 이외에도 도 9에 도시된 바와 같이 제q 게이트 구동 회로(GDCq)에는 제j 초기화 게이트 라인(GIj) 및 제j+1 초기화 게이트 라인(GIj+1)도 연결될 수 있다. 제m 보상 게이트 라인(GCm), 제m+1 보상 게이트 라인(GCm+1), 제j 초기화 게이트 라인(GIj), 및 제j+1 초기화 게이트 라인(GIj+1)은 제q 게이트 구동 회로(GDCq)에 의해 동시에 구동될 수 있다. 여기서, q는 k보다 큰 자연수이고, j는 m+1보다 큰 자연수이다.
도 9에 도시된 바와 같이, 제m 보상 게이트 라인(GCm)의 제1 부분(GCam) 및 제m+1 보상 게이트 라인(GCm+1)의 제1 부분(GCam+1)은 주변 영역(PA)의 일측에 배치된 제q 게이트 구동 회로(GDCq)에 연결되어 동시에 구동될 수 있고, 제m 보상 게이트 라인(GCm)의 제2 부분(GCbm) 및 제m+1 보상 게이트 라인(GCm+1)의 제2 부분(GCbm+1)은 주변 영역(PA)의 타측에 배치된 제q 게이트 구동 회로(GDCq)에 연결되어 동시에 구동될 수 있다.
일 실시예에 있어서, 제i+1 화소행은 제n 화소행의 이전 화소행일 수 있다. 즉, i는 n-2일 수 있다. 이때, 제n 초기화 게이트 라인(GIn), 제n+1 초기화 게이트 라인(GIn+1), 제i 보상 게이트 라인(GCi), 및 제i+1 보상 게이트 라인(GCi+1)은 제k-1 게이트 구동 회로에 의해 동시에 구동될 수 있다. 즉, p는 k-1일 수 있다.
일 실시예에 있어서, 제m 화소행은 제n+1 화소행의 다음 화소행일 수 있다. 즉, m은 n+2일 수 있다. 또한, 제j 화소행은 제m+1 화소행의 다음 화소행일 수 있다. 즉, j는 m+2일 수 있다. 이때, 제m 보상 게이트 라인(GCm), 제m+1 보상 게이트 라인(GCm+1), 제j 초기화 게이트 라인(GIj), 및 제j+1 초기화 게이트 라인(GIj+1)은 제k+1 게이트 구동 회로에 의해 동시에 구동될 수 있다. 즉, q는 k+1일 수 있다.
이처럼, 제i+1 화소행은 제n 화소행의 이전 화소행이고, 제m 화소행은 제n+1 화소행의 다음 화소행인 경우의 화소(PX)들이 구동 타이밍은 도 10에서 후술한다.
일 실시예에 있어서, 제i+1 화소행과 제n 화소행 사이에 짝수 개의 화소행들이 배치될 수 있다. 예컨대, 제i+1 화소행과 제n 화소행 사이에 2개의 화소행들이 배치될 수 있다. 즉, i는 n-4일 수 있다. 이때, 제n 초기화 게이트 라인(GIn), 제n+1 초기화 게이트 라인(GIn+1), 제i 보상 게이트 라인(GCi), 및 제i+1 보상 게이트 라인(GCi+1)은 제k-2 게이트 구동 회로에 의해 동시에 구동될 수 있다. 즉, p는 k-2일 수 있다.
일 실시예에 있어서, 제m 화소행과 제n+1 화소행 사이에 짝수 개의 화소행들이 배치될 수 있다. 예컨대, 제m 화소행과 제n+1 화소행 사이에 2개의 화소행들이 배치될 수 있다. 즉, m은 n+4일 수 있다. 또한, 제j 화소행과 제m+1 화소행 사이에 짝수 개의 화소행들이 배치될 수 있다. 예컨대, 제j 화소행과 제m+1 화소행 사이에 2개의 화소행들이 배치될 수 있다. 즉, j는 m+4일 수 있다. 이때, 제m 보상 게이트 라인(GCm), 제m+1 보상 게이트 라인(GCm+1), 제j 초기화 게이트 라인(GIj), 및 제j+1 초기화 게이트 라인(GIj+1)은 제k+2 게이트 구동 회로에 의해 동시에 구동될 수 있다. 즉, q는 k+2일 수 있다.
이처럼, 제i+1 화소행과 제n 화소행 사이에 짝수 개의 화소행들이 배치되고, 제m 화소행과 제n+1 화소행 사이에 짝수 개의 화소행들이 배치되는 경우의 화소(PX)들의 구동 타이밍은 도 11에서 후술한다.
일 실시예에 있어서, m+1는 2k와 동일할 수 있다. 하나의 게이트 구동 회로(GDC)는 총 2개의 초기화 게이트 라인(GI)들을 구동할 수 있다. 후술할 도 10 및 도 11에 도시된 바와 같이 보상 게이트 라인(GC)의 온-구간보다 초기화 게이트 라인(GI)의 온-구간이 빠를 수 있다. 보상 게이트 라인(GC)의 온-구간보다 초기화 게이트 라인(GI)의 온-구간이 먼저 시작될 수 있다. 따라서, 초기화 게이트 라인(GI)을 기준으로, 게이트 구동 회로(GDC)들이 나열된 순서를 보면 하나의 게이트 구동 회로(GDC) 당 2개의 초기화 게이트 라인(GI)들이 연결되므로, m+1는 2k와 동일할 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 복수의 화소들이 구동되는 방법을 설명하기 위한 타이밍도들이다. 구체적으로, 도 10은 도 9에서 제i+1 화소행이 제n 화소행의 이전 화소행이고, 제m 화소행이 제n+1 화소행의 다음 화소행인 경우의 타이밍도이고, 도 11은 도 9에서 제i+1 화소행과 제n 화소행 사이에 짝수 개의 화소행들이 배치되고, 제m 화소행과 제n+1 화소행 사이에 짝수 개의 화소행들이 배치되는 경우의 타이밍도이다.
도 10 및 도 11을 참조하면, 제n 및 제n+1 발광 제어 라인(EMn, EMn+1)에 각각 전달되는 발광 제어 신호의 오프-구간(또는, 데이터 프로그래밍 기간) 동안, 제n 및 제n+1 초기화 게이트 라인(GIn, GIn+1)에 각각 전달되는 초기화 신호, 제n 및 제n+1 보상 게이트 라인(GCn, GCn+1)에 각각 전달되는 보상 신호, 제n 및 제n+1 스캔 라인(GWn, GWn+1)에 각각 전달되는 스캔 신호 각각의 온-구간들은 진행될 수 있다.
제n 및 제n+1 초기화 게이트 라인(GIn, GIn+1)에 각각 전달되는 초기화 신호의 온-구간은 상기 초기화 신호가 하이 레벨인 경우에 대응하고, 제n 및 제n+1 보상 게이트 라인(GCn, GCn+1)에 각각 전달되는 보상 신호의 온-구간은 상기 보상 신호가 하이 레벨인 경우에 대응하고, 제n 및 제n+1 스캔 라인(GWn, GWn+1)에 각각 전달되는 스캔 신호의 온-구간은 상기 스캔 신호가 로우 레벨인 경우에 대응할 수 있다. 도 8에서 전술한 바와 같이 초기화 신호는 게이트 초기화 박막 트랜지스터(T4)에 인가되고, 보상 신호는 보상 박막 트랜지스터(T3)에 인가되고, 스캔 신호는 스캔 박막 트랜지스터(T2)에 인가될 수 있다. 이때, 보상 박막 트랜지스터(T3) 및 게이트 초기화 박막 트랜지스터(T4)는 NMOS이고, 스캔 박막 트랜지스터(T2)는 PMOS인 경우를 가정할 수 있다. 따라서, 상기 초기화 신호의 온-구간은 상기 초기화 신호가 하이 레벨인 경우에 대응하고, 상기 보상 신호의 온-구간은 상기 보상 신호가 하이 레벨인 경우에 대응하고, 상기 스캔 신호의 온-구간은 상기 스캔 신호가 로우 레벨인 경우에 대응할 수 있다.
일 실시예에 있어서, 제n 및 제n+1 초기화 게이트 라인(GIn, GIn+1)에 각각 전달되는 초기화 신호의 하이 레벨과 제n 및 제n+1 보상 게이트 라인(GCn, GCn+1)에 각각 전달되는 보상 신호의 하이 레벨은 순차적으로 형성될 수 있다.
일 예로, 제i+1 화소행이 제n 화소행의 이전 화소행이고, 제m 화소행이 제n+1 화소행의 다음 화소행인 경우, 도 10에 도시된 바와 같이 상기 초기화 신호의 하이 레벨과 상기 보상 신호의 하이 레벨은 연속적으로 형성될 수 있다. 즉, 상기 초기화 신호의 온-구간이 지난 다음, 바로 상기 보상 신호의 온-구간이 진행(또는, 시작)될 수 있다. 다른 말로, 상기 초기화 신호의 폴링 에지(Falling Edge)는 상기 보상 신호의 라이징 에지(Rising Edge)에 대응될 수 있다.
다른 예로, 제i+1 화소행과 제n 화소행 사이에 짝수 개의 화소행들이 배치되고, 제m 화소행과 제n+1 화소행 사이에 짝수 개의 화소행들이 배치되는 경우, 도 11에 도시된 바와 같이 상기 초기화 신호의 하이 레벨과 상기 보상 신호의 하이 레벨 사이에는 오프-구간이 형성될 수 있다. 즉, 상기 초기화 신호의 온-구간이 지나고, 적어도 하나 이상의 상기 초기화 신호의 오프-구간이 지난 다음, 상기 보상 신호의 온-구간이 시작될 수 있다. 다른 말로, 상기 초기화 신호의 폴링 에지는 상기 보상 신호의 라이징 에지에 대응하지 않을 수 있다.
제n 및 제n+1 보상 게이트 라인(GCn, GCn+1)에 각각 전달되는 보상 신호가 온-구간인 동안, 제n 스캔 라인(GWn)에 전달되는 신호 및 제n+1 스캔 라인(GWn+1)에 전달되는 신호는 각각 온-구간일 수 있다.
일 실시예에 있어서, 도 10 및 도 11에 도시된 바와 같이 상기 보상 신호의 온-구간 길이(t1)는 제n 스캔 라인(GWn)에 전달되는 신호의 온-구간 길이(t2)의 두배와 같거나 이보다 클 수 있다. 상기 보상 신호의 온-구간 길이(t1)는 제n+1 스캔 라인(GWn+1)에 전달되는 신호의 온-구간 길이(t3)의 두배와 같거나 이보다 클 수 있다. 상기 보상 신호의 온-구간 길이(t1)는 제n 스캔 라인(GWn)에 전달되는 신호의 온-구간 길이(t2)와 제n+1 스캔 라인(GWn+1)에 전달되는 신호의 온-구간 길이(t3)의 합과 같거나 이보다 클 수 있다.
지금까지 제n 및 제n+1 발광 제어 라인(EMn, EMn+1), 제n 및 제n+1 초기화 게이트 라인(GIn, GIn+1), 제n 및 제n+1 보상 게이트 라인(GCn, GCn+1), 및 제n 및 제n+1 스캔 라인(GWn, GWn+1)을 기준으로 설명하였으나, 제m 및 제m+1 발광 제어 라인(EMm, EMm+1), 제m 및 제m+1 초기화 게이트 라인(GIm, GIm+1), 제m 및 제m+1 보상 게이트 라인(GCm, GCm+1), 및 제m 및 제m+1 스캔 라인(GWm, GWm+1)도 동일하게 적용될 수 있다.
다만, 제m 및 제m+1 발광 제어 라인(EMm, EMm+1)에 각각 전달되는 발광 제어 신호의 오프-구간은 제n 및 제n+1 발광 제어 라인(EMn, EMn+1)에 각각 전달되는 발광 제어 신호의 오프-구간이 진행된 다음에 진행될 수 있다. 제m 및 제m+1 초기화 게이트 라인(GIm, GIm+1)에 각각 전달되는 초기화 신호의 온-구간은 제n 및 제n+1 초기화 게이트 라인(GIn, GIn+1)에 각각 전달되는 초기화 신호의 온-구간이 진행된 다음에 진행될 수 있다. 제m 및 제m+1 보상 게이트 라인(GCm, GCm+1)에 각각 전달되는 보상 신호의 온-구간은 제n 및 제n+1 보상 게이트 라인(GCn, GCn+1)에 각각 전달되는 보상 신호의 온-구간이 진행된 다음에 진행될 수 있다. 제m 및 제m+1 스캔 라인(GWm, GWm+1)에 각각 전달되는 스캔 신호의 온-구간은 제n 및 제n+1 스캔 라인(GWn, GWn+1)에 각각 전달되는 스캔 신호의 온-구간이 진행된 다음에 진행될 수 있다.
일 실시예에 있어서, 도 10 및 도 11에 도시된 바와 같이 제n 및 제n+1 보상 게이트 라인(GCn, GCn+1)의 보상 신호의 온-구간과 제m 및 제m+1 초기화 게이트 라인(GIm, GIm+1)의 초기화 신호의 온-구간이 실질적으로 동일할 수 있다. 도 9에서 전술한 바와 같이 제n 및 제n+1 보상 게이트 라인(GCn, GCn+1)과, 제m 및 제m+1 초기화 게이트 라인(GIm, GIm+1)은 제k 게이트 구동 회로(GDCk)를 통해 동시에 구동되므로 각 신호들의 온-구간이 실질적으로 동일할 수 있다.
도 12 및 도 13은 도 9의 표시 장치를 II-II'을 따라 절취한 예시적인 단면도들이다. 구체적으로, 도 12 및 도 13은 표시 영역의 일부분과 비표시 영역의 일부분 각각의 단면을 예시적으로 도시한다.
도 12 및 도 13을 참조하면, 제1 스캔 연결 라인(SCL1)은 제1 스캔 연결 전극(SCL1a) 및 제2 스캔 연결 전극(SCL1b)을 포함할 수 있다. 제1 스캔 연결 전극(SCL1a)은 제n 스캔 라인(GWn, 도 9)의 제1 부분(GWan, 도 9)과 제n 스캔 라인(GW)의 제2 부분(GWbn, 도 9)을 서로 전기적으로 연결하고, 제2 스캔 연결 전극(SCL1b)은 제n 스캔 라인(GWn)의 제1 부분(GWan)과 제n 스캔 라인(GWn)의 제2 부분(GWbn)을 서로 전기적으로 연결할 수 있다. 제1 스캔 연결 전극(SCL1a)과 제2 스캔 연결 전극(SCL1b)은 도 12 및 도 13에 도시된 바와 같이 서로 중첩할 수 있다.
제1 스캔 연결 라인(SCL1)을 기준으로 설명하였으나, 제2 스캔 연결 라인(SCL2), 제3 스캔 연결 라인(SCL3, 도 9), 및 제4 스캔 연결 라인(SCL4)도 동일하게 적용될 수 있다. 제2 스캔 연결 라인(SCL2)을 예로 들면, 제2 스캔 연결 라인(SCL2)은 제3 스캔 연결 전극(SCL2a) 및 제4 스캔 연결 전극(SCL2b)을 포함할 수 있다. 제3 스캔 연결 전극(SCL2a)은 제n+1 스캔 라인(GWn+1, 도 9)의 제1 부분(GWan+1, 도 9)과 제n+1 스캔 라인(GWn+1)의 제2 부분(GWbn+1, 도 9)을 서로 전기적으로 연결하고, 제4 스캔 연결 전극(SCL2b)은 제n+1 스캔 라인(GWn+1)의 제1 부분(GWan+1)과 제n+1 스캔 라인(GWn+1)의 제2 부분(GWbn+1)을 서로 전기적으로 연결할 수 있다. 제3 스캔 연결 전극(SCL2a)과 제4 스캔 연결 전극(SCL2b)은 도 12 및 도 13에 도시된 바와 같이 서로 중첩할 수 있다.
이하, 도 12 및 도 13을 참조하여 표시 장치에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명하며, 제1 게이트 연결 라인(GCL1), 제1 스캔 연결 라인(SCL1), 제3 게이트 연결 라인(GCL3), 및 제2 스캔 연결 라인(SCL2) 등의 위치 관계에 대해 설명하고자 한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 제1 반도체층(Act1) 및 제2 반도체층(Act2)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
배리어층과 버퍼층(111) 사이에는 채널 하부 전극(미도시)이 개재될 수 있다. 채널 하부 전극은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 채널 하부 전극은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
채널 하부 전극(CBE)은 제1 반도체층(Act1)의 채널 영역(C1)과 중첩할 수 있다. 채널 하부 전극은 도 8에서 전술한 구동 전압선(PL)에 연결되어 구동 전압(ELVDD)이 인가되도록 구성될 수 있다. 구동 전압(ELVDD)이 인가되는 채널 하부 전극을 통해 NMOS(n-channel MOSFET)과 PMOS(p-channel MOSFET)를 함께 포함하는 화소 회로를 구동할 때 제1 반도체층(Act1)에 불필요한 전하가 쌓이는 것을 방지할 수 있다. 그 결과, 제1 반도체층(Act1)을 포함하는 제1 박막 트랜지스터(TFT1)의 특성이 안정적으로 유지될 수 있다.
버퍼층(111) 상에는 제1 반도체층(Act1)이 배치될 수 있다. 제1 반도체층(Act1)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 제1 반도체층(Act1)은 채널 영역(C1)과 채널 영역(C1)의 양 옆에 배치된 소스 영역(S1) 및 드레인 영역(D1)을 포함할 수 있다. 제1 반도체층(Act1)은 단층 또는 다층으로 구성될 수 있다.
기판(100) 상에는 제1 반도체층(Act1)을 덮도록 제1 게이트 절연층(113) 및 제2 게이트 절연층(115)이 적층되어 배치될 수 있다. 제1 게이트 절연층(113) 및 제2 게이트 절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1 게이트 절연층(113) 상에는 제1 도전층(CL1)이 배치될 수 있다. 제1 도전층(CL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전층(CL1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 도전층(CL1)은 제1 반도체층(Act1)과 적어도 일부 중첩되는 제1 게이트 전극(G1), 스토리지 커패시터(Cst)의 하부 전극(CE1), 제1 스캔 연결 전극(SCL1a), 및 제3 스캔 연결 전극(SCL2a)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 반도체층(Act1)의 채널 영역(C1)과 중첩할 수 있다. 제1 게이트 전극(G1) 및 스토리지 커패시터(Cst)의 하부 전극(CE1)은 표시 영역(DA)에 배치되고, 제1 스캔 연결 전극(SCL1a) 및 제3 스캔 연결 전극(SCL2a)은 비표시 영역(NDA)에 배치될 수 있다.
제2 게이트 절연층(115) 상에는 제2 도전층(CL2)이 배치될 수 있다. 제2 도전층(CL2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2 도전층(CL2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제2 도전층(CL2)은 제2 게이트 전극(G2)의 하부 게이트 전극(G2a), 스토리지 커패시터(Cst)의 상부 전극(CE2), 제1 게이트 연결 라인(GCL1), 및 제2 게이트 연결 라인(GCL2)을 포함할 수 있다. 제2 게이트 전극(G2)의 하부 게이트 전극(G2a) 및 스토리지 커패시터(Cst)의 상부 전극(CE2)은 표시 영역(DA)에 배치되고, 제1 게이트 연결 라인(GCL1) 및 제2 게이트 연결 라인(GCL2)은 비표시 영역(NDA)에 배치될 수 있다. 스토리지 커패시터(Cst)의 상부 전극(CE2)은 제1 게이트 전극(G1)과 적어도 일부 중첩할 수 있다.
제2 게이트 전극(G2)의 하부 게이트 전극(G2a)은 산화물 반도체 물질을 포함하는 제2 반도체층(Act2)과 중첩되도록 배치될 수 있다. 산화물 반도체 물질을 포함하는 제2 반도체층(Act2)은 광에 취약한 특성을 갖기 때문에, 하부 게이트 전극(G2a)은 기판(100) 측에서 입사되는 외부 광에 의해 제2 반도체층(Act2)에 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(TFT2)의 소자 특성이 변화하는 것을 방지할 수 있다.
도 12는 제1 스캔 연결 전극(SCL1a)과 제3 스캔 연결 전극(SCL2a)이 제1 게이트 전극(G1)과 동일한 층에 배치되고, 제1 게이트 연결 라인(GCL1)과 제3 게이트 연결 라인(GCL3)이 상부 전극(CE2)과 동일한 층에 배치되도록 도시하고 있으나, 이는 일 실시예에 불과하며 다양한 변경이 가능하다.
예를 들어, 도 13에 도시된 바와 같이 제1 게이트 연결 라인(GCL1)과 제3 게이트 연결 라인(GCL3)은 제1 게이트 전극(G1)과 동일한 층에 배치되고, 제1 스캔 연결 전극(SCL1a)과 제3 스캔 연결 전극(SCL2a)은 상부 전극(CE2)과 동일한 층에 배치될 수 있다. 즉, 제1 도전층(CL1)은 제1 게이트 연결 라인(GCL1)과 제3 게이트 연결 라인(GCL3)을 포함하고, 제2 도전층(CL2)은 제1 스캔 연결 전극(SCL1a)과 제3 스캔 연결 전극(SCL2a)을 포함할 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)으로 구비되며, 도 12 및 도 13에 도시한 바와 같이 제1 박막 트랜지스터(TFT1)와 중첩될 수 있다. 예컨대, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)은 스토리지 커패시터(Cst)의 하부 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 제1 박막 트랜지스터(TFT1)와 중첩되지 않고, 따로 존재할 수도 있다.
스토리지 커패시터(Cst)의 상부 전극(CE2)은 제2 게이트 절연층(115)을 사이에 두고 하부 전극(CE1)과 중첩하며, 커패시턴스을 형성한다. 이 경우, 제2 게이트 절연층(115)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제2 게이트 절연층(115) 상에는 스토리지 커패시터(Cst)의 상부 전극(CE2)을 덮도록 제1 층간 절연층(117)이 구비될 수 있다. 제1 층간 절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1 층간 절연층(117) 상에는 제2 반도체층(Act2)이 배치될 수 있다. 제2 반도체층(Act2)은 산화물 반도체 물질을 포함할 수 있다. 제2 반도체층(Act2)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 제2 반도체층(Act2)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
제2 반도체층(Act2)은 채널 영역(C2)과 채널 영역(C2)의 양 옆에 배치된 소스 영역(S2) 및 드레인 영역(D2)을 포함할 수 있다.
제2 반도체층(Act2) 상에는 제3 게이트 절연층(119)이 배치될 수 있다. 제3 게이트 절연층(119)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
도 12 및 도 13은 제3 게이트 절연층(119)이 제2 반도체층(Act2)을 덮도록 기판(100) 전면(全面)에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제3 게이트 절연층(119)은 제2 반도체층(Act2)의 일부와 중첩되도록 패터닝될 수 있다. 예컨대, 제3 게이트 절연층(119)은 제2 반도체층(Act2)의 채널 영역(C2)과 중첩되도록 패터닝될 수 있다.
제3 게이트 절연층(119) 상에는 제3 도전층(CL3)이 배치될 수 있다. 제3 도전층(CL3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제3 도전층(CL3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제3 도전층(CL3)은 제2 반도체층(Act2)과 적어도 일부 중첩되는 제2 게이트 전극의 상부 게이트 전극(G2b), 제2 스캔 연결 전극(SCL1b), 및 제4 스캔 연결 전극(SCL2b)을 포함할 수 있다. 제2 게이트 전극의 상부 게이트 전극(G2b)은 제2 반도체층(Act2)의 채널 영역(C2)과 중첩할 수 있다.
일 실시예에 있어서, 제2 게이트 전극(G2)은 하부 게이트 전극(G2a) 및 상부 게이트 전극(G2b)을 포함할 수 있다. 제2 게이트 전극(G2)은 다중 배선일 수 있다. 도 12 및 도 13은 제2 게이트 전극(G2)이 다중 배선인 것으로 도시하고 있으나, 다른 실시예로서, 제2 게이트 전극(G2)은 단일 배선일 수 있다. 예컨대, 하부 게이트 전극(G2a) 또는 상부 게이트 전극(G2b) 중 하나는 생략될 수 있다.
일 실시예에 있어서, 제1 스캔 연결 라인(SCL1)은 제1 스캔 연결 전극(SCL1a) 및 제2 스캔 연결 전극(SCL1b)을 포함하고, 제2 스캔 연결 라인(SCL2)은 제3 스캔 연결 전극(SCL2a) 및 제4 스캔 연결 전극(SCL2b)을 포함할 수 있다. 제1 스캔 연결 라인(SCL1) 및 제2 스캔 연결 라인(SCL2)은 각각 다중 배선일 수 있다. 제1 스캔 연결 라인(SCL1) 및 제2 스캔 연결 라인(SCL2)을 각각 다중 배선으로 구성하여 로드 저감이 가능할 수 있다.
도 12 및 도 13은 제1 스캔 연결 라인(SCL1) 및 제2 스캔 연결 라인(SCL2)은 다중 배선이고, 제1 게이트 연결 라인(GCL1) 및 제3 게이트 연결 라인(GCL3)은 단일 배선인 것으로 도시하고 있으나, 다른 실시예로서, 제1 스캔 연결 라인(SCL1) 및 제2 스캔 연결 라인(SCL2)은 단일 배선이고, 제1 게이트 연결 라인(GCL1) 및 제3 게이트 연결 라인(GCL3)은 다중 배선일 수 있다. 또 다른 실시예로서, 제1 스캔 연결 라인(SCL1), 제2 스캔 연결 라인(SCL2), 제1 게이트 연결 라인(GCL1), 및 제3 게이트 연결 라인(GCL3)은 다중 배선 또는 단일 배선일 수 있다.
일 실시예에 있어서, 도 12 및 도 13에 도시된 바와 같이 상호 이웃하는 제1 게이트 연결 라인(GCL1)과 제1 스캔 연결 라인(SCL1)은 서로 다른 층에 배치될 수 있다. 이러한 경우, z축과 수직한 방향(예컨대, 기판의 수평 방향)을 따르는 제1 게이트 연결 라인(GCL1)과 제1 스캔 연결 라인(SCL1)의 이격 거리는 제1 게이트 연결 라인(GCL1)과 제1 스캔 연결 라인(SCL1)이 서로 동일한 층에 배치될 때보다 작을 수 있다. 따라서, 제1 게이트 연결 라인(GCL1)과 제1 스캔 연결 라인(SCL1)이 차지하는 면적이 줄어들 수 있다. 제1 게이트 연결 라인(GCL1)과 제1 스캔 연결 라인(SCL1)이 배치되는 비표시 영역(NDA)의 면적이 줄어들 수 있다. 제1 게이트 연결 라인(GCL1)과 제1 스캔 연결 라인(SCL1)을 기준으로 설명하였으나, 제3 게이트 연결 라인(GCL3) 및 제2 스캔 연결 라인(SCL2) 등 동일하게 적용될 수 있다.
일 실시예에 있어서, 제1 박막 트랜지스터(TFT1)는 도 8에서 전술한 구동 박막 트랜지스터(T1)에 대응될 수 있다. 제1 박막 트랜지스터(TFT1)가 상부 전극(CE2)과 중첩되는 점을 제외하면 제1 박막 트랜지스터(TFT1)는 스캔 박막 트랜지스터(T2), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6), 또는 애노드 초기화 박막 트랜지스터(T7)에 대응될 수 있다. 다른 말로, 제1 반도체층(Act1)은 구동 박막 트랜지스터(T1)의 활성 영역, 스캔 박막 트랜지스터(T2)의 활성 영역, 동작 제어 박막 트랜지스터(T5)의 활성 영역, 발광 제어 박막 트랜지스터(T6)의 활성 영역, 또는 애노드 초기화 박막 트랜지스터(T7)의 활성 영역을 포함할 수 있다.
일 실시예에 있어서, 제2 박막 트랜지스터(TFT2)는 도 8에서 전술한 보상 박막 트랜지스터(T3) 또는 게이트 초기화 박막 트랜지스터(T4)에 대응될 수 있다. 다른 말로, 제2 반도체층(Act2)은 보상 박막 트랜지스터(T3)의 활성 영역 또는 게이트 초기화 박막 트랜지스터(T4)의 활성 영역을 포함할 수 있다.
제3 게이트 절연층(119) 상에는 제3 도전층(CL3)을 덮도록 제2 층간 절연층(121)이 구비될 수 있다. 제2 층간 절연층(121)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제2 층간 절연층(121) 상에는 제1 연결 전극층(CM1)이 배치될 수 있다. 제1 연결 전극층(CM1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 연결 전극층(CM1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 연결 전극층(CM1)은 제1 반도체층(Act1)의 소스 영역(S1) 및 드레인 영역(D1) 중 적어도 하나와 연결될 수 있다. 제1 연결 전극층(CM1)은 제2 반도체층(Act2)의 소스 영역(S2) 및 드레인 영역(D2) 중 적어도 하나와 연결될 수 있다.
제1 연결 전극층(CM1)은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층은 제2 층간 절연층(121) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
제2 층간 절연층(121) 상에는 평탄화층(123)이 배치되며, 평탄화층(123) 상에 발광 소자(200)가 배치될 수 있다.
평탄화층(123)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(120)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
평탄화층(123)은 다층으로 구비되어 제1 평탄화층(123a) 및 제2 평탄화층(123b)을 포함할 수 있다. 이때, 제1 평탄화층(123a)과 제2 평탄화층(123b) 사이에 제2 연결 전극층(CM2)이 개재될 수 있다. 제2 연결 전극층(CM2)은 제1 평탄화층(123a)에 형성된 콘택홀을 통해 제1 연결 전극층(CM1)과 연결될 수 있고, 발광 소자(200)와 제1 박막 트랜지스터(TFT1)를 전기적으로 연결할 수 있다.
평탄화층(123) 상에는 발광 소자(200)가 배치될 수 있다. 발광 소자(200)는 화소 전극(210), 유기 발광층을 포함하는 중간층(220), 및 대향 전극(230)을 포함할 수 있다.
화소 전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
평탄화층(123) 상에는 화소 정의막(125)이 배치될 수 있다. 또한, 화소 정의막(125)은 화소 전극(210)의 가장자리와 화소 전극(210) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(125)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 화소 정의막(125)에 의해 형성된 개구 내에 배치될 수 있다. 중간층(220)은 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer), 또는 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
중간층(220)은 복수의 화소 전극(210)들 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소 전극(210)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향 전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(230)은 표시 영역(DA)에 걸쳐 배치되며, 중간층(220)과 화소 정의막(125)의 상부에 배치될 수 있다. 대향 전극(230)은 복수의 발광 소자(200)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(210)들에 대응할 수 있다.
발광 소자(200)는 봉지층(미도시)으로 커버될 수 있다. 봉지층은 적어도 하나의 유기 봉지층 및 적어도 하나의 무기 봉지층을 포함할 수 있다.
무기 봉지층은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함할 수 있다. 제1 무기 봉지층 및 제2 무기 봉지층은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 유기 봉지층은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리메틸메타크릴레이트, 폴리아크릴산과 같은 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기 봉지층은 아크릴레이트 폴리머(acrylate polymer)를 포함할 수 있다.
지금까지 제1 게이트 연결 라인(GCL1), 제1 스캔 연결 라인(SCL1), 제3 게이트 연결 라인(GCL3), 및 제2 스캔 연결 라인(SCL2)을 기준으로 설명하였으나, 제2 게이트 연결 라인(GCL2, 도 9), 제3 스캔 연결 라인(SCL3, 도 9), 제4 게이트 연결 라인(GCL4, 도 9), 및 제4 스캔 연결 라인(SCL4)도 동일하게 적용될 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 전자 기기
10: 표시 장치
100: 기판
TA: 투과 영역
DA: 표시 영역
NDA: 비표시 영역
PA: 주변 영역
PX: 화소
GI: 초기화 게이트 라인
GC: 보상 게이트 라인
GW: 스캔 라인
EM: 발광 제어 라인
GDC: 게이트 구동 회로
SDC: 스캔 구동 회로
EDC: 발광 제어 구동 회로
GCL: 게이트 연결 라인
SCL: 스캔 연결 라인
ECL: 발광 제어 연결 라인

Claims (26)

  1. 투과 영역, 상기 투과 영역의 적어도 일부를 둘러싼 표시 영역, 상기 투과 영역과 상기 표시 영역 사이의 비표시 영역, 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판;
    상기 표시 영역 상에 화소행들과 화소열들을 따라 배열되는 복수의 화소들;
    상기 화소행들에 각각 배열되는 복수의 초기화 게이트 라인들 및 복수의 보상 게이트 라인들;
    상기 주변 영역 상에 열 방향을 따라 배열되는 복수의 게이트 구동 회로들; 및
    상기 비표시 영역 상에 배치되는 복수의 게이트 연결 라인들을 포함하고,
    상기 복수의 게이트 구동 회로들 중 제k 게이트 구동 회로는 상기 복수의 초기화 게이트 라인들 중 제m 및 제m+1 초기화 게이트 라인들, 및 상기 복수의 보상 게이트 라인들 중 제n 및 제n+1 보상 게이트 라인들을 동시에 구동하고,
    상기 제m 및 제m+1 초기화 게이트 라인들 및 상기 제n 및 제n+1 보상 게이트 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고,
    상기 제n 및 제n+1 보상 게이트 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 보상 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제1 게이트 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치(k와 n은 자연수이고, m은 n+1보다 큰 자연수임).
  2. 제1 항에 있어서,
    제n+1 화소행과 제m 화소행 사이에 짝수 개의 화소행들이 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제2 게이트 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 게이트 연결 라인은 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제2 부분들 서로 전기적으로 연결하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    제n+1 화소행과 제m 화소행 사이에 2개의 화소행들이 배치되고,
    상기 복수의 초기화 게이트 라인들 중 제n 및 제n+1 초기화 게이트 라인들은 상기 복수의 게이트 구동 회로들 중 제k-2 게이트 구동 회로에 의해 동시에 구동되고,
    상기 복수의 보상 게이트 라인들 중 제m 및 제m+1 보상 게이트 라인들은 상기 복수의 게이트 구동 회로들 중 제k+2 게이트 구동 회로에 의해 동시에 구동되는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    제m 화소행은 제n+1 화소행의 다음 화소행인 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 게이트 연결 라인은 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제2 부분들 서로 전기적으로 연결하는 것을 특징으로 하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 초기화 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제2 게이트 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 복수의 초기화 게이트 라인들 중 제n 및 제n+1 초기화 게이트 라인들은 상기 복수의 게이트 구동 회로들 중 제k-1 게이트 구동 회로에 의해 동시에 구동되고,
    상기 복수의 보상 게이트 라인들 중 제m 및 제m+1 보상 게이트 라인들은 상기 복수의 게이트 구동 회로들 중 제k+1 게이트 구동 회로에 의해 동시에 구동되는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 m+1는 2k와 동일한 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제k 게이트 구동 회로는,
    상기 주변 영역의 일측에 배치되고, 상기 제m 및 제m+1 초기화 게이트 라인들과 상기 제n 및 제n+1 보상 게이트 라인들의 제1 부분들에 제1 게이트 신호를 출력하도록 구성되는 일측 게이트 구동 회로; 및
    상기 주변 영역의 타측에 배치되고, 상기 제m 및 제m+1 초기화 게이트 라인들과 상기 제n 및 제n+1 보상 게이트 라인들의 제2 부분들에 상기 제1 게이트 신호와 동일한 제2 게이트 신호를 출력하도록 구성되는 타측 게이트 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서,
    상기 화소행들에 각각 배열되는 복수의 스캔 라인들;
    상기 주변 영역 상에 열 방향을 따라 배열되고, 상기 복수의 스캔 라인들을 순차적으로 구동하는 복수의 스캔 구동 회로들; 및
    상기 비표시 영역 상에 배치되는 복수의 스캔 연결 라인들을 더 포함하고,
    상기 복수의 스캔 라인들 중 상기 제n 및 제n+1 스캔 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고,
    상기 제n 스캔 라인의 상기 제1 부분과 상기 제n 스캔 라인의 상기 제2 부분은 상기 복수의 스캔 연결 라인들 중 제1 스캔 연결 라인을 통해 서로 전기적으로 연결되고,
    상기 제n+1 스캔 라인의 상기 제1 부분과 상기 제n+1 스캔 라인의 상기 제2 부분은 상기 복수의 스캔 연결 라인들 중 제2 스캔 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 스캔 연결 라인은
    상기 제n 스캔 라인의 상기 제1 부분과 상기 제n 스캔 라인의 상기 제2 부분을 서로 전기적으로 연결하는 제1 스캔 연결 전극; 및
    상기 제n 스캔 라인의 상기 제1 부분과 상기 제n 스캔 라인의 상기 제2 부분을 서로 전기적으로 연결하는 제2 스캔 연결 전극을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 스캔 연결 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상의 반도체층; 및
    상기 반도체층 상에 배치되고, 상기 제2 스캔 연결 전극을 포함하는 제2 도전층을 더 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 화소행들에 각각 배열되는 복수의 발광 제어 라인들; 및
    상기 주변 영역 상에 열 방향을 따라 배열되는 복수의 발광 제어 구동 회로들을 더 포함하고,
    상기 복수의 발광 제어 라인들 중 상기 제n 및 제n+1 발광 제어 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되고 전기적으로 절연되는 제1 부분과 제2 부분을 갖고,
    상기 제n 및 제n+1 발광 제어 라인들의 상기 제1 부분들은 상기 복수의 발광 제어 구동 회로들 중 상기 주변 영역의 일측에 배치되는 제1 발광 제어 구동 회로에 의해 동시에 구동되고,
    상기 제n 및 제n+1 발광 제어 라인들의 상기 제2 부분들은 상기 복수의 발광 제어 구동 회로들 중 상기 주변 영역의 타측에 배치되는 제2 발광 제어 구동 회로에 의해 동시에 구동되는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서,
    상기 화소행들에 각각 배열되는 복수의 발광 제어 라인들;
    상기 주변 영역 상에 열 방향을 따라 배열되는 복수의 발광 제어 구동 회로들; 및
    상기 비표시 영역 상에 배치되는 발광 제어 연결 라인을 더 포함하고,
    상기 복수의 발광 제어 라인들 중 상기 제n 및 제n+1 발광 제어 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고,
    상기 제n 및 제n+1 발광 제어 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 발광 제어 라인들의 상기 제2 부분들은 상기 발광 제어 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  17. 제1 항에 있어서,
    상기 복수의 화소들 중 제n 화소행에 배치되는 화소들 각각은,
    발광 소자;
    게이트-소스 전압에 따라 상기 발광 소자로 흐르는 전류를 제어하는 구동 트랜지스터;
    스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터에 전달하는 스캔 트랜지스터;
    상기 복수의 초기화 게이트 라인들 중 제n 초기화 게이트 라인을 통해 전달되는 신호에 응답하여 초기화 전압을 상기 구동 트랜지스터의 게이트에 인가하는 게이트 초기화 트랜지스터; 및
    상기 제n 보상 게이트 라인을 통해 전달되는 신호에 응답하여 상기 구동 트랜지스터의 드레인과 게이트를 서로 연결하는 보상 트랜지스터를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 게이트 초기화 트랜지스터와 상기 보상 트랜지스터의 도전형은 상기 스캔 트랜지스터의 도전형과 반대인 표시 장치.
  19. 제17 항에 있어서,
    상기 스캔 트랜지스터의 활성 영역을 포함하는 제1 반도체층;
    상기 게이트 초기화 트랜지스터의 활성 영역과 상기 보상 트랜지스터의 활성 영역을 포함하는 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이의 적어도 하나의 도전층을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 반도체층은 실리콘 반도체 물질을 포함하고, 상기 제2 반도체층은 산화물 반도체 물질을 포함하는 표시 장치.
  21. 제17 항에 있어서,
    상기 제n 보상 게이트 라인을 통해 전달되는 신호의 온-구간 길이는 상기 스캔 신호의 온-구간 길이의 두 배와 같거나 이보다 큰 표시 장치.
  22. 제1 항에 있어서,
    상기 기판은 상기 투과 영역에 대응하는 관통홀을 갖는 표시 장치.
  23. 투과 영역, 상기 투과 영역의 적어도 일부를 둘러싼 표시 영역, 상기 투과 영역과 상기 표시 영역 사이의 비표시 영역, 및 상기 표시 영역 외곽의 주변 영역이 정의된 기판;
    상기 표시 영역 상에 화소행들과 화소열들을 따라 배열되는 복수의 화소들;
    상기 화소행들에 각각 배열되는 복수의 게이트 라인들;
    상기 비표시 영역 상에 배치되는 복수의 게이트 연결 라인들을 포함하고,
    상기 복수의 게이트 라인들 중 제m 및 제m+1 게이트 라인들 및 제n 및 제n+1 게이트 라인들 각각은 상기 투과 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖고,
    상기 제m 및 제m+1, 제n 및 제n+1 게이트 라인들의 상기 제1 부분들은 상기 주변 영역에서 서로 연결되고,
    상기 제m 및 제m+1 게이트 라인들의 상기 제1 부분들과 상기 제m 및 제m+1 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제1 게이트 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치(n은 자연수이고, m은 n+1보다 큰 자연수임).
  24. 제23 항에 있어서,
    상기 제n 및 제n+1 게이트 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 게이트 라인들의 상기 제2 부분들은 상기 복수의 게이트 연결 라인들 중 제2 게이트 연결 라인을 통해 서로 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  25. 제23 항에 있어서,
    상기 제1 게이트 연결 라인은 상기 제n 및 제n+1 게이트 라인들의 상기 제1 부분들과 상기 제n 및 제n+1 게이트 라인들의 상기 제2 부분들 서로 전기적으로 연결하는 것을 특징으로 하는 표시 장치.
  26. 제23 항에 있어서,
    상기 제m 및 제m+1, 제n 및 제n+1 게이트 라인들의 상기 제2 부분들은 상기 주변 영역에서 서로 연결되는 표시 장치.
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