KR20210134178A - 유기발광 디스플레이 장치 및 그 제조방법 - Google Patents

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KR20210134178A
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light emitting
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김근우
강태욱
김두나
김상섭
성범모
이도경
이용수
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Abstract

본 발명은 고품질의 이미지를 디스플레이할 수 있는 유기발광 디스플레이 장치를 위하여, 유기발광 다이오드와, 제1노드에 인가된 전압에 대응하여 전원전압선과 접속된 제2노드로부터 상기 유기발광 다이오드로 흐르는 전류량을 제어할 수 있는 제1트랜지스터와, 상기 제1트랜지스터와 상기 유기발광 다이오드 사이의 제3노드와 상기 제1노드 사이에 접속되어 동일 층 상에 위치한 제3-1게이트전극과 제3-2게이트전극에 인가된 전압에 대응하여 상기 제1트랜지스터를 다이오드 연결시킬 수 있는 제3트랜지스터와, 상기 제3-1게이트전극 및 상기 제3-2게이트전극과 상기 제3트랜지스터의 제3액티브영역 사이에 개재되며 상기 제3-1게이트전극과 상기 제3액티브영역 사이에서의 층상구조가 상기 제3-2게이트전극과 상기 제3액티브영역 사이에서의 층상구조와 상이한 게이트절연막을 구비하는, 유기발광 디스플레이 장치를 제공한다.

Description

유기발광 디스플레이 장치 및 그 제조방법{Organic light-emitting display and method for manufacturing the same}
본 발명의 실시예들은 유기발광 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 고품질의 이미지를 디스플레이할 수 있는 유기발광 디스플레이 장치 및 그 제조방법에 관한 것이다.
일반적으로 디스플레이 장치는 복수개의 화소들을 포함하며, 복수개의 화소들 각각은 디스플레이 소자 및 이 디스플레이 소자를 제어하기 위한 화소회로를 포함한다. 화소회로는 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 배선들을 포함한다.
디스플레이 소자의 발광여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이 소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였다.
그러나 이러한 종래의 디스플레이 장치에는, 고품질의 이미지를 디스플레이하는 것이 용이하지 않다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고품질의 이미지를 디스플레이할 수 있는 유기발광 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 유기발광 다이오드와, 제1노드에 인가된 전압에 대응하여 전원전압선과 접속된 제2노드로부터 상기 유기발광 다이오드로 흐르는 전류량을 제어할 수 있는 제1트랜지스터와, 상기 제1트랜지스터와 상기 유기발광 다이오드 사이의 제3노드와 상기 제1노드 사이에 접속되어 동일 층 상에 위치한 제3-1게이트전극과 제3-2게이트전극에 인가된 전압에 대응하여 상기 제1트랜지스터를 다이오드 연결시킬 수 있는 제3트랜지스터와, 상기 제3-1게이트전극 및 상기 제3-2게이트전극과 상기 제3트랜지스터의 제3액티브영역 사이에 개재되며 상기 제3-1게이트전극과 상기 제3액티브영역 사이에서의 층상구조가 상기 제3-2게이트전극과 상기 제3액티브영역 사이에서의 층상구조와 상이한 게이트절연막을 구비하는, 유기발광 디스플레이 장치가 제공된다.
상기 게이트절연막의 상기 제3-1게이트전극과 상기 제3액티브영역 사이의 제3-1부분은 단일층 구조를 갖고, 상기 게이트절연막의 상기 제3-2게이트전극과 상기 제3액티브영역 사이의 제3-2부분은 다층 구조를 가질 수 있다.
상기 제3액티브영역을 포함하는 반도체층은 상기 제1트랜지스터의 제1액티브영역을 포함하는 반도체층과 연결되어 있으며, 상기 반도체층의 상기 제3-1게이트전극에 대응하는 부분은 상기 반도체층의 상기 제3-2게이트전극에 대응하는 부분을 지나 상기 반도체층의 상기 제1트랜지스터의 제1게이트전극에 대응하는 부분에 연결될 수 있다.
상기 제3-1부분의 두께와 상기 제3-2부분의 두께는 동일할 수 있다.
상기 제3-2부분은 상기 제3-1부분이 포함하는 물질을 포함하는 제1층과, 상기 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층을 포함할 수 있다.
상기 제2층이 포함하는 물질의 유전률(dielectric constant)은 상기 제1층이 포함하는 물질의 유전률보다 클 수 있다.
상기 제2층은 상기 제1층보다 상기 제3-2게이트전극에 더 가까이 위치할 수 있다.
상기 제1층은 실리콘옥사이드를 포함하고, 상기 제2층은 실리콘나이트라이드를 포함할 수 있다.
상기 제1층과 상기 제3-1부분은 일체(一體)일 수 있다.
상기 게이트절연막은 상기 제1트랜지스터의 제1게이트전극과 상기 제1트랜지스터의 제1액티브영역 사이에 개재되고, 상기 게이트절연막의 상기 제1게이트전극과 상기 제1액티브영역 사이의 제1부분은 다층 구조를 가질 수 있다.
상기 제1부분과 상기 제3-2부분은 상기 제3-1부분이 포함하는 물질을 포함하는 제1층과, 상기 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층을 포함할 수 있다.
상기 제2층이 포함하는 물질의 유전률(dielectric constant)은 상기 제1층이 포함하는 물질의 유전률보다 클 수 있다.
상기 제2층은 상기 제1층보다 상기 제3-2게이트전극에 더 가까이 위치할 수 있다.
상기 제1층은 실리콘옥사이드를 포함하고, 상기 제2층은 실리콘나이트라이드를 포함할 수 있다.
상기 제1층과 상기 제3-1부분은 일체(一體)일 수 있다.
상기 제1노드와 초기화전압선 사이에 접속되어, 제4게이트전극에 인가된 전압에 대응하여 상기 제1트랜지스터의 제1게이트전극의 전압을 초기화할 수 있는, 제4트랜지스터를 더 구비하고, 상기 게이트절연막은 상기 제4게이트전극과 상기 제4트랜지스터의 제4액티브영역 사이에 개재되고, 상기 게이트절연막의 상기 제4게이트전극과 상기 제4액티브영역 사이의 제4부분은 다층 구조를 가질 수 있다.
상기 제4부분과 상기 제3-2부분은 상기 제3-1부분이 포함하는 물질을 포함하는 제1층과, 상기 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층을 포함할 수 있다.
상기 제2층이 포함하는 물질의 유전률(dielectric constant)은 상기 제1층이 포함하는 물질의 유전률보다 클 수 있다.
상기 제2층은 상기 제1층보다 상기 제3-2게이트전극에 더 가까이 위치할 수 있다.
상기 제1층은 실리콘옥사이드를 포함하고, 상기 제2층은 실리콘나이트라이드를 포함할 수 있다.
상기 제1층과 상기 제3-1부분은 일체(一體)일 수 있다.
상기 제3액티브영역 중 상기 제3-1게이트전극과 중첩하는 부분의 면적은 상기 제3액티브영역 중 상기 제3-2게이트전극과 중첩하는 부분의 면적보다 좁을 수 있다.
상기 제3액티브영역 중 상기 제3-1게이트전극과 중첩하는 부분의 채널길이는 상기 제3액티브영역 중 상기 제3-2게이트전극과 중첩하는 부분의 채널길이보다 짧을 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고품질의 이미지를 디스플레이할 수 있는 유기발광 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 개념도이다.
도 2는 도 1의 디스플레이 장치가 포함하는 화소의 등가회로도이다.
도 3은 도 2의 화소에 있어서의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 4는 도 3의 반도체층을 개략적으로 도시하는 배치도이다.
도 5는 도 3의 일부분을 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 화소에 있어서의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시하는 개념도이다.
본 실시예에 따른 디스플레이 장치는 스마트폰, 휴대폰, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수도 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치(1)는 디스플레이영역(DA)과 주변영역(PA)을 가질 수 있다. 이러한 디스플레이 장치(1)는 기판(101, 도 5 참조)을 구비할 수 있는데, 기판(101)의 형상은 도 1에 도시된 것과 같은 (xy평면 상에서의) 직사각형 형상에 국한되지 않고, 원형 등의 다양한 형상을 가질 수 있다. 또한 기판(101)은 벤딩영역을 가져 해당 벤딩영역에서 벤딩될 수도 있다.
이러한 기판(101)은 글라스나 메탈을 포함할 수 있다. 또한, 기판(101)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
물론 기판(101)은 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다. 이 경우 배리어층은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다.
디스플레이영역(DA)에는 복수개의 표시소자들이 위치할 수 있다. 일 예로 표시소자는 유기발광 다이오드(OLED)일 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 도 1의 디스플레이 장치(1)의 디스플레이영역(DA)에 위치하는 일 (부)화소는 그러한 유기발광 다이오드를 포함하며, 또한 유기발광 다이오드의 발광 정도 등을 제어하는 박막트랜지스터 및 커패시터 등을 포함한다.
주변영역(PA)에는 구동부, 전원공급배선 등이 배치될 수 있다. 또한, 주변영역(PA)은 구동 집적 회로와 같은 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역을 포함할 수 있다.
도 2는 도 1의 디스플레이 장치(1)의 디스플레이영역(DA)에 위치하는 일 (부)화소의 등가 회로도이다. 하나의 (부)화소에 위치하는 화소회로부는, 복수개의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL, SL-1, SL+1, EL, DL), 제1초기화전압선(VL1), 제2초기화전압선(VL2) 및 전원전압선(PL)에 연결될 수 있다.
신호선들(SL, SL-1, SL+1, EL, DL)은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 제2초기화 박막트랜지스터(T7)에 스캔신호(Sn)를 전달하는 이후 스캔선(SL+1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다. 전원전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1초기화전압선(VL1)은 제1초기화 박막트랜지스터(T4)에 초기화전압(Vint)을 전달하고, 제2초기화전압선(VL2)은 제2초기화 박막트랜지스터(T7)에 초기화전압(Vint)을 전달할 수 있다.
제1트랜지스터인 구동 박막트랜지스터(T1)의 제1게이트전극인 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 전원전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광 다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 즉, 구동 박막트랜지스터(T1)는 제1노드(N1)에 인가된 전압, 즉 구동 게이트전극(G1)에 인가된 전압에 대응하여, 전원전압선(PL)과 접속된 제2노드(N2)로부터 유기발광 다이오드(OLED)로 흐르는 전류량을 제어할 수 있다. 이에 따라 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광 다이오드(OLED)에 구동전류(IOLED)를 공급한다. 제2노드(N2)와 전원전압선(PL) 사이에는 동작제어 박막트랜지스터(T5)가 개재될 수 있다.
제2트랜지스터인 스위칭 박막트랜지스터(T2)의 제2게이트전극인 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역(D2)은 제2노드(N2)에 연결되어 구동 박막트랜지스터(T1)의 구동 소스영역(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 전원전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역(S1)으로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터인 보상 박막트랜지스터(T3)는 구동 박막트랜지스터(T1)와 유기발광 다이오드(OLED) 사이의 제3노드(N3) 제1노드(N1) 사이에 접속되어, 제3게이트전극인 보상 게이트전극(G3)에 인가된 전압에 대응하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다. 즉, 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인영역(D3)은 구동 박막트랜지스터(T1)의 구동 드레인영역(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스영역(S3)은 스토리지 커패시터(Cst)의 하부전극(CE1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다.
보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인영역(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다. 이러한 보상 박막트랜지스터(T3)는 듀얼 게이트전극을 갖는다. 즉, 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 제3-1게이트전극(G3-1, 도 3 등 참조)과 제3-2게이트전극(G3-2, 도 3 등 참조)을 갖는다.
제4트랜지스터인 제1초기화 박막트랜지스터(T4)는 제1노드(N1)와 제1초기화전압선(VL1) 사이에 접속되어, 제4게이트전극인 제1초기화 게이트전극(G4)에 인가된 전압에 대응하여 구동 게이트전극(G1)의 전압을 초기화할 수 있다. 즉, 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스영역(S4)은 제1초기화전압선(VL1)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역(D4)은 스토리지 커패시터(Cst)의 하부전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역(S3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
제5트랜지스터인 동작제어 박막트랜지스터(T5)는 제2노드(N2)와 전원전압선(PL) 사이에 접속되어, 제5게이트전극인 동작제어 게이트전극(G5)에 인가된 전압에 대응하여 턴-온될 수 있다. 즉, 동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역(S5)은 전원전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역(D5)은 구동 박막트랜지스터(T1)의 구동 소스영역(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역(D2)과 연결되어 있다.
제6트랜지스터인 발광제어 박막트랜지스터(T6)는 제3노드(N3)와 유기발광 다이오드(OLED) 사이에 접속되어, 발광 제어선으로부터 제6게이트전극인 발광제어 게이트전극(G6)에 인가된 전압에 대응하여 턴-온될 수 있다. 즉, 발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역(S6)은 구동 박막트랜지스터(T1)의 구동 드레인영역(D1) 및 보상 박막트랜지스터(T3)의 보상 드레인영역(D3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역(S7) 및 유기발광 다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광 다이오드(OLED)에 전달되어 유기발광 다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제7트랜지스터인 제2초기화 박막트랜지스터(T7)의 제7게이트전극인 제2초기화 게이트전극(G7)은 이후 스캔선(SL+1)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6) 및 메인 유기발광 다이오드(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역(D7)은 제2초기화전압선(VL2)에 연결되어 있다.
한편, 스캔선(SL)과 이후 스캔선(SL+1)은 서로 전기적으로 연결됨으로써, 스캔선(SL)과 이후 스캔선(SL+1)에는 동일한 스캔신호(Sn)가 인가될 수 있다. 따라서, 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광 다이오드(OLED)의 화소전극을 초기화시키는 동작을 수행할 수 있다. 필요에 따라 제2초기화 박막트랜지스터(T7)는 생략될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 전원전압선(PL)에 연결되어 있으며, 유기발광 다이오드(OLED)의 공통전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광 다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에서는 보상 박막트랜지스터(T3)가 듀얼 게이트전극을 갖는 것으로 도시하고 있다. 아울러 도 2에서는 제1초기화 박막트랜지스터(T4)도 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 제1초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 3은 도 2의 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이고, 도 4는 도 3의 디스플레이 장치의 일부분인 반도체층(1130)을 개략적으로 도시하는 배치도이며, 도 5는 도 3의 일부분으로서 A-A', B-B', C-C' 및 D-D' 선을 따라 취한 단면도이다. 해당 단면도에서 각 구성요소들의 크기는 편의상 과장 및/또는 축소되었다. 이는 후술하는 단면도들에 있어서도 마찬가지이다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)는 반도체층(1130)을 따라 배치된다. 반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들을 이룰 수 있다. 즉 반도체층(1130)의 일부 영역들은, 박막트랜지스터의 액티브영역, 소스영역 또는 드레인영역을 이룰 수 있다.
반도체층(1130)은 기판(101) 상에 형성될 수 있다. 물론 기판(101) 상에는 버퍼층(111)이 형성되고, 반도체층(1130)은 버퍼층(111) 상에 형성될 수 있다.
버퍼층(111)은 기판(101)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(101) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층구조 또는 다층구조를 가질 수 있다. 일 예로, 버퍼층(111)은 제1버퍼층(111a)과 제2버퍼층(111b)이 적층된 구조를 가질 수 있으며, 이때 제1버퍼층(111a)과 제2버퍼층(111b)은 서로 다른 물질을 포함할 수 있다. 예컨대, 제1버퍼층(111a)은 실리콘나이트라이드를 포함하고, 제2버퍼층(111b)은 실리콘옥사이드를 포함할 수 있다.
이처럼, 제1버퍼층(111a)이 실리콘 질화물을 포함할 경우, 실리콘 질화물 형성 시 수소를 포함하도록 할 수 있다. 이를 통하여 버퍼층(111) 상에 형성되는 반도체층(1130)의 캐리어 모빌리티가 향상되어 박막트랜지스터(TFT)의 전기적 특성이 향상될 수 있다. 또한, 반도체층(1130)은 실리콘 물질을 포함할 수 있는데, 이 경우 실리콘을 포함하는 반도체층(1130)과 실리콘 산화물을 함유하는 제2버퍼층(111b)간의 계면 접합 특성이 향상되어, 박막트랜지스터(TFT)의 전기적 특성이 향상될 수 있다.
반도체층(1130)은 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 다른 예로, 반도체층(1130)은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체를 포함할 수도 있다. 또는, 복수개의 박막트랜지스터들 중 일부 반도체층은 저온 폴리실리콘(LTPS)을 포함하고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체를 포함할 수도 있다.
이러한 반도체층(1130)의 소스영역들 및 드레인영역들은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 박막트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다. 도 2의 등가회로도에서는 반도체층(1130)의 특정 부분들이 P형 불순물로 도핑되어 박막트랜지스터들이 PMOS(p-channel MOSFET)로 구현되는 것으로 도시하고 있다. 물론 반도체층(1130)의 다른 부분들도 불순물로 도핑되어, 박막트랜지스터들 및/또는 커패시터 등을 상호 전기적으로 연결하는 배선 역할을 할 수 있다.
반도체층(1130) 상에는 제1게이트절연막(112)이 위치하며, 제1게이트절연막(112) 상에는 구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)이 위치할 수 있다. 제1게이트절연막(112)의 자세한 구조에 대해서는 후술한다.
스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 제2,3액티브영역들(A2, A3)과 중첩하는 영역은 각각 스위칭 게이트전극(G2)과 보상 게이트전극(G3)이고, 이전 스캔선(SL-1) 중 제1초기화 박막트랜지스터(T4)의 제4액티브영역(A4)과 중첩하는 영역이 제1초기화 게이트전극(G4)이며, 이후 스캔선(SL+1) 중 제2초기화 박막트랜지스터(T7)의 제7액티브영역(A7)과 중첩하는 영역이 제2초기화 게이트전극(G7)이고, 발광 제어라인(EL) 중 동작제어 및 발광제어 박막트랜지스터(T5, T6)의 제5,6액티브영역들(A5, A6)과 중첩하는 영역이 각각 동작제어 게이트전극(G5) 및 발광제어 게이트전극(G6)일 수 있다.
구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층구조 또는 단층구조를 가질 수 있다. 일 예로, 구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)은 Mo/Al의 다층구조를 갖거나 Mo/Al/Mo의 다층구조를 가질 수 있다.
구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL) 상에는 제2게이트절연막(113)이 구비될 수 있다. 제2게이트절연막(113)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다.
제2게이트절연막(113) 상에는 전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 배치될 수 있다. 전극전압라인(HL)은 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)으로의 기능을 수행할 수 있다. 전극전압라인(HL) 중 구동 게이트전극(G1)과 중첩하는 영역은 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다. 따라서, 제2게이트절연막(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층구조 또는 단층구조를 가질 수 있다. 일 예로, 전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 Mo/Al의 다층구조를 갖거나 Mo/Al/Mo의 다층구조를 가질 수 있다.
전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2) 상에는 층간절연층(115)이 위치한다. 층간절연층(115)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다.
층간절연층(115) 상에는 데이터라인(DL), 전원전압선(PL), 제1,2초기화연결선들(1173a, 1173b), 노드연결선(1174) 및 접속메탈(1175)이 배치될 수 있다. 데이터라인(DL), 전원전압선(PL), 노드연결선(1174) 및 접속메탈(1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층구조 또는 단층구조를 가질 수 있다. 일 예로, 데이터라인(DL), 전원전압선(PL), 노드연결선(1174) 및 접속메탈(1175)은 Ti/Al/Ti의 다층구조를 가질 수 있다.
데이터라인(DL)은 컨택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)에 접속될 수 있다. 필요에 따라 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수도 있다.
전원전압선(PL)은 층간절연층(115)에 형성된 컨택홀(1158)을 통해 커패시터(Cst)의 상부전극(CE2)과 접속될 수 있다. 따라서, 전극전압라인(HL)은 전원전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 또한, 전원전압선(PL)은 컨택홀(1155)을 통해 동작제어 드레인영역(D5)에 접속될 수 있다.
제1초기화전압선(VL1)은 제1초기화연결선(1173a)을 통해 제1초기화 박막트랜지스터(T4)에 연결되고, 제2초기화전압선(VL2)은 제2초기화연결선(1173b)을 통해 제2초기화 박막트랜지스터(T7)에 연결될 수 있다. 한편, 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 동일한 정전압(예컨대, -2V 등)을 가질 수 있다.
노드연결선(1174)의 일단은 컨택홀(1156)을 통해 보상 소스영역(S3)에 연결되고, 타단은 컨택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
접속메탈(1175)은 층간절연층(115), 제2게이트절연막(113) 및 제1게이트절연막(112)을 관통하는 컨택홀(1153)을 통해서 발광제어 박막트랜지스터(T6)의 반도체층과 접속된다. 접속메탈(1175)은 컨택홀(1163)을 통해서 유기발광 다이오드(OLED)의 화소전극(210)에 접속된다. 따라서 발광제어 박막트랜지스터(T6)는 유기발광 다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
데이터라인(DL), 전원전압선(PL), 제1,2초기화연결선들(1173a 1173b), 노드연결선(1174) 및 접속메탈(1175) 상에는 평탄화층(117)이 위치하며, 평탄화층(117) 상에 유기발광 다이오드(OLED)가 위치할 수 있다.
한편, 도 2에서는 하나의 화소회로(PC)를 나타내고 있고 도 3에서는 하나의 (부)화소(SPX)의 구조를 설명하고 있지만, 동일한 화소회로(PC)를 가지는 복수개의 부화소(SPX)들이 제1방향(x축 방향) 및 제2방향(y축 방향)을 따라 배열되며, 이때 제1초기화전압선(VL1), 이전 스캔선(SL-1), 제2초기화전압선(VL2) 및 이후 스캔선(SL+1)은 제2방향(y축 방향)을 따라 인접하게 배치된 두 개의 화소회로(PC)들에서 공유될 수 있다.
즉, 제1초기화전압선(VL1)과 이전 스캔선(SL-1)은, 도면을 기준으로 제2방향(y축 방향)을 따라 도 3에 도시된 화소회로(PC)의 (+y 방향) 상부에 배치된 다른 화소회로(PC)의 제2초기화 박막트랜지스터에 전기적으로 연결될 수 있다. 따라서, 이전 스캔선(SL-1)에 인가되는 이전 스캔신호는 상기 다른 화소회로(PC)의 제2초기화 박막트랜지스터에 이후 스캔신호로서 전달될 수 있다. 이와 마찬가지로, 제2초기화전압선(VL2)과 이후 스캔선(SL+1)은, 도면을 기준으로 제2방향(y축 방향)을 따라 도 3에 도시된 화소회로(PC)의 (-y 방향) 하부에 인접하여 배치된 또 다른 화소회로(PC)의 제1초기화 박막트랜지스터에 전기적으로 연결되어 이전 스캔신호와 초기화전압을 전달할 수 있다.
다시 도 5를 참조하면, 평탄화층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(117)은 유기물을 포함할 수 있으며, 단층구조 또는 다층구조를 가질 수 있다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다. 평탄화층(117)은 무기물을 포함할 수도 있다. 이러한, 평탄화층(117)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다. 평탄화층(117)이 무기물을 포함하는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
유기발광 다이오드(OLED)는 화소전극(210), 공통전극(230) 및 이들 사이에 위치하고 발광층을 포함하는 중간층(220)을 구비할 수 있다.
화소전극(210)은 컨택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 컨택홀(1153)을 통해 발광제어 드레인영역에 접속할 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 화소전극(210)의 중앙부가 노출되도록 하는 개구부를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 공통전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)은 폴리이미드, 폴리아미드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수개의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않으며, 중간층(220)에 포함된 층들 중 홀 수송층, 홀 주입층, 전자 수송층 또는 전자 주입층 등과 같은 층은 복수개의 화소전극(210)에 걸쳐서 일체로 형성될 수 있다.
공통전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 공통전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 금속 박막 외에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수 있다. 이러한 공통전극(230)은 복수개의 화소전극(210)에 대응하도록 일체(一體)로 형성될 수 있다.
공통전극(230) 상에는 제1무기봉지층(310), 제2무기봉지층(320) 및 이들 사이에 개재된 유기봉지층(330)을 포함하는 봉지층(300)이 위치할 수 있다.
제1무기봉지층(310)과 제2무기봉지층(320)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2)를 포함할 수 있다. 유기봉지층(330)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
전술한 것과 같이 반도체층(1130) 상에는 제1게이트절연막(112)이 위치하며, 제1게이트절연막(112) 상에는 구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)이 위치할 수 있다. 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)은 전술한 것과 같이 스위칭 게이트전극(G2), 보상 게이트전극(G3), 제1초기화 게이트전극(G4), 동작제어 게이트전극(G5), 발광제어 게이트전극(G6) 및 제2초기화 게이트전극(G7)을 포함한다. 따라서, 구동 게이트전극(G1), 스위칭 게이트전극(G2), 보상 게이트전극(G3), 제1초기화 게이트전극(G4), 동작제어 게이트전극(G5), 발광제어 게이트전극(G6) 및 제2초기화 게이트전극(G7)과 반도체층(1130) 사이에는 제1게이트절연막(112)이 개재된다.
이러한 본 실시예에 따른 유기발광 디스플레이 장치에 있어서, 제1게이트절연막(112)은 전술한 것과 같이 제3-1게이트전극(G3-1) 및 제3-2게이트전극(G3-2)과 보상 박막트랜지스터(T3)의 제3액티브영역(A3) 사이에 개재된다. 이때, 제1게이트절연막(112)의 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이에서의 층상구조가, 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이에서의 층상구조와 상이하다.
도 2 등을 참조하여 전술한 것과 같이, 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광 다이오드(OLED)에 구동전류(IOLED)를 공급한다. 즉, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 소스영역(S1) 사이의 전압은 유기발광 다이오드(OLED)에 흐르는 구동전류(IOLED)를 결정한다. 이때 여러 화소들의 구동 박막트랜지스터(T1)들의 문턱전압(Vth)들이 상이하면, 여러 화소들에 동일한 데이터신호(Dm)를 인가하더라도 유기발광 다이오드(OLED)들에 흐르는 구동전류(IOLED)들의 크기가 상이하게 된다. 이는 결국 디스플레이 장치가 고품질의 이미지를 디스플레이할 수 없다는 문제점을 야기하게 된다.
따라서 구동 박막트랜지스터(T1)들에 있어서 문턱전압(Vth)들에 의한 영향을 방지하기 위해, 구동 박막트랜지스터(T1)들 각각에 보상 박막트랜지스터(T3)가 연결되어 있다. 이에 따라 여러 화소들의 구동 박막트랜지스터(T1)들의 문턱전압(Vth)들이 상이하더라도, 여러 화소들에 동일한 데이터신호(Dm)를 인가하면 유기발광 다이오드(OLED)들에 흐르는 구동전류(IOLED)들의 크기가 거의 동일하게 할 수 있다.
보상 박막트랜지스터(T3)는 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 소스영역(S1) 사이의 전압차에서 문턱전압(Vth)을 보상한 이후에는 완전히 턴-오프되어야 한다. 하지만 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)과 제3액티브영역(A3) 사이에 기생 커패시턴스가 형성되는바, 이에 따라 그러한 기생 커패시턴스에 의한 전하량 변화로 인해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에서의 전압변화가 발생하게 되어 디스플레이 장치에서 킥백(kick-back) 현상이 나타날 수 있다. 킥백 현상이란, 디스플레이 장치의 화면이 깜박이는 플리커 현상 또는 잔상이 남는 현상 등을 의미한다.
이러한 문제점을 해결하기 위해, 보상 박막트랜지스터(T3)에서의 기생 커패시턴스를 줄일 필요가 있다. 기생 커패시턴스를 줄이기 위해, 제1게이트절연막(112)의 두께를 늘릴 수 있다. 제1게이트절연막(112)의 두께가 늘어나면, 보상 게이트전극(G3)과 제3액티브영역(A3) 사이의 거리가 늘어남에 따라 이들 사이의 기생 커패시턴스를 줄일 수 있기 때문이다. 하지만 보상 게이트전극(G3)과 제3액티브영역(A3) 사이에서 제1게이트절연막(112)의 두께가 늘어나면, 보상 박막트랜지스터(T3)의 민감도가 저하될 수 있다. 즉, 보상 게이트전극(G3)에 사전설정된 전기적 신호들이 인가될 시, 보상 박막트랜지스터(T3)에서의 턴-온과 턴-오프가 정확한 시점에 이루어지지 않을 수 있다. 또한, 보상 게이트전극(G3)에 인가되는 전기적 신호를 조절하여 보상 소스영역(S3)과 보상 드레인영역(D3) 사이에 흐르는 전류의 변화를 미세하게 제어하는 것이 용이하지 않을 수 있다.
하지만 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제1게이트절연막(112)의 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이에서의 층상구조가, 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이에서의 층상구조와 상이하다. 이를 통해, 킥백현상을 방지하거나 줄이면서도 보상 박막트랜지스터(T3)의 민감도를 높일 수 있다.
구체적으로, 제1게이트절연막(112)의 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 제3-1부분은 단일층 구조를 갖고, 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제3-2부분은 다층 구조를 갖도록 할 수 있다. 제3-2부분은 제3-1부분이 포함하는 물질을 포함하는 제1층(1121)과, 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층(1122)을 포함할 수 있다. 이때 제2층(1122)이 포함하는 물질의 유전률(dielectric constant)이 제1층이 포함하는 물질의 유전률보다 크도록 할 수 있다. 그러한 예로, 제1층(1121)은 실리콘옥사이드를 포함하고 제2층(1122)은 실리콘나이트라이드를 포함하도록 할 수 있다. 실리콘옥사이드의 유전률은 대략 3.7이고, 실리콘나이트라이드의 유전률은 대략 7.5이다.
이와 같은 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 제1게이트절연막(112)의 두께를 늘림으로써, 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 기생 커패시턴스를 줄여 킥백현상이 발생하는 것을 방지하거나 최소화할 수 있다. 나아가 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제1게이트절연막(112)은 유전률이 큰 제2층(1122)을 포함하도록 함으로써, 제1게이트절연막(112)의 두께가 늘어난다 하더라도 보상 박막트랜지스터(T3)가 보상 게이트전극(G3)에 인가되는 전기적 신호에 대해 민감하게 반응하도록 할 수 있다.
참고로 제3액티브영역(A3)을 포함하는 반도체층(1130)은 도 2 및 도 3에 도시된 것과 같이 구동 박막트랜지스터(T1)의 제1액티브영역(A1)을 포함하는 반도체층(1130)과 연결되어 있다. 그리고 반도체층(1130)의 제3-1게이트전극(G3-1)에 대응하는 부분은 반도체층(1130)의 제3-2게이트전극(G3-2)에 대응하는 부분을 지나 반도체층(1130)의 구동 게이트전극(G1)에 대응하는 부분, 즉 제1액티브영역(A1)에 연결된다. 이에 따라 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압에 직접적인 영향을 주는 보상 박막트랜지스터(T3)의 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 기생 커패시턴스를 높이는 효과를 가져올 수 있다.
이러한 제1게이트절연막(112)을 형성하는 것은 다양한 방법으로 이루어질 수 있다. 예컨대 실리콘옥사이드로 제1층(1121)을 형성한다. 이후 제3-2게이트전극(G3-2)이 형성될 위치에 대응하는 부분에서 제1층(1121)의 상부를 적어도 일부 제거한다. 이는 포토리지스트층을 제1층(1121) 상에 형성하고, 추후 제2층(1122)이 형성될 부분 상에서 포토리지스트층이 제거되도록 한 후, 건식식각을 진행함으로써 이루어질 수 있다. 이후, 제1층(1121)에서 일부분이 제거된 부분에 실리콘나이트라이드로 제2층(1122)을 형성할 수 있다. 이러한 제2층(1122)은, 마스크에 의해 제1층(1121)의 제2층(1122)이 형성될 부분 외의 부분이 차폐되도록 한 상태에서 CVD 법으로 형성될 수 있다. 이때 제2층(1122)이 형성되는 두께를 조절하여, 제1층(1121)과 제2층(1122)을 갖는 제3-2부분의 두께가 제1층(1121)을 갖는 제3-1부분의 두께와 동일하도록 할 수 있다.
제1게이트절연막(112)의 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 제3-1부분에서, 예컨대 실리콘옥사이드를 포함하는 제1층(1121)은 1100ㅕ 내지 1400ㅕ의 두께를 가질 수 있다. 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제3-2부분에서, 예컨대 실리콘옥사이드를 포함하는 제1층(1121)은 1000ㅕ 내지 1200ㅕ의 두께를 갖고, 실리콘나이트라이드를 포함하는 제2층(1122)은 100ㅕ 내지 300ㅕ의 두께를 가질 수 있다. 이 경우 제3-1부분에서 제1층(1121)이 1400ㅕ의 두께를 갖고 제3-2부분에서 제1층(1121)이 1200ㅕ의 두께를 갖는다면, 제2층은 200ㅕ의 두께를 가져, 제3-1부분의 두께와 제3-2부분의 두께가 1400ㅕ으로 같아지도록 할 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
이와 같이 형성되는 제1게이트절연막(112)의 경우, 제1게이트절연막(112)의 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 제3-1부분은 제1층(1121)으로 형성된 단일층 구조를 갖고, 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제3-2부분은 제1층(1121)과 제2층(1122)으로 형성된 다층 구조를 갖도록 할 수 있다. 이때 제3-2부분에서 제2층(1122)은 제1층(1121)보다 제3-2게이트전극(G3-2)에 더 가까이 위치하게 된다. 제3-2부분의 제1층(1121)은 제3-1부분의 제1층(1121)과 일체(一體)인 형상을 가질 수 있다.
한편, 제1게이트절연막(112)의 두께가 늘어남에 따라 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 제1액티브영역(A1) 사이의 거리도 늘어나게 된다. 이 경우, 보상 박막트랜지스터(T3)에 대한 설명에서 전술한 것과 같이 구동 박막트랜지스터(T1)의 민감도가 저하될 수 있다. 즉, 구동 게이트전극(G1)에 사전설정된 전기적 신호들이 인가될 시, 구동 박막트랜지스터(T1)에서의 턴-온과 턴-오프가 정확한 시점에 이루어지지 않을 수 있다. 또한, 구동 게이트전극(G1)에 인가되는 전기적 신호를 조절하여 구동 소스영역(S1)과 구동 드레인영역(D1) 사이에 흐르는 전류의 변화를 미세하게 제어하는 것이 용이하지 않을 수 있다.
이러한 문제점이 발생하는 것을 방지하거나 최소화하기 위하여, 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도인 도 6에 도시된 것과 같이, 제1게이트절연막(112)의 구동 게이트전극(G1)과 제1액티브영역(A1) 사이의 제1부분이 다층구조를 갖도록 할 수 있다. 이를 통해, 킥백현상을 방지하거나 줄이면서도 구동 박막트랜지스터(T1)의 민감도를 높일 수 있다.
구체적으로, 제1게이트절연막(112)의 구동 게이트전극(G1)과 제1액티브영역(A1) 사이의 제1부분은, 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제3-2부분과 마찬가지로 다층 구조를 갖도록 할 수 있다. 제1부분은 제3-1부분이 포함하는 물질을 포함하는 제1층(1121)과, 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층(1122)을 포함할 수 있다. 이때 제2층(1122)이 포함하는 물질의 유전률이 제1층이 포함하는 물질의 유전률보다 크도록 할 수 있다. 그러한 예로, 제1층(1121)은 실리콘옥사이드를 포함하고 제2층(1122)은 실리콘나이트라이드를 포함하도록 할 수 있다.
이와 같은 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 제1게이트절연막(112)의 두께를 늘림으로써, 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 기생 커패시턴스를 줄여 킥백현상이 발생하는 것을 방지하거나 최소화할 수 있다. 나아가 구동 게이트전극(G1)과 제1액티브영역(A1) 사이의 제1게이트절연막(112)은 유전률이 큰 제2층(1122)을 포함하도록 함으로써, 제1게이트절연막(112)의 두께가 늘어난다 하더라도 구동 박막트랜지스터(T1)가 구동 게이트전극(G1)에 인가되는 전기적 신호에 대해 민감하게 반응하도록 할 수 있다.
이러한 제1게이트절연막(112)을 형성하는 것은 다양한 방법으로 이루어질 수 있다. 예컨대 실리콘옥사이드로 제1층(1121)을 형성한다. 이후 제3-2게이트전극(G3-2)과 구동 게이트전극(G1)이 형성될 위치에 대응하는 부분에서 제1층(1121)의 상부를 적어도 일부 제거한다. 이는 포토리지스트층을 제1층(1121) 상에 형성하고, 추후 제2층(1122)이 형성될 부분 상에서 포토리지스트층이 제거되도록 한 후, 건식식각을 진행함으로써 이루어질 수 있다. 이후, 제1층(1121)에서 일부분이 제거된 부분에 실리콘나이트라이드로 제2층(1122)을 형성할 수 있다. 이러한 제2층(1122)은, 마스크에 의해 제1층(1121)의 제2층(1122)이 형성될 부분 외의 부분이 차폐되도록 한 상태에서 CVD 법으로 형성될 수 있다. 이때 제2층(1122)이 형성되는 두께를 조절하여, 제1층(1121)과 제2층(1122)을 갖는 제3-2부분과 제1부분의 두께가 제1층(1121)을 갖는 제3-1부분의 두께와 동일하도록 할 수 있다.
이와 같이 형성되는 제1게이트절연막(112)의 경우, 제1게이트절연막(112)의 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 제3-1부분은 제1층(1121)으로 형성된 단일층 구조를 갖고, 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제3-2부분 및 제1게이트절연막(112)의 구동 게이트전극(G1)과 제1액티브영역(A1) 사이의 제1부분은 제1층(1121)과 제2층(1122)으로 형성된 다층 구조를 갖도록 할 수 있다. 이때 제3-2부분에서 제2층(1122)은 제1층(1121)보다 제3-2게이트전극(G3-2)에 더 가까이 위치하게 된다. 제1부분에서도 제2층(1122)은 제1층(1121)보다 제3-2게이트전극(G3-2)에 더 가까이 위치하게 된다. 제3-2부분과 제1부분의 제1층(1121)은 제3-1부분의 제1층(1121)과 일체(一體)인 형상을 가질 수 있다.
한편, 제1게이트절연막(112)의 두께가 늘어남에 따라 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)과 제4액티브영역(A4) 사이의 거리도 늘어나게 된다. 이 경우, 보상 박막트랜지스터(T3)에 대한 설명에서 전술한 것과 같이 제1초기화 박막트랜지스터(T4)의 민감도가 저하될 수 있다. 즉, 제1초기화 게이트전극(G4)에 사전설정된 전기적 신호들이 인가될 시, 제1초기화 박막트랜지스터(T4)에서의 턴-온과 턴-오프가 정확한 시점에 이루어지지 않을 수 있다. 또한, 제1초기화 게이트전극(G4)에 인가되는 전기적 신호를 조절하여 제1초기화 소스영역(S4)과 제1초기화 드레인영역(D4) 사이에 흐르는 전류의 변화를 미세하게 제어하는 것이 용이하지 않을 수 있다.
이러한 문제점이 발생하는 것을 방지하거나 최소화하기 위하여, 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도인 도 7에 도시된 것과 같이, 제1게이트절연막(112)의 제1초기화 게이트전극(G4)과 제4액티브영역(A4) 사이의 제4부분이 다층구조를 갖도록 할 수 있다. 이를 통해, 킥백현상을 방지하거나 줄이면서도 제1초기화 박막트랜지스터(T4)의 민감도를 높일 수 있다.
구체적으로, 제1게이트절연막(112)의 제1초기화 게이트전극(G4)과 제4액티브영역(A4) 사이의 제4부분은, 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제3-2부분과 마찬가지로 다층 구조를 갖도록 할 수 있다. 제4부분은 제3-1부분이 포함하는 물질을 포함하는 제1층(1121)과, 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층(1122)을 포함할 수 있다. 이때 제2층(1122)이 포함하는 물질의 유전률이 제1층이 포함하는 물질의 유전률보다 크도록 할 수 있다. 그러한 예로, 제1층(1121)은 실리콘옥사이드를 포함하고 제2층(1122)은 실리콘나이트라이드를 포함하도록 할 수 있다.
이와 같은 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 제1게이트절연막(112)의 두께를 늘림으로써, 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 기생 커패시턴스를 줄여 킥백현상이 발생하는 것을 방지하거나 최소화할 수 있다. 나아가 제1초기화 게이트전극(G4)과 제4액티브영역(A4) 사이의 제1게이트절연막(112)은 유전률이 큰 제2층(1122)을 포함하도록 함으로써, 제1게이트절연막(112)의 두께가 늘어난다 하더라도 제1초기화 박막트랜지스터(T4)가 제1초기화 게이트전극(G4)에 인가되는 전기적 신호에 대해 민감하게 반응하도록 할 수 있다.
이러한 제1게이트절연막(112)을 형성하는 것은 다양한 방법으로 이루어질 수 있다. 예컨대 실리콘옥사이드로 제1층(1121)을 형성한다. 이후 제3-2게이트전극(G3-2)과 제1초기화 게이트전극(G4)이 형성될 위치에 대응하는 부분에서 제1층(1121)의 상부를 적어도 일부 제거한다. 이는 포토리지스트층을 제1층(1121) 상에 형성하고, 추후 제2층(1122)이 형성될 부분 상에서 포토리지스트층이 제거되도록 한 후, 건식식각을 진행함으로써 이루어질 수 있다. 이후, 제1층(1121)에서 일부분이 제거된 부분에 실리콘나이트라이드로 제2층(1122)을 형성할 수 있다. 이러한 제2층(1122)은, 마스크에 의해 제1층(1121)의 제2층(1122)이 형성될 부분 외의 부분이 차폐되도록 한 상태에서 CVD 법으로 형성될 수 있다. 이때 제2층(1122)이 형성되는 두께를 조절하여, 제1층(1121)과 제2층(1122)을 갖는 제3-2부분과 제4부분의 두께가 제1층(1121)을 갖는 제3-1부분의 두께와 동일하도록 할 수 있다.
이와 같이 형성되는 제1게이트절연막(112)의 경우, 제1게이트절연막(112)의 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 제3-1부분은 제1층(1121)으로 형성된 단일층 구조를 갖고, 제1게이트절연막(112)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제3-2부분 및 제1게이트절연막(112)의 제1초기화 게이트전극(G4)과 제4액티브영역(A4) 사이의 제4부분은 제1층(1121)과 제2층(1122)으로 형성된 다층 구조를 갖도록 할 수 있다. 이때 제3-2부분에서 제2층(1122)은 제1층(1121)보다 제3-2게이트전극(G3-2)에 더 가까이 위치하게 된다. 제4부분에서도 제2층(1122)은 제1층(1121)보다 제1초기화 게이트전극(G4)에 더 가까이 위치하게 된다. 제3-2부분과 제4부분의 제1층(1121)은 제3-1부분의 제1층(1121)과 일체(一體)인 형상을 가질 수 있다.
도 7에서는 제1초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖기에, 제1게이트절연막(112)의 제1초기화 게이트전극(G4)과 제4액티브영역(A4) 사이의 제4부분이, 상호 이격된 2군데에 존재하는 것으로 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도인 도 8에 도시된 것과 같이, 제1게이트절연막(112)의 제1초기화 게이트전극(G4)과 제4액티브영역(A4) 사이의 제4부분은, 제1초기화 박막트랜지스터(T4)의 두 게이트전극들 사이의 부분에도 대응하도록 할 수도 있다.
물론 도 8을 참조하여 전술한 실시예에 따른 유기발광 디스플레이 장치와, 도 6을 참조하여 전술한 실시예에 따른 유기발광 디스플레이 장치가 병합될 수도 있다. 즉, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 제1액티브영역(A1) 사이에 대응하는 제1게이트절연막(112)의 부분인 제1부분과, 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)과 제4액티브영역(A4) 사이에 대응하는 제1게이트절연막(112)의 부분인 제4부분 모두가, 보상 박막트랜지스터(T3)의 제3-2게이트전극(G3-2)과 제3액티브영역(A3) 사이의 제3-2부분과 같이 다층 구조를 갖도록 할 수도 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 화소에 있어서의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다. 도 10에 도시된 것과 같이, 제3액티브영역(A3) 중 제3-1게이트전극(G3-1)과 중첩하는 부분의 면적이 제3액티브영역(A3) 중 제3-2게이트전극(G3-2)과 중첩하는 부분의 면적보다 좁도록 할 수 있다. 이는 도 3과 도 10을 비교하면 알 수 있는 것과 같이, 제3-1게이트전극(G3-1)의 크기를 줄임으로써 이루어질 수 있다.
이를 통해, 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 기생 커패시턴스를 줄여, 제3-1게이트전극(G3-1)과 제3액티브영역(A3) 사이의 기생 커패시턴스를 줄여 킥백현상이 발생하는 것을 방지하거나 최소화할 수 있다. 물론 제3-2게이트전극(G3-2)의 크기는 줄이지 않음으로써, 보상 박막트랜지스터(T3)가 보상 게이트전극(G3)에 인가되는 전기적 신호에 대해 민감하게 반응하도록 할 수 있다. 물론 이러한 본 실시예에 따른 유기발광 디스플레이 장치에 있어서도, 전술한 것과 같은 제1게이트절연막(112)의 구조가 적용됨은 물론이다.
참고로 제3액티브영역(A3) 중 제3-1게이트전극(G3-1)과 중첩하는 부분의 면적이 제3액티브영역(A3) 중 제3-2게이트전극(G3-2)과 중첩하는 부분의 면적보다 좁다는 것은, 제3액티브영역(A3) 중 제3-1게이트전극(G3-1)과 중첩하는 부분의 채널길이가 제3액티브영역(A3) 중 제3-2게이트전극(G3-2)과 중첩하는 부분의 채널길이보다 짧다는 것을 의미할 수 있다. 채널길이라 함은, 소스영역에서 드레인영역 방향으로의 반도체층(1130) 상에서의 액티브영역의 길이를 의미한다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1: 구동 박막트랜지스터 T2: 스위칭 박막트랜지스터
T3: 보상 박막트랜지스터 T4: 제1초기화 박막트랜지스터
T5: 동작제어 박막트랜지스터 T6: 발광제어 박막트랜지스터
T7: 제2초기화 박막트랜지스터 Cst: 스토리지 커패시터
CE1: 하부전극 CE2: 상부전극
VL1: 제1초기화전압선 VL2: 제2초기화전압선
101: 기판 111: 버퍼층
112: 제1게이트절연막 113: 제2게이트절연막
115: 층간절연층 117: 평탄화층
119: 화소정의막 210: 화소전극
220: 중간층 230: 공통전극
300: 봉지층 310: 제1무기봉지층
320: 제2무기봉지층 330: 유기봉지층
1130: 반도체층

Claims (23)

  1. 유기발광 다이오드;
    제1노드에 인가된 전압에 대응하여, 전원전압선과 접속된 제2노드로부터 상기 유기발광 다이오드로 흐르는 전류량을 제어할 수 있는, 제1트랜지스터;
    상기 제1트랜지스터와 상기 유기발광 다이오드 사이의 제3노드와 상기 제1노드 사이에 접속되어, 동일 층 상에 위치한 제3-1게이트전극과 제3-2게이트전극에 인가된 전압에 대응하여 상기 제1트랜지스터를 다이오드 연결시킬 수 있는, 제3트랜지스터; 및
    상기 제3-1게이트전극 및 상기 제3-2게이트전극과 상기 제3트랜지스터의 제3액티브영역 사이에 개재되며, 상기 제3-1게이트전극과 상기 제3액티브영역 사이에서의 층상구조가 상기 제3-2게이트전극과 상기 제3액티브영역 사이에서의 층상구조와 상이한, 게이트절연막;
    을 구비하는, 유기발광 디스플레이 장치.
  2. 제1항에 있어서,
    상기 게이트절연막의 상기 제3-1게이트전극과 상기 제3액티브영역 사이의 제3-1부분은 단일층 구조를 갖고, 상기 게이트절연막의 상기 제3-2게이트전극과 상기 제3액티브영역 사이의 제3-2부분은 다층 구조를 갖는, 유기발광 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제3액티브영역을 포함하는 반도체층은 상기 제1트랜지스터의 제1액티브영역을 포함하는 반도체층과 연결되어 있으며,
    상기 반도체층의 상기 제3-1게이트전극에 대응하는 부분은 상기 반도체층의 상기 제3-2게이트전극에 대응하는 부분을 지나 상기 반도체층의 상기 제1트랜지스터의 제1게이트전극에 대응하는 부분에 연결되는, 유기발광 디스플레이 장치.
  4. 제2항에 있어서,
    상기 제3-1부분의 두께와 상기 제3-2부분의 두께는 동일한, 유기발광 디스플레이 장치.
  5. 제2항에 있어서,
    상기 제3-2부분은 상기 제3-1부분이 포함하는 물질을 포함하는 제1층과, 상기 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층을 포함하는, 유기발광 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제2층이 포함하는 물질의 유전률(dielectric constant)은 상기 제1층이 포함하는 물질의 유전률보다 큰, 유기발광 디스플레이 장치.
  7. 제5항에 있어서,
    상기 제2층은 상기 제1층보다 상기 제3-2게이트전극에 더 가까이 위치하는, 유기발광 디스플레이 장치.
  8. 제5항에 있어서,
    상기 제1층은 실리콘옥사이드를 포함하고, 상기 제2층은 실리콘나이트라이드를 포함하는, 유기발광 디스플레이 장치.
  9. 제5항에 있어서,
    상기 제1층과 상기 제3-1부분은 일체(一體)인, 유기발광 디스플레이 장치.
  10. 제2항에 있어서,
    상기 게이트절연막은 상기 제1트랜지스터의 제1게이트전극과 상기 제1트랜지스터의 제1액티브영역 사이에 개재되고, 상기 게이트절연막의 상기 제1게이트전극과 상기 제1액티브영역 사이의 제1부분은 다층 구조를 갖는, 유기발광 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1부분과 상기 제3-2부분은 상기 제3-1부분이 포함하는 물질을 포함하는 제1층과, 상기 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층을 포함하는, 유기발광 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제2층이 포함하는 물질의 유전률(dielectric constant)은 상기 제1층이 포함하는 물질의 유전률보다 큰, 유기발광 디스플레이 장치.
  13. 제11항에 있어서,
    상기 제2층은 상기 제1층보다 상기 제3-2게이트전극에 더 가까이 위치하는, 유기발광 디스플레이 장치.
  14. 제11항에 있어서,
    상기 제1층은 실리콘옥사이드를 포함하고, 상기 제2층은 실리콘나이트라이드를 포함하는, 유기발광 디스플레이 장치.
  15. 제11항에 있어서,
    상기 제1층과 상기 제3-1부분은 일체(一體)인, 유기발광 디스플레이 장치.
  16. 제2항에 있어서,
    상기 제1노드와 초기화전압선 사이에 접속되어, 제4게이트전극에 인가된 전압에 대응하여 상기 제1트랜지스터의 제1게이트전극의 전압을 초기화할 수 있는, 제4트랜지스터를 더 구비하고,
    상기 게이트절연막은 상기 제4게이트전극과 상기 제4트랜지스터의 제4액티브영역 사이에 개재되고, 상기 게이트절연막의 상기 제4게이트전극과 상기 제4액티브영역 사이의 제4부분은 다층 구조를 갖는, 유기발광 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제4부분과 상기 제3-2부분은 상기 제3-1부분이 포함하는 물질을 포함하는 제1층과, 상기 제3-1부분이 포함하는 물질과 상이한 물질을 포함하는 제2층을 포함하는, 유기발광 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제2층이 포함하는 물질의 유전률(dielectric constant)은 상기 제1층이 포함하는 물질의 유전률보다 큰, 유기발광 디스플레이 장치.
  19. 제17항에 있어서,
    상기 제2층은 상기 제1층보다 상기 제3-2게이트전극에 더 가까이 위치하는, 유기발광 디스플레이 장치.
  20. 제17항에 있어서,
    상기 제1층은 실리콘옥사이드를 포함하고, 상기 제2층은 실리콘나이트라이드를 포함하는, 유기발광 디스플레이 장치.
  21. 제17항에 있어서,
    상기 제1층과 상기 제3-1부분은 일체(一體)인, 유기발광 디스플레이 장치.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서,
    상기 제3액티브영역 중 상기 제3-1게이트전극과 중첩하는 부분의 면적은 상기 제3액티브영역 중 상기 제3-2게이트전극과 중첩하는 부분의 면적보다 좁은, 유기발광 디스플레이 장치.
  23. 제1항 내지 제21항 중 어느 한 항에 있어서,
    상기 제3액티브영역 중 상기 제3-1게이트전극과 중첩하는 부분의 채널길이는 상기 제3액티브영역 중 상기 제3-2게이트전극과 중첩하는 부분의 채널길이보다 짧은, 유기발광 디스플레이 장치.
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