KR102670595B1 - 표시장치 - Google Patents

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Abstract

표시장치가 제공된다. 표시장치는 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터, 제1 트랜지스터의 제1 전극과 연결되어 데이터 신호를 전송하는 제2 트랜지스터, 제1 트랜지스터의 제2 전극에 연결되는 제1 전극을 가지는 제3 트랜지스터, 및 제3 트랜지스터의 제2 전극과 제1 트랜지스터의 게이트 전극 사이에 연결되어 데이터 신호를 제1 트랜지스터의 게이트 전극에 전송하는 보조 트랜지스터를 포함한다. 여기서, 제1 트랜지스터, 제2 트랜지스터 및 보조 트랜지스터는 제1 타입 트랜지스터이고, 제3 트랜지스터는 제1 타입 트랜지스터와는 다른 제2 타입 트랜지스터이다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 화소가 PMOS 트랜지스터, NMOS 트랜지스터 및 발광 소자를 포함하는 표시장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시장치, 자발광 소자를 포함하는 표시장치 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 자발광 소자를 포함하는 표시장치는 자발광 소자를 이용하여 영상을 표시한다. 자발광 소자를 포함하는 표시장치는 자발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
상기 트랜지스터는 통상 PMOS 트랜지스터(P-channel metal-oxide-semiconductor field-effect transistor)가 많이 사용되지만, NMOS 트랜지스터를 사용하거나 병용하는 연구도 이루어지고 있다.
PMOS 트랜지스터와 NMOS 트랜지스터는 서로 특성이 상이하다. 기생 커패시턴스에 따른 킥백(kickback) 전압이 플러스 방향인지 마이너스 방향인지도 차이가 있다. 따라서, 일부 또는 전부의 PMOS 트랜지스터를 NMOS 트랜지스터로 변경하게 되면 킥백 전압 특성이 달라질 수 있다.
본 발명이 해결하고자 하는 과제는 킥백에 의해 트랜지스터의 게이트 전압이 강하되는 것을 방지하는 표시장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터, 상기 제1 트랜지스터의 제1 전극과 연결되어 데이터 신호를 전송하는 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극을 가지는 제3 트랜지스터, 및 상기 제3 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 연결되어 상기 데이터 신호를 상기 제1 트랜지스터의 게이트 전극에 전송하는 보조 트랜지스터를 포함한다. 여기서, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 보조 트랜지스터는 제1 타입 트랜지스터이고, 상기 제3 트랜지스터는 상기 제1 타입 트랜지스터와는 다른 제2 타입 트랜지스터이다.
상기 제1 타입 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 타입 트랜지스터는 NMOS 트랜지스터일 수 있다.
상기 제1 타입 트랜지스터는 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 트랜지스터이고, 상기 제2 타입 트랜지스터는 게이트 전극이 반도체층보다 하부에 배치되는 바텀 게이트 트랜지스터일 수 있다.
상기 제1 타입 트랜지스터는 산화물 반도체를 포함하고, 상기 제2 타입 트랜지스터는 다결정 실리콘을 포함할 수 있다.
상기 표시장치는, 상기 제1 트랜지스터의 게이트 전극과 초기화 전압선에 사이에 연결되는 제4 트랜지스터를 더 포함하고, 상기 제4 트랜지스터는 상기 제2 타입 트랜지스터일 수 있다.
상기 표시 장치는, 상기 제1 트랜지스터의 제1 전극 및 제1 전원전압 배선 사이에 연결되는 제5 트랜지스터, 상기 제1 트랜지스터의 제2 전극 및 상기 발광 소자의 제1 전극 사이에 연결되는 제6 트랜지스터, 상기 발광 소자의 제1 전극 및 상기 초기화 전압선 사이에 연결되는 제7 트랜지스터, 및 상기 제1 트랜지스터의 제1 전극 및 상기 제1 전원전압 배선 사이에 형성되는 저장 커패시터를 더 포함할 수 있다. 여기서, 상기 제5, 제6 및 제7 트랜지스터들 각각은 상기 제1 타입 트랜지스터일 수 있다.
상기 표시장치는, 제1 주사선 및 제2 주사선을 더 포함하며, 상기 제2 트랜지스터의 게이트 전극은 상기 제1 주사선과 연결되고, 상기 보조 트랜지스터의 게이트 전극은 상기 제1 주사선과 연결되며, 상기 제3 트랜지스터의 게이트 전극은 상기 제2 주사선에 연결될 수 있다.
상기 제2 트랜지스터 및 상기 보조 트랜지스터는 상기 제1 주사선을 통해 제공되는 제1 주사 신호에 응답하여 제1 구간에서 턴온되고, 상기 제3 트랜지스터는 상기 제2 주사선을 통해 제공되는 제2 주사 신호에 응답하여 상기 제1 구간에서 턴온될 수 있다.
상기 제2 트랜지스터 및 상기 보조 트랜지스터는 상기 제1 주사선을 통해 제공되는 제1 주사 신호에 응답하여 제1 구간에서 턴온되고, 상기 제3 트랜지스터는 상기 제2 주사선을 통해 제공되는 제2 주사 신호에 응답하여 상기 제2 구간에서 턴온되며, 상기 제2 구간은 상기 제1 구간보다 크고 상기 제1 구간을 포함할 수 있다.
상기 제2 주사 신호는 상기 제2 구간에서 턴온 전압 레벨을 가지되, 상기 제2 주사 신호의 상기 제2 구간은 이전 시점의 제2 주사 신호의 제2 구간과 부분적으로 중첩할 수 있다.
상기 제2 주사선은 평면도 상 상기 제1 트랜지스터를 기준으로 제1 방향에 배치되되 상기 제2 주사선은 상기 제1 방향에 수직하는 제2 방향으로 연장하고, 상기 제1 주사선은 상기 제2 주사선을 기준으로 상기 제1 방향에 배치되되 상기 제2 주사선에 평행하며, 상기 제3 트랜지스터는 상기 제2 주사선과 부분적으로 중첩하여 배치되고, 상기 보조 트랜지스터는 상기 제1 주사선과 부분적으로 중첩하여 배치될 수 있다.
상기 제3 트랜지스터는 상기 제1 방향으로 연장하는 채널을 가지고, 상기 보조 트랜지스터는 상기 제1 방향으로 연장하는 채널을 가지며, 상기 보조 트랜지스터의 채널은 상기 제3 트랜지스터의 채널이 연장하는 선과 다른 선상에 배치될 수 있다.
상기 표시장치는, 상기 제2 방향으로 연장되는 데이터 패턴을 더 포함하고, 상기 데이터 패턴의 일단은 상기 제3 트랜지스터의 일 전극을 구성하고, 상기 제3 데이터 패턴은 제1 콘택홀을 통해 상기 제3 트랜지스터의 일 전극과 연결될 수 있다.
상기 제3 트랜지스터 상에 제1 절연층이 배치되고, 상기 제1 주사선 및 상기 제3 트랜지스터의 게이트 전극은 상기 제1 절연층 상에 배치되며, 상기 제2 주사선은 상기 제1 주사선이 배치되는 층과 다른 층에 배치될 수 있다.
상기 표시장치는, 상기 제1 트랜지스터의 게이트 전극과 초기화 전압선 사이에 연결되는 제4 트랜지스터, 상기 제1 트랜지스터의 제1 전극 및 제1 전원전압 배선 사이에 연결되는 제5 트랜지스터, 상기 제1 트랜지스터의 제2 전극 및 상기 발광 다이오드의 제1 전극 사이에 연결되는 제6 트랜지스터, 상기 발광 소자의 캐소드 전극 및 상기 초기화 전압선 사이에 연결되는 제7 트랜지스터, 및 상기 제1 트랜지스터의 제1 전극 및 상기 제1 전원전압 배선 사이에 형성되는 저장 커패시터를 더 포함하고, 상기 제4 및 제7 트랜지스터들 각각은 상기 제2 타입 트랜지스터이며, 제5 및 제6 트랜지스터들 각각은 상기 제1 타입 트랜지스터일 수 있다.
상기 표시장치는, 상기 제5 내지 제7 트랜지스터들 각각의 게이트 전극과 연결되는 발광 제어 신호선을 더 포함하고, 상기 제5 및 제6 트랜지스터들은 발광 제어 신호선을 통해 제공되는 발광 제어 신호에 응답하여 제3 구간에서 턴온되고, 상기 제7 트랜지스터는 상기 발광 제어 신호에 응답하여 제3 구간에서 턴오프될 수 있다.
상기 표시장치에 있어서, 상기 발광 소자는 양자점 발광 소자일 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는, 발광 소자, 상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터, 상기 제1 트랜지스터의 제1 전극과 연결되어 데이터 신호를 전달하는 제2 트랜지스터, 및 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 연결되어 상기 데이터 신호를 상기 제1 트랜지스터의 게이트 전극에 전송하는 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터는, 상호 다른 채널 타입들을 가지고 상호 직렬 연결된 제1 및 제2 서브 트랜지스터들을 포함한다.
상기 제1 타입 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 타입 트랜지스터는 NMOS 트랜지스터일 수 있다.
상기 제1 타입 트랜지스터는 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 트랜지스터이고, 상기 제2 타입 트랜지스터는 게이트 전극이 반도체층보다 하부에 배치되는 바텀 게이트 트랜지스터일 수 있다.
상기 제1 타입 트랜지스터는 산화물 반도체를 포함하고, 상기 제2 타입 트랜지스터는 다결정 실리콘을 포함할 수 있다.
상기 표시장치에 있어서, 상기 발광 소자는 양자점 발광 소자일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시장치에 의하면, 레이아웃의 대폭적인 수정없이 킥백에 의해 제1 트랜지스터의 게이트 전압이 강하되는 것을 효과적으로 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시장치의 블록도이다.
도 2는 도 1의 표시장치에 포함된 화소의 회로도이다.
도 3a 내지 도 3c는 도 2의 화소에 제공되는 신호들의 파형도이다.
도 4는 도 2의 화소의 레이아웃도이다.
도 5는 도 4의 화소에 포함된 하부 반도체층의 평면도이다.
도 6은 도 4의 화소에 포함된 제4 및 제5 도전층들이 중첩된 평면도이다.
도 7은 도 4의 I-I'선을 따라 자른 단면도이다.
도 8은 다른 일 실시예에 따른 화소의 단면도이다.
도 9은 또 다른 일 실시예에 따른 화소의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시장치로서 유기발광 표시장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시장치의 블록도이다.
도 1을 참조하면, 표시장치(1)는 화소(PX)(또는, 기준 화소, 단위 화소)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40) 및 제어부(50)를 포함할 수 있다.
표시장치(1)(또는, 표시부(10))는 주사선들(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n)(단, n은 2 이상의 정수), 데이터선들(DL1~DLm)(단, m은 2 이상의 정수), 및 발광 제어선들(EL1~ELn)을 포함하고, 화소(PX)는 주사선들(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n)(단, n은 2 이상의 정수), 데이터선들(DL1~DLm)(단, m은 2 이상의 정수), 및 발광 제어선들(EL1~ELn)의 교차 영역에 배치될 수 있다. 화소(PX)는 행렬 형태로 배열될 수 있다.
주사선들(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n)은 행 방향으로 연장할 수 있다. 발광 제어선들(EL1~ELn)은 행 방향으로 연장할 수 있다. 데이터선들(DL1~DLm)은 열 방향으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다.
또한, 표시장치(100)는 초기화 전압 배선(또는, 초기화 전압 공급선), 제1 전원전압 배선(또는, 제1 전원전압 공급선) 및 제2 전원전압 배선(또는, 제2 전원전압 공급선)을 포함할 수 있다.
초기화 전압 배선은 화소(PX)에 초기화 전압(VINT)을 공급하는 배선으로, 행별로 분지되어 행 방향으로 연장할 수 있다. 제1 전원전압 배선은 화소(PX)에 제1 전원전압(ELVDD)을 공급하는 배선으로, 열별로 분지되어 열 방향으로 연장될 수 있다. 제2 전원전압 배선은 제1 전원전압과 다른 제2 전원전압(ELVSS) 화소(PX)에 공급하는 배선으로, 메쉬 형태로 배열될 수 있다. 그러나, 이에 제한되는 것은 아니고, 초기화 전압 배선의 연장 방향과 제1 전원전압의 배선의 연장 방향은 다양하게 변형 가능하다.
화소(PX)는 4개의 주사선들, 1개의 데이터선, 1개의 발광 제어선, 1개의 초기화 전압 배선 및 1개의 제1 전원전압 배선과 연결될 수 있다. 예를 들어, 제1 행(또는, 제1 화소행) 및 제1 열(또는, 제1 화소열)에 위치하는 화소(PX)(이하, 제11 화소)는 제11, 제21, 제31 및 제41 주사선들(SL11, SL21, SL31, SL41), 제1 데이터선(DL1), 제1 발광 제어선(EL1), 1개의 초기화 전압 배선 및 1개의 제1 전원전압 배선과 연결될 수 있다.
주사 구동부(20)는 제1 내지 제4 주사 신호들을 생성하고, 주사선들(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n)을 통해 화소(PX)에 제1 내지 제4 주사 신호들을 제공할 수 있다. 제1 내지 제4 주사 신호들에 대해서는 도 2를 참조하여 후술하기로 한다.
데이터 구동부(30)는 데이터선들(DL1 내지 DLm)을 통해 화소(PX)에 데이터 신호를 제공할 수 있다. 예를 들어, 제1 행 및 제1 열의 화소(PX)(즉, 제11 화소)에 제1 주사선(SL11)을 통해 제1 주사 신호가 제공되는 경우, 데이터 신호가 제11 화소에 제공될 수 있다.
발광 제어 구동부(40)는 발광 제어 신호를 생성하고, 발광 제어선들(EL1 내지 ELn)을 통해 화소(PX)에 발광 제어 신호를 제공할 수 있다. 발광 제어 구동부(40)(또는, 표시장치(1))는 발광 제어 신호에 기초하여 화소(PX)의 발광 시간을 조절할 수 있다. 한편, 발광 제어 구동부(40)는 주사 구동부(20)에 독립하여 별도로 구현되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 발광 제어 구동부(40)는 주사 구동부(20)에 포함되어 일체로 구현될 수 있다. 다른 예로, 화소(PX)의 회로 구성에 따라, 발광 제어 구동부(40)는 생략될 수 있다.
제어부(50)는 외부(또는, 외부 장치, 예를 들어, application processor)에서 전달되는 영상 신호들(R, G, B)을 영상 데이터 신호들(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달할 수 있다. 또한, 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 수신하고, 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40)의 동작(또는, 구동)을 제어하는 제어 신호를 생성하고, 제어 신호를 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40) 각각에 제공할 수 있다. 여기서, 제어 신호는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 포함할 수 있다.
한편, 표시장치(1)는 전원 공급부(미도시)를 더 포함하고, 전원 공급부는 제1 전원전압(ELVDD), 제2 전원전압(ELVSS) 및 초기화 전압(VINT)을 생성하고, 제1 전원전압 배선, 제2 전원전압 배선 및 초기화 전압 배선을 통해 화소(PX)에 제1 전원전압(ELVDD), 제2 전원전압(ELVSS) 및 초기화 전압(VINT)을 각각 제공할 수 있다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 소정의 로우 레벨 전압이며, 제2 전원전압(ELVSS)의 전압 레벨은 제1 전원전압(ELVDD)의 전압 레벨 보다 낮을 수 있다. 한편, 전원 공급부는 외부 전압원으로 구현될 수 있다.
화소(PX)는 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 유기발광소자로 공급되는 구동 전류에 기초하여 소정 휘도을 가지고 발광할 수 있다.
도 2는 도 1의 표시장치에 포함된 화소의 회로도이다.
도 2를 참조하면, 화소(PX)는 발광 소자(EL), 제1 내지 제8 트랜지스터들(T1 내지 T8) 및 저장 커패시터(CST)를 포함할 수 있다. 화소(PX)에는 데이터 신호(DATA), 제1 주사 신호(GW_P), 제2 주사 신호(GW_N), 제3 주사 신호(GI), 및 제4 주사 신호(GB)가 제공될 수 있다. 여기서, 제3 주사 신호(GI)는 이전 시점 또는 이전 행의 제2 주사 신호(GW_N)와 같을 수 있고, 예를 들어, n 번째 행의 화소(PX)에 제공되는 제3 주사 신호(GI[n])는 n-1 번째 행의 화소(PX)에 제공되는 제2 주사 신호(GW_N[n-1])와 같을 수 있다. 유사하게, 제4 주사 신호(GB)는 이전 시점 또는 이전 행의 제1 주사 신호(GW_P)와 같을 수 있고, 예를 들어, n 번째 행의 화소(PX)에 제공되는 제4 주사 신호(GB[n])은 n-1 번째 행의 화소(PX)에 제공되는 제1 주사 신호(GW_P[n-1])과 같을 수 있다.
제1 내지 제8 트랜지스터들(T1 내지 T8) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 제1 전극 및 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
제1 내지 제8 트랜지스터들(T1 내지 T8) 각각은 박막 트랜지스터일 수 있다. 제1 내지 제8 트랜지스터들(T1 내지 T8) 각각은 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제5 내지 제8 트랜지스터들(T5, T6, T7, T8) 각각은 PMOS 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4) 각각은 NMOS 트랜지스터일 수 있다. NMOS 트랜지스터는 PMOS 트랜지스터에 비해 턴오프 특성이 상대적으로 우수하고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각이 NMOS 트랜지스터로 구현되는 경우, 발광 소자(EL)의 발광 구간에서 구동 전류(Id)의 누설이 감소될 수 있다.
이하, 화소(PX)의 구성들 각각에 대해 상세히 설명하기로 한다.
먼저, 발광 소자(EL)는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 발광 소자(EL)의 애노드 전극은 제5 노드(N5)에 연결되고, 캐소드 전극은 제2 전원전압 배선에 연결될 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극(N2) 및 제4 노드(N4)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제4 노드(N4)의 전압(또는, 후술하는 저장 커패시터(CST)에 저장된 데이터 전압)에 기초하여 구동 전류(Id)를 발광 소자(EL)에 제공할 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 데이터선에 연결되는(또는, 데이터(DATA)를 수신하는) 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제1 주사선(예를 들어, 도 1에 도시된 제1 주사선(SL1))에 연결되거나 제1 주사 신호(GW_P)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 주사 신호(GW_P)에 응답하여 턴온되고, 데이터 신호(DATA)를 제1 노드(N1)에 전달할 수 있다.
제3 트랜지스터(T3) 및 제8 트랜지스터(T8)(또는, 보조 트랜지스터)는 제1 트랜지스터(T2)의 제2 전극 및 게이트 전극 사이에(또는, 제2 노드(N2) 및 제4 노드(N4) 사이에 상호 직렬로 연결될 수 있다. 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)는 제1 및 제2 노드들(N1, N2)을 통해 전달된 데이터 신호(DATA)를 제4 노드(N4)(또는, 저장 커패시터(CST))로 전달할 수 있다.
제3 트랜지스터(T3)(또는, T3_N)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제2 주사선(예를 들어, 도 1에 도시된 제2 주사선(SL21))에 연결되거나 제2 주사 신호(GW_N)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제2 주사 신호(GW_N)에 응답하여 턴온되고, 데이터 신호(DATA)를 제3 노드(N3)로 전달할 수 있다.
제8 트랜지스터(T8)(또는, T3_P)는 제3 노드(N3)에 연결되는 제1 전극, 제4 노드(N4)에 연결되는 제2 전극, 및 제1 주사선(예를 들어, 제1 주사선(SL11))에 연결되거나 제1 주사 신호(GW_P)를 수신하는 게이트 전극을 포함할 수 있다. 제8 트랜지스터(T8)는 제1 주사 신호(GW_P)에 응답하여 턴온되고, 데이터 신호(DATA)를 제4 노드(N4)로 전달할 수 있다.
한편, 앞서 설명한 바와 같이, 제3 트랜지스터(T3)는 NMOS 트랜지스터로 구현되어 발광 소자(EL)의 발광 구동 동안 구동 전류(Id)가 제2 노드(N2)에서 제4 노드(N4)로 누설되는 것을 방지할 수 있다. 제8 트랜지스터(T8)는 PMOS 트랜지스터로 구현되어 제3 트랜지스터(T3)의 킥백(kickback) 전압에 의해 제4 노드(N4)(또는, 제1 트랜지스터(T1)의 게이트 전극)의 전압이 강하되는 것을 방지할 수 있다.
저장 커패시터(CST)는 제4 노드(N4)와 제1 전원전압(ELVDD) 사이에 연결되거나 형성될 수 있다. 저장 커패시터(CST)는 제공되는 데이터 신호(DATA)를 저장할 수 있다.
제4 트랜지스터(T4)는 제4 노드(N4)에 연결되는 제1 전극, 초기화 전압 배선에 연결되거나 초기화 전압(VINT)을 수신하는 제2 전극, 및 제3 주사선(예를 들어, 도 1에 도시된 제3 주사선(SL31))에 연결되거나 제3 주사 신호(GI_N)를 수신하는 게이트 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 저장 커패시터(CST)에 데이터 신호(DATA)가 저장되기 전에, 또는 발광 소자(EL)가 발광한 이후에, 제3 주사 신호(GI)에 응답하여 턴온되고, 제4 노드(N4)(또는, 저장 커패시터(CST))를 초기화 전압(VINT)을 이용하여 초기화시킬 수 있다.
앞서 설명한 바와 같이, 제4 트랜지스터(T4)는 NMOS 트랜지스터로 구현되는 경우, 발광 소자(EL)가 발광하는 동안 제4 노드(N4)의 전압이 강하되는 것이 방지될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)(또는, 제1 및 제2 발광 제어 트랜지스터들)는 제1 전원전압 배선 및 발광 소자(EL) 사이에 연결되고, 제1 트랜지스터(T1)에 의해 생성되는 구동 전류(Id)가 이동하는 전류 이동 경로를 형성할 수 있다.
제5 트랜지스터(T5)는 제1 전원전압 배선에 연결되어 제1 전원전압(ELVDD)를 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다.
유사하게, 제6 트랜지스터(T6)는 제2 노드(N2)에 연결되는 제1 전극, 제5 노드(N5)(또는, 발광 소자(EL)의 애노드 전극)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호(EM)에 응답하여 턴온되고, 이 경우, 구동 전류(Id)가 발광 소자(EL)에 제공되며, 발광 소자(EL)는 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
제7 트랜지스터(T7)는 제5 노드(N5)에 연결되는 제1 전극, 초기화 전압 배선(또는, 초기화 전압(VINT))에 연결되는 제2 전극, 및 제4 주사 신호선(예를 들어, 도 1에 도시된 제4 주사 신호선(SL41))에 연결되거나 제4 주사 신호(GB)를 수신하는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는, 발광 소자(EL)가 발광하기 전에 또는 이후에, 제4 주사 신호(GB)에 응답하여 턴온되고, 초기화 전압(VINT)을 이용하여 발광 소자(EL)의 애노드 전극을 초기화시킬 수 있다. 발광 소자(EL)는 애노드 전극과 캐소드 전극(또는, 제2 전원전압(ELVSS)) 사이에 형성되는 기생 커패시턴스(CP_EL)를 가질 수 있으며, 발광 소자(EL)가 발광하는 동안 기생 커패시턴스(CP_EL)가 충전되어 발광 소자(EL)의 애노드 전극이 특정 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)를 통해 발광 소자(EL)를 초기화시킬 수 있다.
한편, 도 2에서 제8 트랜지스터(T8)는 제3 트랜지스터(T3)에 독립하는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)는 듀얼 게이트 형태의 하나의 트랜지스터로 구현되거나 호칭될 수 있다.
도 3a 내지 도 3c는 도 2의 화소에 제공되는 신호들의 파형도이다.
도 2 및 도 3a를 참조하면, 발광 신호(EM)는 제1 구간(PERIOD1)에서(예를 들어, 제1 시점(P1)으로부터 특정 시간 동안) 하이 레벨 전압(또는, 논리 하이 레벨, 턴 오프 전압)을 가지고, 제1 구간(PEROD1)을 제외한 나머지 구간에서 로우 레벨 전압(또는, 논리 로우 레벨, 턴 온 전압)을 가질 수 있다.
제3 주사 신호(GI)(또는, 제2 이전 주사 신호(GW_N[n-1]))는 제2 시점(P2) 내지 제3 시점(P3) 사이에서 하이 레벨 전압을 가질 수 있다. 제3 주사 신호(GI)는 제1 구간(PERIOD1) 중 나머지 구간(예를 들어, 제1 시점(P1)으로부터 제2 시점(P2)까지의 구간, 제3 시점(P3) 이후의 구간)에서 로우 레벨 전압을 가질 수 있다. 제3 주사 신호(GI)(또는, 제2 이전 주사 신호(GW_N[n-1]))는 제1 펄스폭(PW1)을 가지는 임펄스 신호일 수 있다.
이 경우, 도 2를 참조하여 설명한 제4 트랜지스터(T4)는 제2 시점(P2) 내지 제3 시점(P3) 사이의 구간에서 턴온되고, 초기화 전압(VINT)을 이용하여 제4 노드(N4)를 초기화 시킬 수 있다.
제4 주사 신호(GB)(또는, 제1 이전 주사 신호(GW_P[n-1]))는 제5 시점(P5) 및 제6 시점(P6) 사이에서 로우 레벨 전압을 가질 수 있다. 여기서, 제5 시점(P5)은 제2 시점(P2)보다 이후이고, 제6 시점(P6)은 제3 시점(P3)보다 이전일 수 있다. 제4 주사 신호(GB)는 제2 펄스폭(PW2)을 가지는 임펄스 신호이고, 제2 펄스폭(PW2)은 제1 펄스폭(PW1)보다 작고 제1 펄스폭(PW1)과 완전 중첩할 수 있다.
이 경우, 도 2를 참조하여 설명한 제7 트랜지스터(T7)는 제5 시점(P5) 내지 제6 시점(P6)(또는, 제2 시점(P2) 내지 제3 시점(P3)) 사이의 구간에서 턴온되고, 초기화 전압(VINT)을 이용하여 발광 소자(EL)를 초기화 시킬 수 있다.
제2 주사 신호(GW_N)(또는, 제2 현재 주사 신호(GW_N[n]))는, 제3 시점(P3) 내지 제4 시점(P4) 사이에서 하이 레벨 전압을 가질 수 있다. 제2 주사 신호(GW_N)(또는, 제2 현재 주사 신호(GW_N[n]))는, 제3 주사 신호(GI)과 유사하게, 제1 펄스폭(PW1)을 가지는 임펄스 신호일 수 있다. 즉, 제2 주사 신호(GW_N)는 제3 주사 신호(GI)가 제1 펄스폭(PW1)만큼 지연된 신호일 수 있다.
제1 주사 신호(GW_P)(또는, 제1 현재 주사 신호(GW_P[n]))는 제7 시점(P7) 및 제8 시점(P8) 사이에서 로우 레벨 전압을 가질 수 있다. 여기서, 제7 시점(P7)은 제3 시점(P3)보다 이후이고, 제8 시점(P8)은 제4 시점(P4)보다 이전일 수 있다. 제1 주사 신호(GW_P)는 제2 펄스폭(PW2)을 가지는 임펄스 신호일 수 있다. 즉, 제1 주사 신호(GW_P)는 제4 주사 신호(GB)가 제1 펄스폭(PW1)만큼 지연된 신호일 수 있다.
도 2에 도시된 제3 트랜지스터(T3)는 제2 주사 신호(GW_N)에 응답하여 제3 시점(P3)에서 턴온되고, 이 경우 제3 트랜지스터(T3)의 킥백 전압(또는, 턴온 킥백)에 의해 제3 노드(N3)의 전압인 제3 노드 전압(V_N3)이 일시적으로 상승할 수 있다. 제3 트랜지스터(T3)는 NMOS 트랜지스터로 구현됨에 따라, 제3 트랜지스터(T3)의 턴온에 따른 킥백 전압은 양의 방향으로 발생할 수 있다.
이후, 제8 트랜지스터(T8)는 제1 주사 신호(GW_P)에 응답하여 제7 시점(P7)에서 턴온되고, 이 경우 제8 트랜지스터(T8)의 킥백 전압(또는, 턴온 킥백)에 의해 제3 노드 전압(V_N3)이 일시적으로 하강(또는, 강하)될 수 있다. 제8 트랜지스터(T8)는 PMOS 트랜지스터로 구현됨에 따라, 제8 트랜지스터(T8)의 턴온에 따른 킥백 전압은 음의 방향으로 발생할 수 있다. 한편, 제8 트랜지스터(T8)의 용량이 제3 트랜지스터(T3)의 용량과 유사하고, 제8 트랜지스터(T8)의 단면도 상 배치 위치가 제3 트랜지스터(T3)와 유사한 경우, 제8 트랜지스터(T8)의 킥백 전압의 크기는 제3 트랜지스터(T3)의 킥백 전압의 크기와 같거나 유사할 수 있다.
제3 트랜지스터(T3) 및 제8 트랜지스터(T8)가 턴온되는 동안(즉, 제7 시점(P7) 내지 제8 시점(P8) 사이의 구간에서), 데이터 신호(DATA)가 제2 노드(N2)에서 제3 노드(N3)를 통해 제4 노드(N4)로 전송되고, 데이터 신호(DATA)의 전송에 따라 제3 노드 전압(V_N3)(및 제4 노드(N4)의 전압))은 선형적으로 증가할 수 있다.
이후, 제8 트랜지스터(T8)는 제1 주사 신호(GW_P)에 응답하여 제8 시점(P5)에서 턴오프되고, 이 경우 제8 트랜지스터(T8)의 킥백 전압에 의해 제3 노드 전압(V_N3)이 일시적을 상승할 수 있다.
제3 트랜지스터(T3)는 제2 주사 신호(GW_N)에 응답하여 제4 시점(P4)에서 턴오프되고, 이 경우 제4 트랜지스터(T4)의 킥백 전압(또는, 턴오프 킥백)에 의해 제3 노드 전압(V_N3)이 하강할 수 있다.
도 2에 도시된 화소 회로에서, 제2 노드(N2)와 제3 노드(N3)가 제3 트랜지스터(T3)로만 연결되는 경우, 제3 시점(P4)에서 제3 트랜지스터(T3)의 킥백 전압에 의해 제4 노드(N4)의 전압(즉, 제1 트랜지스터(T1)의 게이트 전압)이 강하되고, 이에 따라 화소(PX)가 원하는 휘도와 다른 휘도로 발광할 수 있다.
따라서, 화소(PX)의 제2 노드(N2)와 제3 노드(N3) 사이에 제8 트랜지스터(T8)를 추가로 배치시키고, 제3 트랜지스터(T3)가 턴온되는 구간에서 제8 트랜지스터(T8)를 턴온 및 턴오프 시킴으로써, 제3 트랜지스터(T3)의 킥백 전압에 의한 제3 노드 전압(V_N3)(또는, 제1 트랜지스터(T1)의 게이트 전압)의 강하를 보상할 수 있다.
한편, 도 3a에서 제2 주사 신호(GW_N)은 제3 주사 신호(GI)와 중첩하지 않는 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 제한되는 것은 아니다.
도 3b를 참조하여 예를 들면, 제2 주사 신호(GW_N)는 제3 시점(P3)보다 이전인 제9 시점(P9)에 하이 레벨 전압은 천이될 수 있다. 이 경우, 제9 시점(P9) 내지 제3 시점(P3) 사이의 구간에서(즉, 제1 시간(D1) 동안) 제2 주사 신호(GW_N)는 제3 주사 신호(GI)과 중첩할 수 있다. 한편, 제1 주사 신호(GW_P)는 제3 시점(P3)에 로우 레벨 전압으로 천이되고, 제10 시점(P10)에 하이 레벨 전압으로 천이될 수 있다. 즉, 제1 주사 신호(GW_P)는 제2 주사 신호(GW_N)에 포함되거나 중첩하되, 제3 주사 신호(GI)와는 중첩하지 않을 수 있다.
또한, 도 3a에서 제2 주사 신호(GW_N)는 제1 주사 신호(GW_P)의 폭보다 큰 폭을 가지는 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 제한되는 것은 아니다.
도 3c를 참조하여 예를 들면, 제1 내지 제4 주사 신호들(GW_P, GW_N, GI, GB)은 상호 동일한 폭을 가질 수 있다.
도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 제1 주사 신호(GW_P)는 제2 주사 신호(GW_N)와 중첩하며, 제2 주사 신호(GW_N)에 따라 응답하여 동작하는 제3 트랜지스터(T3)에 기인한 킥백 전압은 제1 주사 신호(GW_P)에 응답하여 동작하는 제8 트랜지스터(T8)에 기인한 킥백 전압에 의해 보상될 수 있다.
도 4는 도 2의 화소의 레이아웃도이다. 도 5는 도 4의 화소에 포함된 하부 반도체층의 평면도이다. 도 6은 도 4의 화소에 포함된 제4 및 제5 도전층들이 중첩된 평면도이다. 도 7은 도 4의 I-I'선을 따라 자른 단면도이다.
이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 2 및 도 4 내지 도 7을 참조하면, 화소는 제1 내지 제8 트랜지스터들(T1 내지 T8), 저장 커패시터(CST), 및 발광 소자(EL)를 포함할 수 있다.
제1 내지 제8 트랜지스터들(T1 내지 T8)는 전극을 이루는 도전층, 채널을 형성하는 반도체층 및 절연층을 포함할 수 있다. PMOS 트랜지스터인 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 내지 제8 트랜지스터들(T5, T6, T7, T8)은 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 형식의 트랜지스터가 적용되고, NMOS 트랜지스터인 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 게이트 전극이 반도체층보다 하부에 배치되는 바텀 게이트 형식의 트랜지스터가 적용될 수 있다.
저장 커패시터(CST)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함할 수 있다.
발광 소자(EL)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 발광층을 포함할 수 있다.
몇몇 실시예에서 발광 소자(EL)의 상기 발광층은 유기 발광층일 수 있다. 즉, 몇몇 실시예에서 발광 소자(EL)는 유기 발광 소자(Organic Light Emitting Diode) 일 수 있다.
또는 몇몇 다른 실시예에서 발광 소자(EL)의 상기 발광층은 양자점 물질을 포함할 수도 있다. 즉, 몇몇 다른 실시예에서 발광 소자(EL)는 양자점 발광 소자(Quantum dot Light Emitting Diode)일 수도 있다.
상기 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
상기 양자점은 반도체 나노 결정 물질일 수 있다. 상기 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 고유의 파장을 갖는 광을 방출할 수 있다. 상기 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; InZnP, AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InAlP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
발광 소자(EL)의 발광층이 양자점을 포함하는 경우, 발광 소자(EL)가 방출하는 광은 약 45nm 이하, 또는 약 40nm 이하, 또는 약 30nm 이하의 발광 파장 스펙트럼 반치폭(full width of half maximum, FWHM)을 가질 수 있으며 이를 통해 표시 장치가 표시하는 색의 색 순도와 색 재현성을 더욱 개선할 수 있다.
구성 요소들 간의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 발광층 등은 기판(810) 상에 배치된다.
화소(PX)는 기판(910), 버퍼층(920), 하부 반도체층(100), 제1 절연층(810), 제1 도전층(200), 제2 절연층(820), 제2 도전층(300), 제3 절연층(830), 상부 반도체층(400), 제3 도전층(500), 제4 절연층(840), 제4 도전층(600), 제5 절연층(850) 및 제5 도전층(700)을 포함하고, 기판(910), 버퍼층(920), 하부 반도체층(100), 제1 절연층(810), 제1 도전층(200), 제2 절연층(820), 제2 도전층(300), 제3 절연층(830), 상부 반도체층(400), 제3 도전층(500), 제4 절연층(840), 제4 도전층(600), 제5 절연층(850) 및 제5 도전층(700)은 순차적으로 배치 또는 적층될 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(910)은 그 위에 배치되는 층들을 지지한다. 표시장치(1)가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 표시장치(1)가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(910)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(910)은 금속 재질의 물질을 포함할 수도 있다.
기판(910)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(920)은 기판(910)의 전체 면 상에 배치될 수 있다. 버퍼층(920)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(920)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(920)은 기판(910)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
하부 반도체층(100)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 내지 제8 트랜지스터들(T5 내지 T8)의 채널을 이루는 액티브층이다.
하부 반도체층(100)은 화소별로 서로 분리될 수 있으나, 이에 제한되지 않으며, 예를 들어, 행 방향으로 인접한 2개의 화소들은 상호 좌우가 반전된 화소 구조를 가지며, 2개의 화소들은 하나의 하부 반도체층(100)을 공유할 수 있다.
하부 반도체층(100)은 화소(PX) 내에서 서로 분리된 제1 및 제2 하부 반도체 패턴들을 포함할 수 있다.
하부 반도체층(100)은 대체로 열 방향으로 연장된 제1 세로부(110), 제2 세로부(120), 제3 세로부(130), 및 대체로 행 방향으로 연장된 가로부(140)를 포함할 수 있다. 제1 세로부(110), 제2 세로부(120), 및 가로부(140)는 물리적으로 연결되어 제1 하부 반도체 패턴을 형성할 수 있다. 제3 세로부(130)는 제2 하부 반도체 패턴을 형성할 수 있다.
제1 세로부(110)는 화소의 좌측에 인접하여 배치되고, 제2 세로부(120)는 화소의 우측에 인접하여 배치되며, 제3 세로부(130)는 화소의 좌측에 인접하여 배치될 수 있다. 제1 세로부(110), 제2 세로부(120) 및 제3 세로부(130)는 서로 이격되어 배치될 수 있다. 제2 세로부(120)의 열 방향으로의 길이는 제1 세로부(110)의 길이보다 길고, 또한 제3 세로부(130)의 길이보다 길 수 있다. 또한, 제1 세로부(110)의 길이는 제3 세로부(130)의 길이보다 길 수 있다.
가로부(140)는 제1 세로부(110)의 일 단부(예를 들어, 상측 단부)와 제2 세로부(120)의 중간 부위를 연결할 수 있다. 본 명세서에서 제2 세로부(120)의 "상측 부위(121)"는 도 4를 기준으로 평면상 가로부(140)와의 연결부보다 위쪽에 위치하는 부위를, "하측 부위(122)"는 평면상 가로부(140)와의 연결부보다 아래쪽에 위치하는 부위를 각각 지칭할 수 있다.
가로부(140)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있지만, 도 5에 도시된 바와 같이 좌측의 제1 절곡부(131) 및 우측의 제2 절곡부(132)를 포함할 수 있다. 복수 회의 절곡을 통해 가로부(140)의 총 길이가 증가할 수 있다.
제3 세로부(130)는 제1 및 제2 세로부들(110, 120) 및 가로부(140)로부터 이격되어, 아일랜드 형태로 배치될 수 있다.
제1 트랜지스터(T1)의 채널은 가로부(140)에 배치되고, 제2 트랜지스터(T2)의 채널은 제2 세로부(120)의 상측 부위(121)에 배치되며, 제5 트랜지스터(T5)의 채널은 제2 세로부(120)의 하측 부위(122)에 배치되고, 제6 트랜지스터(T6)의 채널은 제1 세로부(110)에 배치되며, 제8 트랜지스터(T8)의 채널은 제3 세로부(130)에 배치될 수 있다. 제7 트랜지스터(T7)의 채널은 도시되지 않았으나, 제1 세로부(120)의 하측에 배치될 수 있다.
하부 반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 하부 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
하부 반도체층(100)에서 제1, 제2 및 제5 내지 제8 트랜지스터들(T1, T2, T5, T6, T7, T8) 각각의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
제1 절연층(810)은 하부 반도체층(100) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(810)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(810)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(810)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(810)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 도전층(200)은 제1 절연층(810) 상에 배치된다. 제1 도전층(200)은 제1 주사 신호(GW_P)를 전달하는 제1 주사선(210), 발광 제어 신호(EM)를 전달하는 발광 제어선(220), 및 제1 트랜지스터(T1)의 게이트 전극(230)을 포함할 수 있다.
제1 주사선(210)은 제2 트랜지스터(T2)의 게이트 전극 및 제8 트랜지스터(T8)의 게이트 전극을 포함하고, 발광 제어선(220)은 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극을 포함할 수 있다.
제1 주사선(210) 및 발광 제어선(220) 각각은 행 방향을 따라 연장될 수 있다. 제1 주사선(210) 및 제1 발광 제어선(220) 각각은 행 방향을 따라 화소(PX)의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 주사선(210)은 평면상 화소의 위쪽에 위치할 수 있다. 제1 주사선(210)은 하부 반도체층(100)의 제2 세로부(120)의 상측 부위(121)와 중첩하며, 제1 주사선(210) 및 하부 반도체층(100)의 제2 세로부(120)가 중첩하는 중첩 영역에 제2 트랜지스터(T2)의 게이트 전극이 형성될 수 있다. 상기 중첩 영역을 기준으로 위쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제2 트랜지스터(T2)의 제1 전극 영역(또는, 제1 전극이 형성되는 영역)이 되고, 상기 중첩 영역보다 아래쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제2 트랜지스터(T2)의 제2 전극 영역이 될 수 있다.
유사하게, 제1 주사선(210)은 하부 반도체층(100)의 제3 세로부(130)와 중첩하며, 제1 주사선(210) 및 하부 반도체층(100)의 제3 세로부(130)가 중첩하는 중첩 영역에 제8 트랜지스터(T8)의 게이트 전극이 형성될 수 있다. 상기 중첩 영역을 기준으로 위쪽에 위치하는 하부 반도체층(100)의 제3 세로부(130)는 제8 트랜지스터(T8)의 제1 전극 영역이 되고, 상기 중첩 영역보다 아래쪽에 위치하는 하부 반도체층(100)의 제3 세로부(130)는 제8 트랜지스터(T8)의 제2 전극이 될 수 있다.
발광 제어선(220)은 평면상 화소의 아래쪽에 위치할 수 있다. 발광 제어선(220)은 제1 주사선(210)보다 아래쪽에 위치할 수 있다. 발광 제어선(220)은 하부 반도체층(100)의 제1 세로부(110) 및 제2 세로부(120)의 하측 부위(122)와 중첩할 수 있다.
발광 제어선(220) 및 하부 반도체층(100)의 제1 세로부(110)가 중첩하는 중첩 영역에 제6 트랜지스터(T6)의 게이트 전극을 형성될 수 있다. 상기 중첩 영역을 기준으로 위쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)가 제6 트랜지스터(T6)의 제2 전극 영역이 되고, 상기 중첩 영역을 기준으로 아래쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)가 제6 트랜지스터(T6)의 제1 전극 영역이 될 수 있다.
유사하게, 발광 제어선(220) 및 하부 반도체층(100)의 제2 세로부(120)의 하측 부위(122)가 중첩하는 중첩 영역에 제5 트랜지스터(T5)의 게이트 전극을 형성될 수 있다. 상기 중첩 영역을 기준으로 위쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)가 제5 트랜지스터(T5)의 제1 전극 영역이 되고, 상기 중첩 영역을 기준으로 아래쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)가 제5 트랜지스터(T5)의 제2 전극 영역이 될 수 있다.
제2 트랜지스터(T2)의 게이트 전극, 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 해당 부위에서 주변선보다 폭이 확장되어 있을 수 있지만, 이에 제한되는 것은 아니다.
제1 트랜지스터(T1)의 게이트 전극(230)은 화소의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(230)은 평면상 제1 주사선(210)과 발광 제어선(220)의 사이에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(230)은 화소별로 분리되며, 아일랜드 형태로 배치될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(230)은 하부 반도체층(100)의 가로부(140)와 중첩할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(230)과 하부 반도체층(100)의 가로부(140)가 중첩하는 중첩 영역을 기준으로, 왼쪽에 위치하는 하부 반도체층(100)의 가로부(140)는 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 오른쪽에 위치하는 하부 반도체층(100)의 가로부(140)는 제1 트랜지스터(T1)의 제2 전극 영역이 될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(200)은 단일막 또는 다층막일 수 있다.
제2 절연층(820)은 제1 도전층(200) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(820)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제2 절연층(820)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(820)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(300)은 제2 절연층(820) 상에 배치된다. 제2 도전층(300)은 초기화 전압(VINT)을 전달하는 초기화 전압선(310), 제2 주사 신호(GW_N)를 전달하는 제2 주사선(320), 제3 주사 신호(GI)를 전달하는 제3 주사선(330), 저장 커패시터(CST)의 전극선(340)을 포함할 수 있다. 또한, 제2 도전층(300)은 제3 및 제4 트랜지스터들(T3, T4)의 게이트 배선을 포함할 수 있다.
초기화 전압선(310), 제2 주사선(320), 제3 주사선(330) 및 저장 커패시터 전극선(340) 각각은 행 방향을 따라 연장될 수 있다. 초기화 전압선(310), 제2 주사선(320), 제3 주사선(330) 및 저장 커패시터 전극선(340)은 각각 행 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
초기화 전압선(310)은 평면상 화소의 가장 위쪽에 위치할 수 있다.
제2 주사선(320)은 평면상 제1 주사선(210)보다 위쪽에 위치하고, 초기화 전압선(310)보다 아래쪽에 위치할 수 있다. 제2 주사선(320)은 제3 트랜지스터(T3)의 게이트 전극을 포함할 수 있다.
제3 주사선(330)은 평면상 초기화 전압선(310)보다 아래쪽에 위치하고, 제2 주사선(320)보다 위쪽에 위치할 수 있다. 제3 주사선(330)은 제4 트랜지스터(T4)이 게이트 전극을 포함할 수 있다.
한편, 제3 트랜지스터(T3)의 게이트 전극 및 제4 트랜지스터(T4)의 게이트 전극은 주변선보다 폭이 확장되어 있을 수 있지만, 이에 제한되는 것은 아니다.
저장 커패시터(CST)의 전극선(340)은 화소의 중앙부를 가로지르며, 평면상 제2 주사선(320) 및 발광 제어선(220) 사이에 위치할 수 있다. 저장 커패시터(CST)의 전극선(340)은 제2 절연층(820)을 사이에 두고 제1 트랜지스터(T1)의 게이트 전극(230)과 중첩하도록 배치될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(230)은 저장 커패시터(CST)의 제1 전극이 되고, 이와 중첩하는 저장 커패시터(CST)의 전극선(340)의 확장된 영역은 저장 커패시터(CST)의 제2 전극이 되며, 이들 사이에 개재된 제2 절연층(820)은 저장 커패시터(CST)의 유전체가 될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(230)과 중첩하는 영역에서 저장 커패시터의 전극선(340)은 폭이 확장될 수 있다. 저장 커패시터(CST)의 전극선(340)은 확장된 영역에서 제1 트랜지스터(T1)의 게이트 전극(230)과 중첩하는 개구를 포함할 수 있다.
제2 도전층(300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제3 절연층(830)은 제2 도전층(300) 상에 배치되고 제2 도전층(300)을 커버할 수 있다. 제3 절연층(830)은 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(830)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제3 절연층(830)은 제1 절연층(810)과 동일한 물질을 포함하거나, 제1 절연층(810)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제3 절연층(830)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
상부 반도체층(400)은 제3 절연층(830) 상에 배치될 수 있다. 상부 반도체층(400)은 화소(PX) 내에서 서로 분리된 제1 및 제2 상부 반도체 패턴들(410, 420)을 포함할 수 있다.
제1 상부 반도체 패턴(410)은 제3 트랜지스터(T3)의 게이트 전극과 중첩하도록 배치되어 제3 트랜지스터(T3)의 채널을 형성할 수 있다. 유사하게, 제2 상부 반도체 패턴(420)은 제4 트랜지스터(T4)의 게이트 전극과 중첩하도록 배치되어 제4 트랜지스터(T4)의 채널을 형성할 수 있다. 제1 상부 반도체 패턴(410)은 직사각형 형상을 가질 수 있지만, 이에 제한되는 것은 아니다.
상부 반도체층(400)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체층(400)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 상부 반도체층(400)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
제3 도전층(500)은 제1 내지 제4 데이터 패턴들(510, 520, 530, 540)을 포함할 수 있다.
제1 내지 제4 데이터 패턴들(510, 520, 530, 540)은 상호 물리적으로 이격될 수 있다. 제1 내지 제4 데이터 패턴들(510, 520, 530, 540) 각각은 제1, 제3, 제4 및 제8 트랜지스터들(T1, T3, T4, T8) 간의 서로 떨어진 부위들을 전기적으로 연결하며, NMOS 트랜지스터(예를 들어, 제3 트랜지스터(T3))의 제1 전극 또는 제2 전극을 구성할 수 있다. 제3 도전층(500)이 상부 반도체층(400)과 중첩하는 경우, 제3 도전층(500)은 상부 반도체층(400)의 상면에 직접 접하거나 오믹 콘택층을 통해 접할 수 있다.
제1 데이터 패턴(510)은 제1 트랜지스터(T1)의 게이트 전극(230)과 중첩할 수 있다. 중첩 영역(즉, 제1 데이터 패턴(510) 및 제1 트랜지스터(T1)의 게이트 전극(230)이 중첩하는 영역)에는, 제3 절연층(830)과 제2 절연층(820)을 관통하여 제1 트랜지스터(T1) 게이트 전극(240)을 노출하는 제1 콘택홀(CNT1)이 형성될 수 있다. 제1 데이터 패턴(510)은 제1 콘택홀(CNT1)을 통해 제1 트랜지스터(T1) 게이트 전극(240)과 전기적으로 연결될 수 있다.
제1 콘택홀(CNT1)은 저장 커패시터(CST)의 전극선(340)의 개구 내에 위치할 수 있다. 제1 콘택홀(CNT1) 내부에서, 제1 데이터 패턴(510)과 그에 인접한 저장 커패시터(CST)의 전극선(340)은 제3 절연층(830)을 통해 상호 절연될 수 있다.
제1 데이터 패턴(510)은 제1 트랜지스터(T1)의 게이트 전극(240)과의 중첩 영역으로부터 상측으로 연장되되, 제2 주사선(320)과 절연된 상태에서 중첩할 수 있다. 제1 데이터 패턴(510)은 상측으로 더 연장되고, 제1 데이터 패턴(510)은 하부 반도체층(100)의 제3 세로부(130)(또는, 제2 하부 반도체 패턴)의 하측과 중첩할 수 있다.
제1 데이터 패턴(510) 및 하부 반도체층(100)의 제3 세로부(130)와 중첩하는 영역에는, 제1 내지 제3 절연층들(810, 820, 830)을 관통하여 제8 트랜지스터(T8)의 제2 전극을 노출하는 제2 콘택홀(CNT2)이 형성될 수 있다. 제1 데이터 패턴(510)은 제2 콘택홀(CNT2)을 통해 제8 트랜지스터(T8)의 제2 전극과 전기적으로 연결될 수 있다.
또한, 제1 데이터 패턴(510)은 상측으로 더 연장되고, 제1 데이터 패턴(510)은 제2 상부 반도체 패턴(420)과 중첩할 수 있다. 제2 상부 반도체 패턴(420)과 중첩하는 제1 데이터 패턴(510)의 일 부분은 제4 트랜지스터(T4)의 제1 전극을 구성할 수 있다.
제2 데이터 패턴(520)은 하부 반도체층(100)의 제1 세로부(110)(또는, 가로부(140))와 중첩할 수 있다. 제2 데이터 패턴(520)와 하부 반도체층(100)의 제1 세로부(110)가 중첩하는 영역에는, 제1 내지 제3 절연층들(810, 820, 830)을 관통하여 하부 반도체층(100)의 제1 세로부(110)를 노출시키는 제3 콘택홀(CNT3)이 형성될 수 있다. 제2 데이터 패턴(520)은 제3 콘택홀(CNT3)을 통해 제1 트랜지스터(T1)의 제2 전극 및/또는 제6 트랜지스터(T6)의 제2 전극과 전기적으로 연결될 수 있다.
제2 데이터 패턴(520)은 상측으로 연장되고, 제1 상부 반도체 패턴(410)과 중첩할 수 있다. 제1 상부 반도체 패턴(410)과 중첩하는 제2 데이터 패턴(520)의 일 부분은 제3 트랜지스터(T3)의 제1 전극을 구성할 수 있다.
제3 데이터 패턴(530)은 제1 상부 반도체 패턴(410)과 중첩할 수 있다. 제1 상부 반도체 패턴(410)과 중첩하는 제3 데이터 패턴(530)의 일 부분은 제3 트랜지스터(T3)의 제2 전극을 구성할 수 있다.
또한, 제3 데이터 패턴(530)은 하부 반도체층(100)의 제3 세로부(130)와 중첩할 수 있다. 제3 데이터 패턴(530)과 제1 상부 반도체 패턴(410)이 중첩하는 영역에는, 제1 내지 제3 절연층들(810, 820, 830)을 관통하여 하부 반도체층(100)의 제3 세로부(130)를 노출시키는 제4 콘택홀(CNT4)이 형성될 수 있다. 제3 데이터 패턴(530)은 제4 콘택홀(CNT4)을 통해 제8 트랜지스터(T8)의 제1 전극과 전기적으로 연결될 수 있다.
제4 데이터 패턴(540)은 제2 상부 반도체 패턴(420)과 중첩할 수 있다. 제2 상부 반도체 패턴(420)과 중첩하는 제4 데이터 패턴(540)의 일부는 제4 트랜지스터(T4)의 제2 전극을 구성할 수 있다. 제4 데이터 패턴(540)은 상측으로 연장하며, 초기화 전압선(310)과 중첩할 수 있다. 제4 데이터 패턴(540)이 초기화 전압선(310)과 중첩하는 영역에는, 제3 절연층(830)을 관통하여 초기화 전압선(310)을 노출시키는 제14 콘택홀(CNT14)이 형성될 수 있다. 제4 데이터 패턴(540)은 제14 콘택홀(CNT14)을 통해 초기화 전압선(VINT)과 연결될 수 있다.
제3 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(500)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(500)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제4 절연층(840)은 제3 도전층(500) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제4 절연층(840)은 제3 도전층(500)과 제4 도전층(600)을 절연시키는 층간 절연막일 수 있다. 제4 절연층(840)은 상술한 제2 절연층(820)과 동일한 물질을 포함하거나, 제2 절연층(820)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제4 절연층(840)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제4 도전층(600)은 제4 절연층(840) 상에 배치된다. 제4 도전층(600)은 제1 전원전압(ELVDD)을 공급하는 제1 전원전압 배선(610), 초기화 전압선(310)의 브릿지 배선(620) 및 제5 및 제6 데이터 패턴들(630, 640)을 포함할 수 있다.
도 6에 도시된 바와 같이, 제1 전원전압 배선(610)은 화소(PX)의 중앙부를 관통하여 행 방향으로 연장할 수 있다. 제1 전원전압 배선(610)은 행 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 제1 전원전압 배선(610)은 화소(PX)의 양측 중 한 측에서 상측으로 연장하고, 또한 양측 중 다른 한 측에서 하측으로 연장할 수 있다. 예를 들어, 제1 전원전압 배선(610)은 화소(PX)의 중앙 좌측 부분으로부터 상측으로 연장하고, 화소(PX)의 중앙 우측 부분으로부터 우측으로 연장할 수 있다. 제1 전원전압 배선(610)은 또한, 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 전원전압 배선(610)은 브릿지 배선(620) 및 제5 및 제6 데이터 패턴들(630, 640)을 제외하고 화소(PX)의 대부분을 커버할 수 있다. 즉, 제1 전원전압 배선(610)의 폭은 최대화 넓게 형성될 수 있으며, 이 경우, 제1 전원전압 배선(610)을 통해 화소들에 상대적으로 균일한 전류가 공급될 수 있고, 표시장치(1)의 긴 영역의 휘도 균일도(Long Range Uniformity; LRU)가 90% 이상 일 수 있다. 또한, 제1 전원전압 배선(610), 즉, 직류 전압 배선이 제1 트랜지스터(T1)의 게이트 전극(240)과 후술하는 데이터선 사이에 형성되어, 데이터선에 기인한 크로스토크(crosstalk)을 차폐하거나 저감시킬 수 있다.
브릿지 배선(620)은 초기화 전압선(310)과 중첩하고, 하측으로 연장할 수 있다.
제5 데이터 패턴(630)은 하부 반도체층(100)의 제2 세로부(120)의 상측 부위(121)와 중첩할 수 있다. 제5 데이터 패턴(630)이 하부 반도체층(100)의 제2 세로부(120)의 상측 부위(121)와 중첩하는 영역에는, 제1 내지 제4 절연층들(810, 820, 830, 840)을 관통하여 하부 반도체층(100)을 노출시키는 제6 콘택홀(CNT6)이 형성될 수 있다. 제5 데이터 패턴(630)은 제6 콘택홀(CNT6)을 통해 제2 트랜지스터(T2)의 제1 전극과 전기적으로 연결될 수 있다.
제6 데이터 패턴(640)은 하부 반도체층(100)의 제1 세로부(110)와 중첩할 수 있다. 제6 데이터 패턴(640)이 하부 반도체층(100)의 제1 세로부(110)와 중첩하는 영역에는, 제5 콘택홀(CNT5)이 형성될 수 있다. 제6 데이터 패턴(640)은 제5 콘택홀(CNT5)을 통해 제6 트랜지스터(T6)의 제1 전극과 전기적으로 연결될 수 있다.
제4 도전층(600)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(600)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(600)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제5 절연층(850)은 제4 도전층(600) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제5 절연층(850)은 제4 도전층(600)과 제5 도전층(700)을 절연시킬 수 있다. 제5 절연층(850)은 상술한 제2 절연층(820)과 동일한 물질을 포함하거나, 제2 절연층(820)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제5 절연층(850)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제5 도전층(700)은 제5 절연층(850) 상에 배치된다. 제5 도전층(700)은 데이터선(710) 및 비아 전극(720)를 포함할 수 있다.
데이터선(710)은 화소(PX)의 우측에 배치되고 열 방향을 따라 연장될 수 있다. 데이터선(710)은 제5 데이터 패턴(630)과 중첩할 수 있다. 데이터선(710)이 제5 데이터 패턴(630)과 중첩하는 영역에는, 제5 절연층(850)을 관통하여 제5 데이터 패턴(630)을 노출시키는 제21 콘택홀(CNT21)이 형성될 수 있다. 이 경우, 데이터선(710)은 제21 콘택홀(CNT21)을 통해 제5 데이터 패턴(630)과 전기적으로 연결되고, 또한, 제5 데이터 패턴(630) 및 제11 콘택홀(CNT11)을 통해 제2 트랜지스터(T2)의 제1 전극에 전기적으로 연결될 수 있다.
비아 전극(720)은 제6 데이터 패턴(640)과 중첩할 수 있다. 비아 전극(720)이 제6 데이터 패턴(640)과 중첩하는 영역에는, 제5 절연층(850)을 관통하여 제6 데이터 패턴(640)을 노출시키는 제22 콘택홀(CNT22)이 형성될 수 있다. 이 경우, 비아 전극(720)은 제22 콘택홀(CNT22)을 통해 제6 데이터 패턴(640)과 전기적으로 연결되고, 또한, 제6 데이터 패턴(640) 및 제12 콘택홀(CNT12)을 통해 제6 트랜지스터(T6)의 제2 전극에 전기적으로 연결될 수 있다.
제5 도전층(700)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제5 도전층(700)은 단일막 또는 다층막일 수 있다. 예를 들어, 제5 도전층(700)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제6 절연층(860)은 제5 도전층(700) 상에 배치되고, 대체로 기판(910)의 전체 면에 걸쳐 배치될 수 있다. 제6 절연층(860)은 제5 도전층(700)과 발광 소자(EL)를 절연시킬 수 있다. 제6 절연층(860)은 상술한 제2 절연층(820)과 동일한 물질을 포함하거나, 제2 절연층(820)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제6 절연층(860)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
발광 소자(EL)의 애노드 전극(ANODE)는 제6 절연층(860) 상에 배치될 수 있다. 애노드 전극(ANODE)은 비아 전극(720)과 중첩할 수 있다. 애노드 전극(ANODE)이 비아 전극(720)과 중첩하는 영역에는, 제6 절연층(860)을 관통하여 비아 전극(720)을 노출시키는 콘택홀(미도시)이 형성되고, 애노드 전극(ANODE)은 콘택홀(미도시)을 통해 비아 전극(720)과 전기적으로 연결될 수 있다.
또한, 애노드 전극(ANODE)은 제3 및 제4 트랜지스터들(T3, T4)과 중첩하여 배치될 수 있다. 이 경우, 애노드 전극(ANODE)은 제3 및 제4 트랜지스터들(T3, T4)(즉, 바텀 게이트 형식의 트랜지스터)의 상부로부터 외광이 유입되는 것을 차폐할 수 있다.
애노드 전극(ANODE)의 가장자리를 따라 화소 정의막(PDL)이 배치되며, 도시되지 않았으나, 애노드 전극(ANODE)의 상부에 발광 소자(EL)의 캐소드 전극(CATHOD)이 배치될 수 있다.
도 4 내지 도 6을 참조하여 설명한 바와 같이, 제1, 제2, 제5 내지 제8 트랜지스터들(T1, T2, T5, T6, T7, T8) 각각은 탑 게이트 형식의 PMOS 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4) 각각은 바텀 게이트 형식의 NMOS 트랜지스터일 수 있다. 평면도상 화소(PX)의 상측으로부터 하측까지, 초기화 전압선(310), 제3 주사선(330), 제1 주사선(210), 제2 주사선(320) 및 발광 제어선(220)이 순차적으로 배열되며, 제3 트랜지스터(T3)는 제2 주사선(320)에 중첩하여 배치되고, 제8 트랜지스터(T8)는 제3 트랜지스터(T3)보다 화소(PX)의 상측에서 제1 주사선(210)과 중첩하여 배치될 수 있다. 또한, 화소(PX)의 좌측에서 우측으로까지 제3 트랜지스터(T3), 제8 트랜지스터(T8) 및 제4 트랜지스터(T4)가 순차적으로 배치될 수 있다.
한편, 도 7에서 제3 및 제4 트랜지스터들(T3, T4) 각각은 바텀 게이트 형식의 NMOS 트랜지스터인 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제3 및 제4 트랜지스터들(T3, T4) 각각은 탑 게이트 형식의 NMOS 트랜지스터일 수 있다.
도 8은 다른 일 실시예에 따른 화소의 단면도이다.
도 2, 도 4, 도 7 및 도 8을 참조하면, 제2 주사선(320_1)(또는, 제3 도전층)은 제2 절연층(820) 대신 제1 상부 반도체 패턴(410)(또는, 상부 반도체층(400)) 상에 배치될 수 있다.
제1 상부 반도체 패턴(410)(또는, 상부 반도체 패턴(400)) 상에는 게이트 절연막(GI3)이 배치될 수 있다. 게이트 절연막(GI3)은 제1 상부 반도체 패턴(410) 상에서 제2 주사선(320_1)과 중첩하는 영역에만 배치될 수 있다.
제2 주사선(320_1)은 게이트 절연막(GI3) 상에 배치될 수 있다.
도시되지 않았으나, 제4 트랜지스터(T4)는 제3 트랜지스터(T3)의 적층 구조와 실질적으로 동일한 적층 구조를 가질 수 있다.
따라서, 제3 트랜지스터(T3)(및 제4 트랜지스터(T4))는 탑 게이트 형식의 NMOS 트랜지스터로도 구현될 수 있다.
도 9은 또 다른 일 실시예에 따른 화소의 회로도이다.
도 2 및 도 9를 참조하면, 화소(PX_1)은 제7 트랜지스터(T7) 대신 제9 트랜지스터(T9)를 포함한다는 점에서, 도 2의 화소(PX)와 상이하다.
발광 소자(EL), 저장 커패시터(CST) 및 제1 내지 제6 및 제8 트랜지스터들(T1 내지 T6, T8)은 도 2를 참조하여 설명한 발광 소자(EL), 저장 커패시터(CST) 및 제1 내지 제6 및 제8 트랜지스터들(T1 내지 T6, T8)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
제9 트랜지스터(T9)는 제5 노드(N5)에 연결되는 제1 전극, 초기화 전압선(또는, 초기화 전압(VINT))에 연결되는 제2 전극, 및 발광 제어 신호선에 연결되거나 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
제9 트랜지스터(T9)는 NMOS 트랜지스터일 수 있다. 제9 트랜지스터(T9)는, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)와 동일하게, 발광 제어 신호(EM)를 인가받지만, PMOS 트랜지스터인 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 턴온 구간(또는, 턴온 타이밍)과는 다른 구간에서 턴온될 수 있다. 예를 들어, 발광 제어 신호(EM)가 하이 레벨 전압(또는, 논리 하이 레벨)인 경우, 제9 트랜지스터(T9)는 턴온되고 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴오프될 수 있다. 다른 예로, 발광 제어 신호(EM)가 로우 레벨 전압(또는, 논리 로우 레벨)인 경우, 제9 트랜지스터(T9)는 턴오프되고 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴온 될 수 있다. 따라서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴온되는 발광 시점에서는 제9 트랜지스터(T9)에 의한 초기화 동작이 수행되지 않고, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴오프되는 비발광 시점에 제9 트랜지스터(T9)에 의한 초기화가 동작이 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시장치
10: 표시부
20: 주사 구동부
30: 데이터 구동부
40: 발광 제어 구동부
50: 제어부
100: 하부 반도체층
200: 제1 도전층
300: 제2 도전층
400: 상부 반도체층
500: 제3 도전층
600: 제4 도전층

Claims (22)

  1. 발광 소자;
    상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터;
    상기 제1 트랜지스터의 제1 전극과 연결되어 데이터 신호를 전송하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극을 가지는 제3 트랜지스터; 및
    상기 제3 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 연결되어 상기 데이터 신호를 상기 제1 트랜지스터의 게이트 전극에 전송하는 보조 트랜지스터를 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 보조 트랜지스터는 제1 타입 트랜지스터이고,
    상기 제3 트랜지스터는 상기 제1 타입 트랜지스터와는 다른 제2 타입 트랜지스터이고,
    제1 주사선을 더 포함하되,
    상기 제2 트랜지스터의 게이트 전극은 상기 제1 주사선과 연결되고,
    상기 보조 트랜지스터의 게이트 전극은 상기 제1 주사선과 연결된 표시장치.
  2. 제1 항에 있어서, 상기 제1 타입 트랜지스터는 PMOS 트랜지스터이고,
    상기 제2 타입 트랜지스터는 NMOS 트랜지스터인 표시장치.
  3. 제1 항에 있어서, 상기 제1 타입 트랜지스터는 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 트랜지스터이고,
    상기 제2 타입 트랜지스터는 게이트 전극이 반도체층보다 하부에 배치되는 바텀 게이트 트랜지스터인 표시장치.
  4. 제1 항에 있어서, 상기 제1 타입 트랜지스터는 산화물 반도체를 포함하고,
    상기 제2 타입 트랜지스터는 다결정 실리콘을 포함하는 표시장치.
  5. 제1 항에 있어서, 상기 제1 트랜지스터의 게이트 전극과 초기화 전압선에 사이에 연결되는 제4 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터는 상기 제2 타입 트랜지스터인 표시장치.
  6. 제5 항에 있어서,
    상기 제1 트랜지스터의 제1 전극 및 제1 전원전압 배선 사이에 연결되는 제5 트랜지스터,
    상기 제1 트랜지스터의 제2 전극 및 상기 발광 소자의 제1 전극 사이에 연결되는 제6 트랜지스터,
    상기 발광 소자의 제1 전극 및 상기 초기화 전압선 사이에 연결되는 제7 트랜지스터, 및
    상기 제1 트랜지스터의 제1 전극 및 상기 제1 전원전압 배선 사이에 형성되는 저장 커패시터를 더 포함하고,
    상기 제5, 제6 및 제7 트랜지스터들 각각은 상기 제1 타입 트랜지스터인 표시장치.
  7. 제1 항에 있어서,
    제2 주사선을 더 포함하며,
    상기 제3 트랜지스터의 게이트 전극은 상기 제2 주사선에 연결되는 표시장치.
  8. 제7 항에 있어서, 상기 제2 트랜지스터 및 상기 보조 트랜지스터는 상기 제1 주사선을 통해 제공되는 제1 주사 신호에 응답하여 제1 구간에서 턴온되고,
    상기 제3 트랜지스터는 상기 제2 주사선을 통해 제공되는 제2 주사 신호에 응답하여 상기 제1 구간에서 턴온되는 표시장치.
  9. 제7 항에 있어서, 상기 제2 트랜지스터 및 상기 보조 트랜지스터는 상기 제1 주사선을 통해 제공되는 제1 주사 신호에 응답하여 제1 구간에서 턴온되고,
    상기 제3 트랜지스터는 상기 제2 주사선을 통해 제공되는 제2 주사 신호에 응답하여 제2 구간에서 턴온되며,
    상기 제2 구간은 상기 제1 구간보다 크고 상기 제1 구간을 포함하는 표시장치.
  10. 제9 항에 있어서, 상기 제2 주사 신호는 상기 제2 구간에서 턴온 전압 레벨을 가지되,
    상기 제2 주사 신호의 상기 제2 구간은 이전 시점의 제2 주사 신호의 제2 구간과 부분적으로 중첩하는 표시장치.
  11. 제7 항에 있어서, 상기 제2 주사선은 평면도 상 상기 제1 트랜지스터를 기준으로 제1 방향에 배치되되 상기 제2 주사선은 상기 제1 방향에 수직하는 제2 방향으로 연장하고,
    상기 제1 주사선은 상기 제2 주사선을 기준으로 상기 제1 방향에 배치되되 상기 제2 주사선에 평행하며,
    상기 제3 트랜지스터는 상기 제2 주사선과 부분적으로 중첩하여 배치되고,
    상기 보조 트랜지스터는 상기 제1 주사선과 부분적으로 중첩하여 배치되는 표시장치.
  12. 제11 항에 있어서, 상기 제3 트랜지스터는 상기 제1 방향으로 연장하는 채널을 가지고,
    상기 보조 트랜지스터는 상기 제1 방향으로 연장하는 채널을 가지며,
    상기 보조 트랜지스터의 채널은 상기 제3 트랜지스터의 채널이 연장하는 선과 다른 선상에 배치되는 표시장치.
  13. 제12 항에 있어서,
    상기 제2 방향으로 연장되는 데이터 패턴을 더 포함하고,
    상기 데이터 패턴의 일단은 상기 제3 트랜지스터의 일 전극을 구성하고, 상기 데이터 패턴은 제1 콘택홀을 통해 상기 제3 트랜지스터의 일 전극과 연결되는 표시장치.
  14. 제7 항에 있어서, 상기 제3 트랜지스터 상에 제1 절연층이 배치되고,
    상기 제1 주사선 및 상기 제3 트랜지스터의 게이트 전극은 상기 제1 절연층 상에 배치되며,
    상기 제2 주사선은 상기 제1 주사선이 배치되는 층과 다른 층에 배치되는 표시장치.
  15. 제1 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극과 초기화 전압선 사이에 연결되는 제4 트랜지스터,
    상기 제1 트랜지스터의 제1 전극 및 제1 전원전압 배선 사이에 연결되는 제5 트랜지스터,
    상기 제1 트랜지스터의 제2 전극 및 상기 발광 소자의 제1 전극 사이에 연결되는 제6 트랜지스터,
    상기 발광 소자의 캐소드 전극 및 상기 초기화 전압선 사이에 연결되는 제7 트랜지스터, 및
    상기 제1 트랜지스터의 제1 전극 및 상기 제1 전원전압 배선 사이에 형성되는 저장 커패시터를 더 포함하고,
    상기 제4 및 제7 트랜지스터들 각각은 상기 제2 타입 트랜지스터이며, 제5 및 제6 트랜지스터들 각각은 상기 제1 타입 트랜지스터인 표시장치.
  16. 제15 항에 있어서,
    상기 제5 내지 제7 트랜지스터들 각각의 게이트 전극과 연결되는 발광 제어 신호선을 더 포함하고,
    상기 제5 및 제6 트랜지스터들은 발광 제어 신호선을 통해 제공되는 발광 제어 신호에 응답하여 제3 구간에서 턴온되고,
    상기 제7 트랜지스터는 상기 발광 제어 신호에 응답하여 제3 구간에서 턴오프되는 표시장치.
  17. 제1 항에 있어서,
    상기 발광 소자는 양자점 발광 소자인 표시 장치.
  18. 발광 소자;
    상기 발광 소자에 구동 전류를 전달하는 제1 트랜지스터;
    상기 제1 트랜지스터의 제1 전극과 연결되어 데이터 신호를 전달하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 연결되어 상기 데이터 신호를 상기 제1 트랜지스터의 게이트 전극에 전송하는 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터는, 상호 다른 채널 타입들을 가지고 상호 직렬 연결된 제1 및 제2 서브 트랜지스터들을 포함하고,
    제1 주사선을 더 포함하되,
    상기 제2 트랜지스터의 게이트 전극과 상기 제1 서브 트랜지스터의 게이트 전극은 상기 제1 주사선에 연결된 표시장치.
  19. 제18 항에 있어서, 상기 제1 서브 트랜지스터는 PMOS 트랜지스터이고,
    상기 제2 서브 트랜지스터는 NMOS 트랜지스터인 표시장치.
  20. 제18 항에 있어서, 상기 제1 서브 트랜지스터는 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 트랜지스터이고,
    상기 제2 서브 트랜지스터는 게이트 전극이 반도체층보다 하부에 배치되는 바텀 게이트 트랜지스터인 표시장치.
  21. 제18 항에 있어서, 상기 제1 서브 트랜지스터는 산화물 반도체를 포함하고,
    상기 제2 서브 트랜지스터는 다결정 실리콘을 포함하는 표시장치.
  22. 제18 항에 있어서, 상기 발광 소자는 양자점 발광 소자인 표시장치.
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