JP6466148B2 - 半導体記憶装置 - Google Patents

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Description

本実施の形態は、半導体記憶装置に関する。
近年、ＲｅＲＡＭ（Resistive Random Access Memory）やＮＡＮＤフラッシュメモリ、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置の高集積化が進んでいる。このような半導体記憶装置は、データを記憶するメモリセル部の他に、メモリセルを制御する制御回路を有している。ここで、メモリセル部におけるメモリセル層が増大すると、制御回路の面積も増大してしまう。
特開２０１１−２５３５９６号公報
実施の形態に係る半導体記憶装置は、基板上における占有面積が小さいキャパシタを備えた半導体記憶装置を提供する。
一の実施の形態に係る半導体記憶装置は、半導体基板と、半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、キャパシタを含み、メモリセルアレイに電圧を供給する制御回路とを備える。メモリセルアレイは、半導体基板上の第１の領域に設けられ、基板上面に対して垂直な積層方向に延びる第１の導電体を備える。キャパシタは、半導体基板上の第１の領域と異なる第２の領域に設けられた一対の電極を備える。電極は、それぞれ、積層方向に延びる第２の導電体を備える。第１の導電体と、第２の導電体は、同じ材料から構成されている。
第１の実施の形態に係る半導体記憶装置のブロック図の一例である。 同半導体記憶装置のメモリセルアレイ１の回路図の一例である。 同メモリセルアレイ１を説明するための、模式的な斜視図である。 チャージポンプ回路１１の一部の構成を説明するための回路図である。 同実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の他の構成例を示す模式的な断面図である。 同構成例を示す模式的な平面図である。 図６の一部の拡大図である。 第２の実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 第３の実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置のメモリセルアレイ１´の回路図の一例である。 同メモリセルアレイ１´を説明するための、模式的な斜視図である。 同半導体記憶装置の模式的な平面図である。 同半導体記憶装置の他の構成例を示す模式的な平面図である。 第４の実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 第５の実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置のメモリセルアレイ１´´´の回路図の一例である。 第６の実施の形態に係る半導体記憶装置の構成例を示す模式的な平面図である。
［第１の実施の形態］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、複数のメモリセルＭＣがマトリクス状に配置されると共に、これらメモリセルＭＣに接続される互いに直交配置されたビット線ＢＬ及びワード線ＷＬを備えたメモリセルアレイ１を有する。このメモリセルアレイ１の周囲には、ビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２と、ワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しのための電圧を印加するロウ制御回路３とが設けられている。
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホスト９からのコマンドを、コマンド・インターフェイス６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によって電圧生成回路１０が制御される。この制御により、電圧生成回路１０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。また、電圧生成回路１０は、電源電圧等、入力された電圧を昇圧して、入力された電圧よりも大きい電圧を出力するチャージポンプ回路１１を備える。
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。これらカラム制御回路２、ロウ制御回路３、ステートマシン７及び電圧生成回路１０等は、本実施の形態における制御回路を構成している。
次に、図２を参照して、本実施の形態に係るメモリセルアレイ１の回路構成について説明する。図２は、本実施の形態に係るメモリセルアレイ１の構成を示す回路図である。
メモリセルアレイ１は、図２に示すように、互いに交差するワード線ＷＬ及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びる。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置される。
メモリセルＭＣは、図２に示すように可変抵抗素子ＶＲを有する。可変抵抗素子ＶＲの抵抗値は電気的に書き換え可能であり、抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲの他端はビット線ＢＬに接続される。
カラム制御回路２は、図２に示す通り、ビット線ＢＬを選択するビット線選択回路２ａと、ビット線ＢＬを駆動するビット線駆動回路２ｂを備える。
ビット線選択回路２ａは、図２に示すように、複数の選択トランジスタＴｒｂを有する。選択トランジスタＴｒｂの一端はビット線ＢＬの一端に接続され、その他端はビット線駆動回路２ｂに接続される。選択トランジスタＴｒｂのゲートには信号Ｓｂが供給される。すなわち、ビット線選択回路２ａは、信号Ｓｂに応じて、ビット線ＢＬを選択的にビット線駆動回路２ｂに接続する。
ビット線駆動回路２ｂは、図２に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路２ｂはビット線ＢＬから読み出したデータを外部に出力する。
ロウ制御回路３は、ワード線ＷＬを選択するワード線選択回路３ａと、ワード線ＷＬを駆動するワード線駆動回路３ｂを備える。
ワード線選択回路３ａは、図２に示すように、複数の選択トランジスタＴｒａを有する。選択トランジスタＴｒａの一端はワード線ＷＬの一端に接続され、その他端はワード線駆動回路３ｂに接続される。選択トランジスタＴｒａのゲートには信号Ｓａが供給される。すなわち、ワード線選択回路３ａは信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路３ｂに接続する。
ワード線駆動回路３ｂは、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
次に、図３を参照して、第１の実施の形態に係るメモリセルアレイ１の積層構造について説明する。図３は、第１の実施の形態に係るメモリセルアレイ１の積層構造について説明するための、模式的な斜視図である。メモリセルアレイ１は、下層から上層へと、第１導電層１５、メモリ層１６、第２導電層１７、メモリ層１６、及び第１導電層１５を有する。すなわち、１本の第２導電層１７は上下に位置する２つのメモリ層１６により共有される。ただし、第２導電層１７は、上又は下に位置する一つのメモリセル層１６にのみ接していても良い。第１導電層１５はワード線ＷＬとして機能する。メモリ層１６はメモリセルＭＣとして機能する。第２導電層１７はビット線ＢＬとして機能する。
第１導電層１５は、図３に示すように、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。第１導電層１５は、熱に強く且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
メモリ層１６は、図３に示すように、第１導電層１５と第２導電層１７の間に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列される。
第２導電層１７は、図３に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成され、メモリ層１６の上面に接する。第２導電層７０は、熱に強く且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
次に、図４を参照して、本実施の形態に係るチャージポンプ回路１１の構成について説明する。図４は、チャージポンプ回路１１の一部の構成を説明するための回路図である。
図４に示す通り、チャージポンプ回路１１は、入力端子ｎｉｎと出力端子ｎｏｕｔの間に直列に接続された複数の電界効果トランジスタＴｒ１〜Ｔｒｋ（ｋは正の整数）と、隣接する２つの電界効果トランジスタＴｒの間に一端を接続された複数のキャパシタＣＰとを備える。また、出力端子ｎｏｕｔと接地端子との間には、キャパシタＣＰｏｕｔが接続されている。
図４に示す通り、隣接する電界効果トランジスタＴｒは、ソース端子及びドレイン端子において接続されている。また、複数の電界効果トランジスタＴｒ１〜Ｔｒｋのゲート端子は、それぞれドレイン端子と接続され、整流素子として動作する。従って、例えば複数の電界効果トランジスタに替えて、ダイオード等、他の非線形素子を使用することも可能である。
図４に示す通り、隣接する２つの電界効果トランジスタＴｒの間のノードｎには、キャパシタＣＰの一端が接続されている。また、キャパシタＣＰの他端には、信号が入力されている。図４に示す通り、所定のキャパシタＣＰにはクロック信号が入力され、この所定のキャパシタＣＰに隣接するキャパシタＣＰには、反転したクロック信号が入力される。
次に、チャージポンプ回路１１の動作について説明する。例えば、ある所定のタイミングにおいて、キャパシタＣＰ１にＬ状態の信号が入力される。この場合、キャパシタＣＰ１に接続されたノードｎ１は負に帯電する。従って、電界効果トランジスタＴｒ１を介して、入力端子ｎｉｎからノードｎ１に電流が流れる。これにより、ノードｎ１及びキャパシタＣＰ１に蓄積される電荷量が増大する。
次に、キャパシタＣＰ１にはＨ状態の信号が入力され、キャパシタＣＰ２にはＬ状態の信号が入力される。この場合、キャパシタＣＰ１に接続されたノードｎ１は正に帯電し、キャパシタＣＰ２に接続されたノードｎ２は負に帯電する。従って、電界効果トランジスタＴｒ２を介して、ノードｎ１からノードｎ２に電流が流れる。これにより、ノードｎ２及びキャパシタＣＰ２に蓄積される電荷量が増大する。
以下同様に、キャパシタＣＰに適宜クロック信号及び反転したクロック信号を入力することにより、キャパシタＣＰｏｕｔに徐々に電荷が蓄積され、出力端子ｎｏｕｔの電位が上昇する。出力端子ｎｏｕｔの電位は、書き込み動作や消去動作等に必要な電位まで制御され、カラム制御回路２やロウ制御回路３等を介してメモリセル１に印加される。
次に、図５Ａ〜図７を参照して、本実施の形態に係る不揮発性半導体記憶装置の構成について、更に詳細に説明する。図５Ａは、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。また、図５Ｂは、同不揮発性半導体記憶装置の他の構成例を示す模式的な断面図である。
図５Ａに示す通り、本実施の形態に係る不揮発性半導体記憶装置は、半導体基板１００と、第１のトランジスタ層２００と、第２のトランジスタ層３００と、メモリセルアレイ層４００とを順に積層してなる。第１のトランジスタ層２００には、半導体基板１００のバルクシリコンをチャネルとする複数の電界効果トランジスタと、複数の配線が形成されている。これら複数の電界効果トランジスタは、ＣＭＯＳ回路を構成している。また、第２のトランジスタ層３００には、多結晶シリコンをチャネルとする複数の電界効果トランジスタと、複数の配線が形成されている。更に、メモリセルアレイ層４００には、メモリセルアレイ１及び積層方向に延びる複数のキャパシタＣＰが形成されている。これら複数の配線、電界効果トランジスタ及びキャパシタＣＰは、チャージポンプ回路１１や、その他の制御回路を構成する。また、各層に形成された各構成は、層間絶縁層１１０によって埋め込まれている。層間絶縁層１１０は、例えば、酸化シリコンや窒化シリコン等から形成することが考えられる。また、図５Ｂに示す通り、一部の層間絶縁層１１０´のみ、異なる材料から構成することも考えられる。
図５Ａに示す通り、半導体基板１００の上面には、複数のドープ領域１０１が形成されている。ドープ領域１０１は、電界効果トランジスタのソースまたはドレインとして動作する。また、半導体基板１００の、隣接するドープ領域１０１に挟まれた部分は、電界効果トランジスタのチャネルとして動作する。尚、各ドープ領域１０１は、それぞれ、絶縁層１０２によって電気的に切断され、別の電界効果トランジスタの電極として動作する。
図５Ａに示す通り、第１のトランジスタ層２００において、半導体基板１００上面の、隣接するドープ領域１０１の間の部分には、ゲート絶縁層２０１及びゲート電極層２０２が形成されている。また、ゲート絶縁層２０１及びゲート電極層２０２の側壁には、絶縁層２０３が形成されている。ゲート絶縁層２０１及びゲート電極層２０２は、ドープ領域１０１と共に電界効果トランジスタを構成する。また、ドープ領域１０１は、積層方向（Ｚ方向）に延びる配線２０４を介して、半導体基板１００に対して平行に形成された配線層２０５に接続されている。
図５Ａに示す通り、第２のトランジスタ層３００には、電界効果トランジスタのチャネルとして機能する半導体層３０２が設けられている。半導体層３０２の両端にはドープ領域３０１が設けられ、それぞれ電界効果トランジスタのドレイン及びチャネルとして機能する。また、半導体層３０２上には、ゲート絶縁層３０３及びゲート電極層３０４が形成されている。また、ゲート絶縁層３０３及びゲート電極層３０４の側壁には、絶縁層３０５が形成されている。ドープ領域３０１は、積層方向（Ｚ方向）に延びる配線３０６を介して、半導体基板１００に対して平行に形成された配線層３０７に接続されている。
図５Ａに示す例においては、第２のトランジスタ層３００に設けられた複数の電界効果トランジスタのうち、メモリセルアレイ１の直下に設けられたものは、図２を参照して説明した選択トランジスタＴｒａ、Ｔｒｂとして利用され、ビット線選択回路２ａやワード線選択回路３ａを構成する。また、図５Ａに示す例においては、第２のトランジスタ層３００に設けられた複数の電界効果トランジスタのうち、キャパシタＣＰの直下に設けられたものは、図４を参照して説明した電界効果トランジスタＴｒ１〜Ｔｒｋとして利用され、チャージポンプ回路１１を構成する。
図５Ａに示す通り、メモリセルアレイ層４００にはメモリセルアレイ１が形成されている。メモリセルアレイ１のビット線ＢＬは、積層方向（Ｚ方向）に延びるビット線コンタクト（第１の導電体、第３の配線）ＢＣを介して選択トランジスタＴｒｂに接続される。また、図示は省略しているが、メモリセルアレイ１のワード線ＷＬも同様に、積層方向に延びるワード線コンタクト（第１の導電体、第３の配線）ＷＣを介して図５Ａにおいては図示しない選択トランジスタＴｒａに接続されている。
尚、本実施の形態において、メモリセルアレイ１の一層分の厚みは、３ｎｍ〜１００ｎｍ程度である。本実施の形態において、ビット線コンタクトＢＣ及びワード線コンタクトＷＣの積層方向における長さは、この一層分の厚みにメモリセルの層数を乗じた長さにほぼ等しい。
図５Ａに示す通り、メモリセルアレイ層４００には、複数のキャパシタＣＰが形成されている。キャパシタＣＰは、それぞれ、積層方向（Ｚ方向）に延びる第２の導電体４０３及び４０５を有している。また、図７を参照して後述する通り、一つのキャパシタＣＰを構成する第２の導電体４０３及び４０５はＹ方向に交互に設けられ、それぞれ接続配線４０４及び４０６を介して共通に接続されている。
図６は、同構成例を示す模式的な平面図であり、図６（ａ）はメモリセルアレイ層４００を、図６（ｂ）は第２のトランジスタ層３００を、図６（ｃ）は第１のトランジスタ層２００を、それぞれ示している。
図６（ａ）に示す通り、メモリセルアレイ層４００には、メモリセルアレイ領域ＭＲと、キャパシタ領域ＣＲが設けられている。図６（ａ）に示す通り、メモリセルアレイ領域ＭＲと、キャパシタ領域ＣＲは、半導体基板１００上の、お互いに重複しない、異なる領域に形成されている。
図６（ｂ）に示す通り、第２のトランジスタ層３００には、メモリセルアレイ領域ＭＲの直下に位置する領域３１０と、キャパシタ領域ＣＲの直下に位置する領域３２０が存在する。メモリセルアレイ領域ＭＲの直下に位置する領域３１０には、例えば、ビット線選択回路２ａや、ワード線選択回路３ａ等を形成することが出来る。また、キャパシタ領域ＣＲの直下に位置する領域３２０には、例えば、チャージポンプ回路１１のうち、一部の構成を形成することが出来る。尚、第２のトランジスタ層３００のうち、その他の領域に位置する電界効果トランジスタは、その他の制御回路を構成するために用いても良い。
図６（ｃ）に示す第１のトランジスタ層２００は、カラム制御回路２、ロウ制御回路３、ステートマシン７及び電圧生成回路１０の一部の構成等、本実施の形態における制御回路を構成するために用いられる。
図７は、図６（ａ）の一部の拡大図である。図７に示す通り、メモリセルアレイ領域ＭＲにおいては、複数のビット線ＢＬに、それぞれビット線コンタクトＢＣが接続されている。同様に、メモリセルアレイ領域ＭＲにおいては、複数のワード線ＷＬに、それぞれワード線コンタクトＷＣが接続されている。尚、図７においては、ビット線コンタクトＢＣがＹ方向に直線状に並んでいるが、ビット線コンタクトＢＣは、直線状に並んでいる必要は無い。同様に、図７においては、ワード線コンタクトＷＣがＸ方向に直線状に並んでいるが、ワード線コンタクトＷＣも、直線状に並んでいる必要は無い。
また、図５Ａ及び図７に示す通り、本実施の形態において、メモリセルアレイ層４００のメモリセルアレイ領域ＭＲにおいて、層間絶縁層１１０には、積層方向（Ｚ方向）に延びるビアホールＣＨが形成され、ここにビット線コンタクトＢＣ及びワード線コンタクトＷＣが埋め込まれている。従って、ビット線コンタクトＢＣ及びワード線コンタクトＷＣは、柱状に形成されている。ここで、柱状とは、例えば円柱状、楕円柱状、四角柱状またはその他の多角柱状である。また、柱状と言った場合、例えば上方から下方にかけて細くなる形、上方から下方にかけて太くなる形及び太さが周期的に変化する形も含まれるものとする。尚、図５Ａ及び図７に示す例においては、ビット線コンタクトＢＣ及びワード線コンタクトＷＣは、上方から下方にかけて細くなる円柱状に形成されている。
図７に示す通り、キャパシタ領域ＣＲにおいては、第２の導電体４０３及び４０５が、マトリクス状に配列されている。図７に示す例においては、Ｘ方向から奇数番目に位置する複数の第２の導電体４０３が接続配線４０４によって共通に接続され、第１の電極４０１を構成している。また、図７に示す例においては、Ｘ方向から偶数番目に位置する複数の第２の導電体４０５が、接続配線４０６によって共通に接続され、第２の電極４０２を構成している。これら第１及び第２の電極４０１及び４０２は、一つのキャパシタＣＰを構成する。尚、図７に示す例において、接続配線４０４及び４０６は、Ｙ方向に延び、Ｘ方向に配列された複数の枝部と、Ｘ方向に延び、複数の枝部を共通に接続する幹部とを有する櫛歯条に形成されており、お互いに対向している。しかしながら、接続配線４０４及び４０６の平面上における形状は、適宜変更可能である。
尚、図７に示す例においては、第１の電極４０１にクロック信号または反転したクロック信号が入力される。また、第２の電極４０２が、電界効果トランジスタの間のノードｎに接続される。
図５Ａ及び図７に示す例において、メモリセルアレイ層４００のキャパシタ領域ＣＲにおいて、層間絶縁層１１０には、積層方向（Ｚ方向）に延びるビアホールＣａＨが形成され、ここに第２の導電体４０３及び４０５が埋め込まれている。従って、第２の導電体４０３及び４０５は、ビット線コンタクトＢＣ及びワード線コンタクトＷＣと同様に、柱状に形成されている。更に言えば、第２の導電体４０３及び４０５は、ビット線コンタクトＢＣ及びワード線コンタクトＷＣと同様に、上方から下方にかけて細くなる円柱状に形成されている。
図５Ａ及び図７に示す例において、ビット線コンタクトＢＣ、ワード線コンタクトＷＣ、第２の導電体４０３及び４０５の幅（直径）ｒは、同一である。また、本実施の形態において、これら構成の幅（直径）ｒは、同一の高低差に対して同一の比率で増減する。換言すれば、第２の導電体４０３及び４０５、並びに、ビット線コンタクトＢＣ及びワード線コンタクトＷＣの側面の傾きは、全て同一である。更に、本実施の形態においては、ビット線コンタクトＢＣ、ワード線コンタクトＷＬ、並びに、第２の導電体４０３及び４０５は、同一の工程で形成されるため、全て同じ材料から構成されている。
図５Ａに示す通り、本実施の形態において、第２の導電体４０３及び４０５は、それぞれ下端において接続配線４０４及び４０６に接続される。接続配線４０４及び４０６は、例えば、第２のトランジスタ層３００に設けられた配線層３０７を利用して形成される。従って、本実施の形態においては、第２の導電体４０３及び４０５の積層方向（Ｚ方向）の長さが、ビット線コンタクトＢＣ及びワード線コンタクトＷＣの積層方向の長さと同一となる。また、図５Ａに示す例において、第２の導電体４０３及び４０５の上端は、開放端である。
図７に示す第２の導電体４０３及び４０５の間の距離ＷＡは、チャージポンプ回路１１の動作電圧及び層間絶縁層１１０の耐圧によって調整される。本実施の形態において、距離ＷＡは、例えば１０ｎｍ〜２００ｎｍ程度である。また、第２の導電体４０３同士又は４０５同士では電位が等しいため、これらの間の距離ＷＢは、距離ＷＡと比較して短く設定することが出来る。本実施の形態において、距離ＷＢは、３ｎｍ〜１００ｎｍ程度である。
次に、図５Ａを参照して、本実施の形態に係る半導体記憶装置の製造工程の一部について説明する。本実施の形態に係る半導体記憶装置を製造する場合、例えば、基板１００上に、第１のトランジスタ層２００中の配線及び電界効果トランジスタが形成される。次に、第１のトランジスタ層２００上に、第２のトランジスタ層３００中の配線及び電界効果トランジスタが形成される。次に、メモリセルアレイ層４００中の、ビット線ＢＬ、ワード線ＷＬ及びメモリセルＭＣが形成される。次に、これら構成が層間絶縁層１１０によって埋め込まれる。次に、層間絶縁層１１０のうち、メモリセルアレイ領域ＭＲ及びキャパシタ領域ＣＲに位置する部分にビアホールＣＨ及びＣａＨを形成し、ここに導電体を埋め込むことにより、ビット線コンタクトＢＣ、ワード線コンタクトＷＣ、並びに、第２の導電体４０３及び４０５を形成する。
ここで、本実施の形態において、層間絶縁層１１０は、メモリセルアレイ領域ＭＲ及びキャパシタ領域ＣＲにおいて、同一の材料から形成されている。従って、エッチング等によってこの層間絶縁層１１０にビアホールＣＨ及びＣａＨを形成する場合、これらビアホールＣＨ及びＣａＨの、深さに対する直径の変化の割合は、同程度となる。従って、ここに埋め込まれることによって形成されるビット線コンタクトＢＣ、ワード線コンタクトＷＣ、並びに、第２の導電体４０３及び４０５は、側面の傾きが全て同程度になる。
但し、図５Ｂを参照して説明した通り、一部の層間絶縁層１１０´を異なる材料から構成することも可能である。例えば、メモリセルアレイ層４００のキャパシタ領域ＣＲにおいて、層間絶縁層１１０´を、ＡｌＯ２，ＨｆＯ２，ＲｕＯｘ，ＴａＯｘ，ＺｒＯなどの、誘電率の高い絶縁層から構成することも可能である。これにより、キャパシタ領域ＣＲに形成されるキャパシタの比誘電率を高くする事が可能である。尚、このような場合、層間絶縁層１１０は、少なくともメモリセルＭＣの間に設けられている。また、層間絶縁層１１０´は、少なくとも第２の導電体４０３及び４０５の間に設けられている。
また、本実施の形態においては、ビット線コンタクトＢＣ及びワード線コンタクトＷＣの下端に接続される配線と、第２の導電層４０３及び４０５の下端に接続される接続配線４０４及び４０６が、どちらも配線層３０７中に位置する。従って、ビアホールＣＨ及びＣａＨは、どちらも層間絶縁層１１０の上面から配線層３０７まで延びていれば良い。即ち、ビット線コンタクトＢＣ及びワード線コンタクトＷＣの積層方向における長さは、略一致する。この場合、ビアホールＣＨ及びＣａＨの孔の径は、エッチングの異方性等に鑑み、同一の大きさに設定することが考えられる。これにより、メモリセルアレイ領域ＭＲ及びキャパシタ領域ＣＲにおける層間絶縁層１１０を同じ条件によって加工することが可能である。ただし、これら孔の径を、異なる大きさとすることも可能である。
また、本実施の形態においては、ビット線コンタクトＢＣ及びワード線コンタクトＷＬと、第２の導電体４０３及び４０５が、同じ材料から構成されている。従って、ビアホールＣＨ及びＣａＨに同じ材料を埋め込むことによって、ビット線コンタクトＢＣ及びワード線コンタクトＷＬと、第２の導電体４０３及び４０５を、一括して形成することが出来る。ただし、これらビアホールに異なる材料を埋め込む事も可能である。
図５Ａ及び図６に示す通り、本実施の形態に係る半導体記憶装置は、メモリセルアレイ領域ＭＲにメモリセルアレイ１を有し、このメモリセルアレイ領域ＭＲと半導体基板１００上の位置が異なるキャパシタ領域ＣＲにキャパシタＣＰを有する。また、本実施の形態に係るキャパシタＣＰは、積層方向（Ｚ方向）に延びる第２の導電体４０３及び４０５によって電極４０１及び４０２を構成する。従って、本実施の形態においては、メモリセルアレイ領域ＭＲと半導体基板１００上の位置が異なるキャパシタ領域ＣＰの積層方向（Ｚ方向）に延びる空間を有効に活用し、キャパシタＣＰが半導体基板１００上において占有する面積を比較的小さくし、キャパシタＣＰの静電容量を比較的大きくする事が出来る。
また、本実施の形態に係る半導体記憶装置は、積層方向（Ｚ方向）に延びるビット線コンタクトＢＣ（第１の導電体）及びワード線コンタクトＷＣ（第１の導電体）をメモリセルアレイ領域ＭＲに有し、同じく積層方向（Ｚ方向）に延びる第２の導電体４０３及び４０５をキャパシタ領域ＣＲに有する。従って、メモリセルアレイ領域ＭＲにビット線コンタクトＢＣ及びワード線コンタクトＷＣを形成する工程で一括してキャパシタ領域ＣＲに第２の導電体４０３及び４０５を形成することが出来る。即ち、メモリセルアレイ１を形成する工程を利用して、容易にキャパシタＣＰを形成することが出来る。
また、本実施の形態に係る半導体記憶装置は、積層方向に延びる複数の第２の導電体４０３及び４０５が、それぞれ接続配線４０４及び４０６によって共通に接続され、これによってキャパシタＣＰが形成されている。これにより、所望の静電容量値を有するキャパシタＣＰを製造することが可能となる。
更に、図５Ａに示す通り、本実施の形態においては、第２のトランジスタ層３００に位置するトランジスタ及び配線を利用してチャージポンプ回路１１を構成している。また、本実施の形態においては、ビット線コンタクトＢＣ及びワード線コンタクトＷＬと、第２の導電体４０３及び４０５が、同じ材料から構成されている。従って、半導体記憶装置を製造する工程において、プロセスを追加することなくチャージポンプ回路１１を製造することが可能である。
また、本実施の形態においては、キャパシタ領域ＣＲにおけるキャパシタＣＰを使用して、チャージポンプ回路１１を構成している。従って、本実施の形態においては、キャパシタＣＰが半導体基板１００上において占有する面積を比較的小さくし、キャパシタＣＰの静電容量を比較的大きくする事が出来る。従って、例えば電源電圧を小さくしたとしても、メモリセルアレイ１の書き込み動作や消去動作等に必要な電圧を、要求される速度で生成することが出来る。従って、半導体記憶装置の低消費電力化を実現することが可能である。
更に、チャージポンプ回路１１がより少ない面積で形成可能となった場合、例えば第１のトランジスタ層２００や第２のトランジスタ層３００のうち、メモリセルアレイ領域ＭＲの直下に相当する部分に、空きスペースが生じることが考えられる。例えば、このような空きスペースにセンスアンプ回路を増設し、データ読み出し動作の並列性を高めれば、半導体記憶装置の動作の高速化を実現することも可能である。
［第２の実施の形態］
次に、図８を参照して、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。図８は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第１の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
図８に示す通り、本実施の形態に係る不揮発性半導体記憶装置は、半導体基板１００と、第１のトランジスタ層２００と、メモリセルアレイ層４００とを順に積層してなる。即ち、第１の実施の形態と異なり、第２のトランジスタ層３００を有していない。従って、本実施の形態に係る半導体記憶装置は、第１の実施の形態に係る半導体記憶装置と比較して、製造工程数を削減することが可能であり、安価に製造することが可能である。尚、本実施の形態に係る不揮発性半導体記憶装置は、その他の点においては、第１の実施の形態に係る不揮発性半導体記憶装置と同様に構成されている。
尚、本実施の形態において、カラム制御回路２、ロウ制御回路３、ステートマシン７及び電圧生成回路１０等の制御回路は、主に第１のトランジスタ層２００に設けられている。
［第３の実施の形態］
次に、図９〜図１３を参照して、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。図９は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第１の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
第１の実施の形態においては、第２の導電体４０３及び４０５を、ビット線コンタクトＢＣ及びワード線コンタクトＷＣと同一のタイミングで形成する例について示した。しかしながら、メモリセルアレイ中に、積層方向に延びる構成が他に存在する場合、キャパシタを構成する第２の導電体は、この構成（第１の導電体）と同一のタイミングで一括して形成することが出来る。
図９に示す通り、本実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１´として、積層方向（Ｚ方向）に複数のワード線ＷＬ（第１の配線）が積層され、ビット線ＢＬ（第２の配線）が積層方向（Ｚ方向）に延びる構成を採用している。また、第２の導電体４０３´及び４０５´は、ビット線ＢＬと同一のタイミングで一括して形成されている。即ち、本実施の形態において、第１の導電体は、ビット線ＢＬ（第２の配線）である。
図９に示す通り、本実施の形態に係る不揮発性半導体記憶装置は、第２の実施の形態に係る不揮発性半導体記憶装置と同様に、半導体基板１００と、第１のトランジスタ層２００を有している。本実施の形態に係る不揮発性半導体記憶装置においては、第２の実施の形態と同様に、メモリセルアレイ層４００´が、第１のトランジスタ層２００上に設けられている。
次に、図１０及び図１１を参照して、本実施の形態に係るメモリセルアレイ１´について説明する。図１０は、メモリセルアレイ１´の回路図の一例である。図１１は、メモリセルアレイ１´の模式的な斜視図である。なお、図１０及び図１１において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図１０に示す構造は、Ｘ方向に繰り返し設けられている。
メモリセルアレイ１´は、図１０及び図１１に示す通り、ワード線ＷＬ（ＷＬ１〜ＷＬ４）、ビット線ＢＬ、メモリセルＭＣ、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図１０及び図１１に示す通り、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
メモリセルＭＣは、図１０に示す通り、可変抵抗素子ＶＲを含む。メモリセルＭＣは、可変抵抗素子ＶＲの抵抗値が印加電圧に基づき高抵抗状態と低抵抗状態との間で変化することにより、その抵抗値に基づいてデータを不揮発に記憶する。また、図１１に示す通り、本実施の形態において、同一のＸＺ平面上に位置する複数の可変抵抗素子ＶＲは、同一の可変抵抗膜から構成されている。
選択トランジスタＳＴｒは、図１０及び図１１に示す通り、ビット線ＢＬの下端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの下端に共通に接続されている。
また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒ間に配置された選択ゲート電極ＳＧは、その２つの選択トランジスタＳＴｒに共通に接続することができる。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通に接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒ間のゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。
次に、図１２を参照して、本実施の形態に係るメモリセルアレイ層４００´の構成を説明する。図１２は、メモリセルアレイ層４００´の構成を示す模式的な平面図である。
図１２に示す通り、メモリセルアレイ領域ＭＲにおいては、複数のビット線ＢＬが、Ｘ方向及びＹ方向にマトリクス状に配列されている。また、図９及び図１２に示す通り、本実施の形態において、ビット線ＢＬは、柱状（四角柱状）に形成されている。
また、図１２に示す通り、メモリセルアレイ領域ＭＲにおいては、複数のワード線ＷＬに、それぞれワード線コンタクトＷＣが接続されている。尚、図１２においては、ワード線コンタクトＷＣがＸ方向に直線状に並んでいるが、ワード線コンタクトＷＣも、直線状に並んでいる必要は無い。尚、本実施の形態において、ワード線コンタクトＷＣは、柱状（円柱状）に形成されている。
図１２に示す通り、本実施の形態におけるキャパシタ領域ＣＲにおいては、第１の実施の形態に係るキャパシタ領域ＣＲと異なり、第２の導電体４０３´及び４０５´が、ビット線ＢＬと同様に、四角柱状に形成されている。また、本実施の形態において、第２の導電体４０３´及び４０５´、並びに、ビット線ＢＬは、全て同じ材料から構成されている。
尚、図９及び図１２に示す通り、本実施の形態において、第２の導電体４０３´及び４０５´は、上端において接続配線４０４´及び４０６´に接続されている。ただし、接続配線４０４´及び４０６´は、下端において接続されても良い。この場合、接続配線４０４´及び４０６´は、いずれかの層に設けられた配線層、例えば、グローバルビット線ＧＢＬと同一の配線層を利用して形成することも可能である。また、例えば、選択トランジスタＳＴｒと同一の層に電界効果トランジスタを形成し、これを利用してチャージポンプ回路１１を構成することも可能である。この場合、例えば、この電界効果トランジスタの直上に位置する第２の導電体４０５´を、キャパシタの一部としてではなく、ノードｎとして利用することも可能である。
次に、図９を参照して、本実施の形態に係る半導体記憶装置の製造工程の一部について説明する。本実施の形態に係る半導体記憶装置を製造する場合、例えば、基板１００上に、第１のトランジスタ層２００中の配線及び電界効果トランジスタが形成される。次に、メモリセルアレイ層４００´中の、グローバルビット線ＧＢＬ及び選択トランジスタＳＴｒが形成される。次に、メモリセルアレイ層４００´のメモリセルアレイ領域ＭＲに、ワード線ＷＬを形成する複数の導電層が、絶縁層を介して積層される。また、キャパシタ領域ＣＲには、例えば、絶縁層が成膜される。次に、メモリセルアレイ領域ＭＲに、Ｘ方向に延び、積層された導電層及び絶縁層を分断する溝Ｔ１が形成される。同様に、キャパシタ領域ＣＲにおいては、絶縁層に溝Ｔ２が形成される。続いて、溝Ｔ１内には、可変抵抗素子ＶＲとなる膜が成膜される。次に、溝Ｔ１及びＴ２内に、ビット線ＢＬ及び第２の導電体４０３´及び４０５´を形成する導電層が埋め込まれる。続いて、この埋め込まれた導電層がＸ方向に分断され、ビット線ＢＬ及び第２の導電体４０３´及び４０５´が形成される。
ここで、本実施の形態において、ワード線ＷＬ間の絶縁層と、キャパシタ領域ＣＲにおける絶縁層が同一の材料から形成されていた場合、溝Ｔ１の、ワード線ＷＬ間の絶縁層に相当する部分の、深さに対する幅の変化の割合は、溝Ｔ２の、深さに対する幅の変化の割合と同程度となる。従って、ここに埋め込まれることによって形成されるビット線ＢＬの、ワード線ＷＬ間の絶縁層に対向する部分の、深さに対する幅の変化の割合は、第２の導電体４０３´及び４０５´の、深さに対する幅の変化の割合と同程度となる。ただし、ワード線ＷＬ間の絶縁層と、キャパシタ領域ＣＲにおける絶縁層が同一の材料から形成されていても、成膜方法等によっては、上記割合が異なる場合もある。
また、本実施の形態においては、溝Ｔ１及びＴ２内に同一の導電層が埋め込まれ、これがＸ方向に分断されることによって、ビット線ＢＬ、並びに、第２の導電体４０３´及び４０５´が形成されている。従って、ビット線ＢＬ、並びに、第２の導電体４０３´及び４０５´の、この工程において分断されたＸ方向側面の傾きは、同程度となるものと考えられる。
本実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、メモリセルアレイ領域ＭＲと半導体基板１００上の位置が異なるキャパシタ領域ＣＰの積層方向（Ｚ方向）に延びる空間を有効に活用し、キャパシタＣＰ´が半導体基板１００上において占有する面積を比較的小さくし、キャパシタＣＰ´の静電容量を比較的大きくする事が出来る。
また、本実施の形態に係る半導体記憶装置は、積層方向（Ｚ方向）に延びるビット線ＢＬをメモリセルアレイ領域ＭＲに有し、同じく積層方向（Ｚ方向）に延びる第２の導電体４０３´及び４０５´をキャパシタ領域ＣＲに有する。従って、メモリセルアレイ領域ＭＲにビット線ＢＬを形成する工程で一括してキャパシタ領域ＣＲに第２の導電体４０３´及び４０５´を形成することが出来る。即ち、メモリセルアレイ１´を形成する工程を利用して、容易にキャパシタＣＰ´を形成することが出来る。
また、本実施の形態においては、ビット線ＢＬと、第２の導電体４０３´及び４０５´が、同じ材料から構成されている。従って、ビット線ＢＬ、並びに、第２の導電体４０３´及び４０５´は、例えば、メモリセルアレイ領域ＭＲ及びキャパシタ領域ＣＲに同一の材料を埋め込み、同一のタイミングで加工することにより、一括して形成することが出来る。
尚、図１２に示した例においては、第２の導電体４０３´及び４０５´を、ビット線ＢＬと同一のタイミングで形成する例について示した。しかしながら、例えば図１３に示す通り、第１の実施の形態と同様に、第２の導電体４０３´及び４０５´を、ワード線コンタクトＷＣと同一のタイミングで形成することも可能である。この場合、キャパシタ領域ＣＲ内の構成は、第１の実施の形態とほぼ同様になる。
また、例えば、第２の導電体４０３´及び４０５´を柱状に分断せず（Ｘ方向に分断せず）、壁状に形成することも可能である。また、例えばメモリセルアレイ層４００´のキャパシタ領域ＣＲに、ワード線ＷＬに相当する導電層を形成し、この導電層の、第２の導電体４０３´及び４０５´に対向する側面に絶縁層を設けることも可能である。これにより、上記導電層を一方の電極とし、第２の導電体４０３´及び４０５´を他方の電極とするキャパシタを形成することも可能である。
［第４の実施の形態］
次に、図１４を参照して、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。図１４は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第２の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
第１〜第３の実施の形態においては、メモリセルアレイとして、ビット線ＢＬとワード線ＷＬの間に可変抵抗素子ＶＲを有する構成について説明した。しかしながら、メモリセルアレイ中に、積層方向に延びる構成が存在すれば、キャパシタを構成する第２の導電体は、この構成と同一のタイミングで一括して形成することが出来る。
図１４に示す通り、本実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１´´として、メモリセルＭＣが積層方向（Ｚ方向）に複数積層された３次元型のフラッシュメモリを採用している。即ち、本実施の形態に係るメモリセルアレイ１´´は、絶縁層を介して積層方向（Ｚ方向）に積層された複数のワード線ＷＬと、積層方向を長手方向とし、積層された複数のワード線ＷＬと対向する柱状の半導体層ＡＡと、この半導体層ＡＡを覆うトンネル絶縁層ＴＩと、このトンネル絶縁層ＴＩを覆う電荷蓄積層ＣＴと、この電荷蓄積層ＣＴを覆い、ワード線ＷＬと接するブロック絶縁層ＢＩとを備える。
図１４に示す通り、本実施の形態においては、一つのワード線ＷＬと一つの半導体層ＡＡが対向する部分が、一つのメモリセルＭＣとして動作する。メモリセルＭＣは、しきい値電圧をデータとして記録する。メモリセルＭＣのしきい値電圧は、メモリセルＭＣの電荷蓄積層ＣＴに蓄積される電荷の量によって調整される。メモリセルＭＣの電荷蓄積層ＣＴに蓄積される電荷の量は、書き込み動作及び読み出しによって調整される。
半導体層ＡＡは、例えば多結晶シリコンから構成されている。トンネル絶縁層ＴＩ及びブロック絶縁層ＢＩは、例えば酸化シリコンから構成されている。電荷蓄積層ＣＴは、例えば窒化シリコンから構成されている。また、ワード線ＷＬは、例えば、ポリシリコンやタングステン等から構成されている。
図１４に示す例においては、隣接する半導体層ＡＡが下端において接続されている。また、一方の半導体層ＡＡは、その上端においてビット線ＢＬに接続され、他方の半導体層ＡＡは、その上端においてソース線ＳＬに接続されている。また、図１４に示す通り、ビット線ＢＬは、積層方向に延びるビット線コンタクトＢＣによって、第１のトランジスタ層２００の、配線層２０５に接続されている。このビット線コンタクトＢＣは、第１及び第２の実施の形態に係るビット線コンタクトＢＣと同様に形成することが出来る。また、図１４においては図示していないものの、ソース線ＳＬと制御回路とを接続するソース線コンタクトは、ビット線コンタクトＢＣとほぼ同様に形成することが出来る。尚、図１４に示す例においては、隣接する半導体層ＡＡが下端において接続されているが、半導体層ＡＡは、お互いに独立して構成されていても良い。
尚、図１４に示す例においては、第１の実施の形態と同様に、ビット線コンタクトＢＣと同一のタイミングで、第２の導電体４０３及び４０５を形成している。しかしながら、例えば、本実施の形態においては、半導体層ＡＡも積層方向に延びている。従って、半導体層ＡＡ等を形成する工程において、同時にビット線コンタクトＢＣを形成することも可能である。
［第５の実施の形態］
次に、図１５及び図１６を参照して、第５の実施の形態に係る半導体記憶装置について説明する。図１５は、本実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。図１６は、本実施の形態に係るメモリセルアレイ１´´´の構成を示す回路図である。尚、以下の説明において、第２の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
図１５及び図１６に示す通り、本実施の形態においては、メモリセルアレイ１´´´として、いわゆるＤＲＡＭ（Dynamic Random Access Memory）を採用している。また、本実施の形態において、キャパシタ領域ＣＲのキャパシタＣＰ´´´は、メモリセルアレイ領域ＭＲ中の、メモリキャパシタＭＣａと同一のタイミングで、一括して形成されている。換言すれば、キャパシタＣＰ´´´を構成する電極（第２の導電体）５０１及び５０２は、メモリキャパシタＭＣａを構成する電極（第１の導電体）５０１及び５０２と同時に、一括して形成される。
図１６に示す通り、本実施の形態に係るメモリセルアレイ１´´´は、Ｙ方向に延び、Ｘ方向に配列された複数のビット線ＢＬと、Ｘ方向に延び、Ｙ方向に配列された複数のワード線ＷＬとを有する。また、これら複数のビット線ＢＬ及びワード線ＷＬの各交差部には、メモリセルＭＣが形成されている。メモリセルＭＣは、ビット線ＢＬと接地端子との間に直列に接続されたメモリトランジスタＭＴｒとメモリキャパシタＭＣａとを備える。また、メモリトランジスタＭＴｒのゲート端子には、ワード線ＷＬが接続されている。
図１５に示す通り、本実施の形態においては、半導体基板１００及び第１のトランジスタ層２００の上に、キャパシタ層５００が形成されている。
図１５に示す通り、第１のトランジスタ層２００中、メモリセルアレイ領域ＭＲに相当する部分に位置する電界効果トランジスタは、メモリトランジスタＭＴｒとして利用される。また、メモリトランジスタＭＴｒのドレインは、配線２０４を介して、図１５においては図示しないビット線ＢＬに接続されている。メモリトランジスタＭＴｒのソースは、配線２０４及び配線層２０５を介して、メモリトランジスタＭＣａに接続されている。
図１５に示す通り、キャパシタ層５００中、メモリセルアレイ領域ＭＲに相当する部分に位置するキャパシタは、メモリキャパシタＭＣａとして利用される。図１５に示す例において、メモリキャパシタＭＣａは、柱状に形成された電極５０１と、この電極５０１の側面及び底面を覆う絶縁層５０２と、この絶縁層５０２を介して、電極５０１の側面及び底面に対向する電極５０３とを備える。電極５０３は、配線層２０５に接続されている。また、電極５０１は、図１５においては図示しない接地端子に接続されている。
電極５０１及び５０３は、例えば、タングステンやチタンナイトライド等の金属から構成することが可能である。また、絶縁層５０２は、Ａｌ２Ｏ３，ＨｆＯ２，ＲｕＯｘ，ＴａＯｘ，ＺｒＯなどの、誘電率の高い絶縁層から構成することも可能である。これにより、各キャパシタの比誘電率を高くする事が可能である。
図１５に示す通り、キャパシタ層５００中、キャパシタ領域ＣＲに相当する部分に位置するキャパシタＣＰ´´´は、チャージポンプ回路１１等を構成するキャパシタとして利用される。図１５に示す通り、キャパシタＣＰ´´´は、メモリキャパシタＭＣａとほぼ同様に構成されているが、近接する複数のキャパシタＣＰ´´´において、電極５０１は、上端において共通に接続されている。同様に、近接する複数のキャパシタＣＰ´´´において、電極５０３は、下端において共通に接続されている。
次に、図１５を参照して、本実施の形態に係る半導体記憶装置の製造工程の一部について説明する。本実施の形態に係る半導体記憶装置を製造する場合、例えば、基板１００上に、第１のトランジスタ層２００中の配線及び電界効果トランジスタが形成される。次に、これら構成を層間絶縁層１１０によって埋め込む。次に、層間絶縁層１１０上のメモリセルアレイ領域ＭＲ及びキャパシタ領域ＣＲに、キャパシタホールＣａＨを形成する。次に、キャパシタホールＣａＨ内に、電極５０３を形成する導電層、絶縁層５０２を形成する絶縁層５０２及び電極５０１を形成する導電層を、順に積層する。これにより、本実施の形態に係る半導体記憶装置が製造される。
このような実施の形態に係る半導体記憶装置においても、メモリセルアレイ１´´´の製造工程を利用してキャパシタＣＰ´´´を製造することが出来る。
［第６の実施の形態］
次に、図１７を参照して、第６の実施の形態に係る半導体記憶装置について説明する。図１７は、本実施の形態に係る半導体記憶装置のメモリセルアレイ層４００の構成を示す模式的な平面図である。尚、以下の説明において、第１の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
図１７に示す通り、本実施の形態に係る半導体記憶装置においては、メモリセルアレイ層４００が複数の小領域に分割され、各小領域に、メモリセルアレイ領域ＭＲ１〜ＭＲ４及びキャパシタ領域ＣＲ１〜ＣＲ４が設けられている。また、各キャパシタ領域ＣＲ１〜ＣＲ４に形成されたキャパシタは、各小領域ごとに、異なるチャージポンプ回路１１を構成している。更に、これらチャージポンプ回路１１は、それぞれ隣接するメモリセルアレイ領域ＭＲ１〜ＭＲ４内のメモリセルアレイに電圧を供給する。
本実施の形態に係る半導体記憶装置においては、選択されたメモリセルアレイに対応するチャージポンプ回路１１のみを動作させ、それ以外のチャージポンプ回路１１は動作させない。例えば、メモリセルアレイ領域ＭＲ１内のメモリセルアレイのみが選択されている場合、メモリセルアレイ領域ＭＲ１に隣接するキャパシタ領域ＣＲ１内のキャパシタには電圧が供給される。一方、内部のメモリセルアレイが選択させていないメモリセルアレイ領域ＭＲ２〜ＭＲ４に隣接するキャパシタ領域ＣＲ２〜ＣＲ４内のキャパシタには、電圧が供給されない。従って、選択されていない待機状態のメモリセルアレイに隣接するチャージポンプ回路１１における電力消費を抑制し、消費電力を低減することが可能である。
尚、メモリセルアレイ領域ＭＲには、第１〜第５の実施の形態において説明したいずれのメモリセルアレイを配置することも可能である。また、図５Ａを参照して説明した第２のトランジスタ層３００は、設けても良いし、省略しても良い。
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施の形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…ホスト、１０…電圧生成回路、１１…チャージポンプ回路、１００…半導体基板、２００…第１のトランジスタ層、３００…第２のトランジスタ層、４００…メモリセルアレイ層、４０３，４０５…第２の導電体、４０１，４０２…電極、４０４，４０６…接続配線、ＭＲ…メモリセルアレイ領域、ＣＲ…キャパシタ領域、ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＢＣ…ビット線コンタクト、ＷＣ…ワード線コンタクト、ＣＰ…キャパシタ。

Claims (17)

  1. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第１の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第１の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第１の領域と異なる第２の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、前記積層方向に延びる第２の導電体を備え、
    前記第１の導電体と、前記第２の導電体は、同じ材料から構成されており、
    前記メモリセルアレイは、
    前記積層方向と交差する第１の方向に延びる複数の第１の配線と、
    前記第１の方向と交差する第２の方向に延びる複数の第２の配線と、
    前記第１の配線と接続され、前記積層方向に延びる第３の配線と
    を更に備え、
    前記メモリセルは、前記第１の配線と前記第２の配線との間に配置され、
    前記第１の導電体は、前記第３の配線を含む
    ことを特徴とする半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第１の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第１の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第１の領域と異なる第２の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、前記積層方向に延びる第２の導電体を備え、
    前記第１の導電体と、前記第２の導電体は、同じ材料から構成されており、
    前記メモリセルアレイは、
    前記積層方向に積層された複数の第１の配線と、
    前記積層方向を長手方向とする第２の配線と
    を更に備え、
    前記メモリセルは、前記第１の配線と前記第２の配線との間に配置され、
    前記第１の導電体は、前記第２の配線を含む
    ことを特徴とする半導体記憶装置。
  3. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第１の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第１の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第１の領域と異なる第２の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、前記積層方向に延びる第２の導電体を備え、
    前記第１の導電体と、前記第２の導電体は、同じ材料から構成されており、
    前記半導体基板と、前記キャパシタを含む層との間に、複数のトランジスタを含むトランジスタ層を含み、
    前記トランジスタは、直列に接続され、
    隣接する前記トランジスタの間には、それぞれ前記第２の導電体の一端が接続される
    ことを特徴とする半導体記憶装置。
  4. 前記メモリセルアレイは、
    前記積層方向と交差する第１の方向に延びる複数の第１の配線と、
    前記積層方向及び前記第１の方向と交差する第２の方向に延びる複数の第２の配線と
    を更に備え、
    前記メモリセルは、
    一端が前記第１の配線に接続され、ゲート端子が前記第２の配線に接続されたメモリトランジスタと、
    前記メモリトランジスタの他端に接続された他のキャパシタと
    を備え、
    前記第１の導電体は、前記他のキャパシタを構成する
    ことを特徴とする請求項３記載の半導体記憶装置。
  5. 前記第１の導電体及び前記第２の導電体は、柱状に形成されている
    ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記第１の導電体及び前記第２の導電体の幅は、同一である
    ことを特徴とする請求項５記載の半導体記憶装置。
  7. 前記第１の領域及び前記第２の領域は、前記半導体基板上に複数設けられ、
    複数の前記第２の領域は、それぞれ、前記第１の領域に隣接して設けられ、
    前記制御回路は、
    選択された前記第１の領域に隣接する前記第２の領域内の前記キャパシタに電圧を供給し、
    選択されていない前記第１の領域に隣接する前記第２の領域内の前記キャパシタには、電圧を供給しない
    ことを特徴とする請求項１〜６のいずれか１項記載の半導体記憶装置。
  8. 隣接する前記メモリセルの間に設けられた第１の絶縁層と、
    隣接する前記第２の導電体の間に設けられた第２の絶縁層と
    を更に備え、
    前記第２の絶縁層は、前記第１の絶縁層と比較して誘電率が高い
    ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
  9. 前記電極のそれぞれは、複数の前記第２の導電体及び接続配線を更に備え、
    前記接続配線は、複数の前記第２の導電体を接続している
    ことを特徴とする請求項１〜８のいずれか１項記載の半導体記憶装置。
  10. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第１の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第１の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第１の領域と異なる第２の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、
    前記積層方向に延びる複数の第２の導電体と、
    前記複数の第２の導電体を接続する接続配線と
    を備え、
    前記メモリセルアレイは、
    前記積層方向と交差する第１の方向に延びる複数の第１の配線と、
    前記第１の方向と交差する第２の方向に延びる複数の第２の配線と、
    前記第１の配線と接続され、前記積層方向に延びる第３の配線と
    を更に備え、
    前記メモリセルは、前記第１の配線と前記第２の配線との間に配置され、
    前記第１の導電体は、前記第３の配線を含む
    ことを特徴とする半導体記憶装置。
  11. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第１の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第１の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第１の領域と異なる第２の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、
    前記積層方向に延びる複数の第２の導電体と、
    前記複数の第２の導電体を接続する接続配線と
    を備え、
    前記メモリセルアレイは、
    前記積層方向に積層された複数の第１の配線と、
    前記積層方向を長手方向とする第２の配線と
    を更に備え、
    前記メモリセルは、前記第１の配線と前記第２の配線との間に配置され、
    前記第１の導電体は、前記第２の配線を含む
    ことを特徴とする半導体記憶装置。
  12. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第１の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第１の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第１の領域と異なる第２の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、
    前記積層方向に延びる複数の第２の導電体と、
    前記複数の第２の導電体を接続する接続配線と
    を備え、
    前記半導体基板と、前記キャパシタを含む層との間に、複数のトランジスタを含むトランジスタ層を含み、
    前記トランジスタは、直列に接続され、
    隣接する前記トランジスタの間には、それぞれ前記第２の導電体の一端が接続される
    ことを特徴とする半導体記憶装置。
  13. 前記メモリセルアレイは、
    前記積層方向と交差する第１の方向に延びる複数の第１の配線と、
    前記積層方向及び前記第１の方向と交差する第２の方向に延びる複数の第２の配線と
    を更に備え、
    前記メモリセルは、
    一端が前記第１の配線に接続され、ゲート端子が前記第２の配線に接続されたメモリトランジスタと、
    前記メモリトランジスタの他端に接続された他のキャパシタと
    を備え、
    前記第１の導電体は、前記他のキャパシタを構成する
    ことを特徴とする請求項１２記載の半導体記憶装置。
  14. 前記第１の導電体及び前記第２の導電体は、柱状に形成されている
    ことを特徴とする請求項１０〜１３のいずれか１項記載の半導体記憶装置。
  15. 前記第１の導電体及び前記第２の導電体の幅は、同一である
    ことを特徴とする請求項１４記載の半導体記憶装置。
  16. 前記第１の領域及び前記第２の領域は、前記半導体基板上に複数設けられ、
    複数の前記第２の領域は、それぞれ、前記第１の領域に隣接して設けられ、
    前記制御回路は、
    選択された前記第１の領域に隣接する前記第２の領域内の前記キャパシタに電圧を供給し、
    選択されていない前記第１の領域に隣接する前記第２の領域内の前記キャパシタには、電圧を供給しない
    ことを特徴とする請求項１０〜１５のいずれか１項記載の半導体記憶装置。
  17. 隣接する前記メモリセルの間に設けられた第１の絶縁層と、
    隣接する前記第２の導電体の間に設けられた第２の絶縁層と
    を更に備え、
    前記第２の絶縁層は、前記第１の絶縁層と比較して誘電率が高い
    ことを特徴とする請求項１０乃至１６のいずれか１項に記載の半導体記憶装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6523197B2 (ja) 2016-03-18 2019-05-29 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法
KR102638295B1 (ko) * 2016-08-30 2024-02-20 에스케이하이닉스 주식회사 저항 변화 메모리 장치
JP2018046059A (ja) 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
JP2018157106A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置および容量素子
KR102293121B1 (ko) 2017-07-14 2021-08-26 삼성전자주식회사 반도체 소자
KR102368449B1 (ko) 2017-07-21 2022-03-02 삼성전자주식회사 반도체 소자
KR102293120B1 (ko) 2017-07-21 2021-08-26 삼성전자주식회사 반도체 소자
WO2019044705A1 (ja) * 2017-09-01 2019-03-07 国立大学法人静岡大学 半導体装置及びその製造方法
JP2019057669A (ja) 2017-09-22 2019-04-11 東芝メモリ株式会社 半導体記憶装置
JP7103780B2 (ja) * 2017-11-27 2022-07-20 ラピスセミコンダクタ株式会社 半導体装置
JP2019165124A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10818324B2 (en) 2018-12-18 2020-10-27 Micron Technology, Inc. Memory array decoding and interconnects
KR20200116765A (ko) * 2019-04-02 2020-10-13 삼성전자주식회사 수직 커패시터 구조 및 이를 포함하는 비휘발성 메모리 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3630551B2 (ja) * 1998-04-02 2005-03-16 株式会社東芝 半導体記憶装置及びその製造方法
JP3296324B2 (ja) * 1999-04-07 2002-06-24 日本電気株式会社 半導体メモリ装置の製造方法
JP4008651B2 (ja) * 2000-10-31 2007-11-14 株式会社東芝 半導体装置とその製造方法
JP2002299586A (ja) 2001-03-30 2002-10-11 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2004095754A (ja) * 2002-08-30 2004-03-25 Renesas Technology Corp キャパシタ
JP2009053639A (ja) 2007-08-29 2009-03-12 Seiko Epson Corp 電気泳動表示装置とその駆動方法、及び電子機器
US8680650B2 (en) 2009-02-03 2014-03-25 Micron Technology, Inc. Capacitor structures having improved area efficiency
KR101595788B1 (ko) * 2009-03-18 2016-02-22 삼성전자주식회사 커패시터 구조물 및 그 제조 방법
JP5051166B2 (ja) * 2009-03-27 2012-10-17 Ｔｄｋ株式会社 薄膜デバイス
JP2011023464A (ja) * 2009-07-14 2011-02-03 Toshiba Corp 半導体記憶装置
JP5289353B2 (ja) 2010-02-05 2013-09-11 株式会社東芝 半導体記憶装置
JP2011175710A (ja) 2010-02-24 2011-09-08 Toshiba Corp 半導体記憶装置
JP5367641B2 (ja) 2010-06-03 2013-12-11 株式会社東芝 不揮発性半導体記憶装置
US9082555B2 (en) * 2011-08-22 2015-07-14 Micron Technology, Inc. Structure comprising multiple capacitors and methods for forming the structure
JP2013070462A (ja) * 2011-09-21 2013-04-18 Elpida Memory Inc 半導体装置及びこれを備える情報処理装置
JP2014120570A (ja) * 2012-12-14 2014-06-30 Renesas Electronics Corp 半導体装置の製造方法
US9190454B2 (en) 2013-03-19 2015-11-17 Kabushiki Kaisha Toshiba Memory device

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