JP6466148B2 - 半導体記憶装置 - Google Patents
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Description
図1は、第1の実施の形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、複数のメモリセルMCがマトリクス状に配置されると共に、これらメモリセルMCに接続される互いに直交配置されたビット線BL及びワード線WLを備えたメモリセルアレイ1を有する。このメモリセルアレイ1の周囲には、ビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2と、ワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しのための電圧を印加するロウ制御回路3とが設けられている。
次に、図8を参照して、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。図8は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第1の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
次に、図9〜図13を参照して、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。図9は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第1の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
次に、図14を参照して、第4の実施の形態に係る不揮発性半導体記憶装置について説明する。図14は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第2の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
次に、図15及び図16を参照して、第5の実施の形態に係る半導体記憶装置について説明する。図15は、本実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。図16は、本実施の形態に係るメモリセルアレイ1´´´の構成を示す回路図である。尚、以下の説明において、第2の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
次に、図17を参照して、第6の実施の形態に係る半導体記憶装置について説明する。図17は、本実施の形態に係る半導体記憶装置のメモリセルアレイ層400の構成を示す模式的な平面図である。尚、以下の説明において、第1の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施の形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (17)
- 半導体基板と、
前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
を備え、
前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
前記電極は、それぞれ、前記積層方向に延びる第2の導電体を備え、
前記第1の導電体と、前記第2の導電体は、同じ材料から構成されており、
前記メモリセルアレイは、
前記積層方向と交差する第1の方向に延びる複数の第1の配線と、
前記第1の方向と交差する第2の方向に延びる複数の第2の配線と、
前記第1の配線と接続され、前記積層方向に延びる第3の配線と
を更に備え、
前記メモリセルは、前記第1の配線と前記第2の配線との間に配置され、
前記第1の導電体は、前記第3の配線を含む
ことを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
を備え、
前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
前記電極は、それぞれ、前記積層方向に延びる第2の導電体を備え、
前記第1の導電体と、前記第2の導電体は、同じ材料から構成されており、
前記メモリセルアレイは、
前記積層方向に積層された複数の第1の配線と、
前記積層方向を長手方向とする第2の配線と
を更に備え、
前記メモリセルは、前記第1の配線と前記第2の配線との間に配置され、
前記第1の導電体は、前記第2の配線を含む
ことを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
を備え、
前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
前記電極は、それぞれ、前記積層方向に延びる第2の導電体を備え、
前記第1の導電体と、前記第2の導電体は、同じ材料から構成されており、
前記半導体基板と、前記キャパシタを含む層との間に、複数のトランジスタを含むトランジスタ層を含み、
前記トランジスタは、直列に接続され、
隣接する前記トランジスタの間には、それぞれ前記第2の導電体の一端が接続される
ことを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、
前記積層方向と交差する第1の方向に延びる複数の第1の配線と、
前記積層方向及び前記第1の方向と交差する第2の方向に延びる複数の第2の配線と
を更に備え、
前記メモリセルは、
一端が前記第1の配線に接続され、ゲート端子が前記第2の配線に接続されたメモリトランジスタと、
前記メモリトランジスタの他端に接続された他のキャパシタと
を備え、
前記第1の導電体は、前記他のキャパシタを構成する
ことを特徴とする請求項3記載の半導体記憶装置。 - 前記第1の導電体及び前記第2の導電体は、柱状に形成されている
ことを特徴とする請求項1〜4のいずれか1項記載の半導体記憶装置。 - 前記第1の導電体及び前記第2の導電体の幅は、同一である
ことを特徴とする請求項5記載の半導体記憶装置。 - 前記第1の領域及び前記第2の領域は、前記半導体基板上に複数設けられ、
複数の前記第2の領域は、それぞれ、前記第1の領域に隣接して設けられ、
前記制御回路は、
選択された前記第1の領域に隣接する前記第2の領域内の前記キャパシタに電圧を供給し、
選択されていない前記第1の領域に隣接する前記第2の領域内の前記キャパシタには、電圧を供給しない
ことを特徴とする請求項1〜6のいずれか1項記載の半導体記憶装置。 - 隣接する前記メモリセルの間に設けられた第1の絶縁層と、
隣接する前記第2の導電体の間に設けられた第2の絶縁層と
を更に備え、
前記第2の絶縁層は、前記第1の絶縁層と比較して誘電率が高い
ことを特徴とする請求項1乃至7のいずれか1項に記載の半導体記憶装置。 - 前記電極のそれぞれは、複数の前記第2の導電体及び接続配線を更に備え、
前記接続配線は、複数の前記第2の導電体を接続している
ことを特徴とする請求項1〜8のいずれか1項記載の半導体記憶装置。 - 半導体基板と、
前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
を備え、
前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
前記電極は、それぞれ、
前記積層方向に延びる複数の第2の導電体と、
前記複数の第2の導電体を接続する接続配線と
を備え、
前記メモリセルアレイは、
前記積層方向と交差する第1の方向に延びる複数の第1の配線と、
前記第1の方向と交差する第2の方向に延びる複数の第2の配線と、
前記第1の配線と接続され、前記積層方向に延びる第3の配線と
を更に備え、
前記メモリセルは、前記第1の配線と前記第2の配線との間に配置され、
前記第1の導電体は、前記第3の配線を含む
ことを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
を備え、
前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
前記電極は、それぞれ、
前記積層方向に延びる複数の第2の導電体と、
前記複数の第2の導電体を接続する接続配線と
を備え、
前記メモリセルアレイは、
前記積層方向に積層された複数の第1の配線と、
前記積層方向を長手方向とする第2の配線と
を更に備え、
前記メモリセルは、前記第1の配線と前記第2の配線との間に配置され、
前記第1の導電体は、前記第2の配線を含む
ことを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
を備え、
前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
前記電極は、それぞれ、
前記積層方向に延びる複数の第2の導電体と、
前記複数の第2の導電体を接続する接続配線と
を備え、
前記半導体基板と、前記キャパシタを含む層との間に、複数のトランジスタを含むトランジスタ層を含み、
前記トランジスタは、直列に接続され、
隣接する前記トランジスタの間には、それぞれ前記第2の導電体の一端が接続される
ことを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、
前記積層方向と交差する第1の方向に延びる複数の第1の配線と、
前記積層方向及び前記第1の方向と交差する第2の方向に延びる複数の第2の配線と
を更に備え、
前記メモリセルは、
一端が前記第1の配線に接続され、ゲート端子が前記第2の配線に接続されたメモリトランジスタと、
前記メモリトランジスタの他端に接続された他のキャパシタと
を備え、
前記第1の導電体は、前記他のキャパシタを構成する
ことを特徴とする請求項12記載の半導体記憶装置。 - 前記第1の導電体及び前記第2の導電体は、柱状に形成されている
ことを特徴とする請求項10〜13のいずれか1項記載の半導体記憶装置。 - 前記第1の導電体及び前記第2の導電体の幅は、同一である
ことを特徴とする請求項14記載の半導体記憶装置。 - 前記第1の領域及び前記第2の領域は、前記半導体基板上に複数設けられ、
複数の前記第2の領域は、それぞれ、前記第1の領域に隣接して設けられ、
前記制御回路は、
選択された前記第1の領域に隣接する前記第2の領域内の前記キャパシタに電圧を供給し、
選択されていない前記第1の領域に隣接する前記第2の領域内の前記キャパシタには、電圧を供給しない
ことを特徴とする請求項10〜15のいずれか1項記載の半導体記憶装置。 - 隣接する前記メモリセルの間に設けられた第1の絶縁層と、
隣接する前記第2の導電体の間に設けられた第2の絶縁層と
を更に備え、
前記第2の絶縁層は、前記第1の絶縁層と比較して誘電率が高い
ことを特徴とする請求項10乃至16のいずれか1項に記載の半導体記憶装置。
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