JP6096013B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
<半導体装置の構成>
一実施の形態である半導体装置を、図面を参照して説明する。前述したように、以下では、半導体装置を、静電容量素子すなわち容量素子としてMIMキャパシタを備えた半導体装置に適用した例について説明する。
次に、本実施の形態1の半導体装置の製造工程について、図面を参照して説明する。図4〜図16は、実施の形態1の半導体装置の製造工程中の要部断面図である。
次に、比較例を参照し、下部電極BE1となる積層膜34の上面34aにおける表面粗さと欠陥密度との関係について説明する。比較例としては、前述した半導体装置の製造工程のステップS13において成膜される絶縁膜38の膜厚FT1に対し、ステップS12において成膜される積層膜34の上面34aにおける表面粗さRMSの比率が、14%を超える場合を、比較例1と称して説明する。
一方、本実施の形態1では、容量膜CIF1となる絶縁膜38の膜厚FT1に対する、下部電極BE1となる積層膜34の上面34aにおける表面粗さRMSの比率が、14%以下である。
次に、実施の形態2の半導体装置について説明する。本実施の形態2の半導体装置は、下部電極を覆うように形成された層間絶縁膜に開口部を形成し、開口部に露出する下部電極上に、容量膜および導体膜が形成されたものである。
図24は、実施の形態2の半導体装置の要部断面図である。
次に、本実施の形態2の半導体装置の製造工程について、図面を参照して説明する。図25〜図37は、実施の形態2の半導体装置の製造工程中の要部断面図である。
本実施の形態2でも、実施の形態1と同様に、容量膜CIF1となる絶縁膜38の膜厚FT1に対する、下部電極BE1となる積層膜34の上面34aにおける表面粗さRMSの比率が、14%以下である。絶縁膜38の膜厚FT1に対する積層膜34の表面粗さの比率が14%以下であることにより、下部電極BE1の表面粗さを低減することができ、MIMキャパシタの耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができる。その結果、MIMキャパシタの良品率を90%以上にすることができる。
12、22、32、42、52 主導体膜
13、23、33、43、53 バリア導体膜
14、24、34、44、54 積層膜
15 第1層間絶縁膜
16、26、36a〜36c、46a〜46c 開口部
17、27、37a〜37c、47a〜47c プラグ
25 第2層間絶縁膜
31a、31b、33a、33b 膜
34a 上面
35 第3層間絶縁膜
38 絶縁膜
39 導体膜
45 第4層間絶縁膜
61 レーザ光
62 正反射光
63 散乱光
64 検出器
AR1、AR2 領域
BE1、BE2 下部電極
CH 開口部
CIF1、CIF2 容量膜
FT1 膜厚
IF 絶縁膜
M1 第1層配線
M2 第2層配線
M3 第3層配線
M4 第4層配線
M5 第5層配線
MC1、MC2 MIMキャパシタ
PF1、PF2 導体膜
PG プラグ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
RM1〜RM5 レジストマスク
SB 半導体基板
TE1 上部電極
Claims (15)
- (a)半導体基板を準備する工程、
(b)前記半導体基板上に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第1導体膜を形成する工程、
(d)前記第1導体膜上に第2絶縁膜を形成する工程、
(e)前記第2絶縁膜上に第2導体膜を形成する工程、
(f)前記第2導体膜をパターニングし、前記第2導体膜からなる第1電極を形成する工程、
(g)前記(f)工程の後、前記第2絶縁膜および前記第1導体膜をパターニングし、前記第1電極の下に配置され、前記第2絶縁膜からなる容量膜と、前記容量膜の下に配置され、前記第1導体膜からなる第2電極とを形成する工程、
を有し、
前記(g)工程において、前記第1電極と前記容量膜と前記第2電極とにより、容量素子を形成し、
前記(c)工程は、
(c1)前記第1絶縁膜上にチタンを含む第1膜を成膜する工程、
(c2)前記第1膜上にチタンおよび窒素を含む第2膜を成膜する工程、
(c3)前記第2膜上にアルミニウムを含む第3膜を成膜する工程、
(c4)前記第3膜上にチタンを含む第4膜を成膜する工程、
(c5)前記第4膜上にチタンおよび窒素を含む第5膜を成膜する工程、
を含み、
前記(c)工程において、前記(c1)工程、前記(c2)工程、前記(c3)工程、前記(c4)工程および前記(c5)工程を行うことで、前記第1膜、前記第2膜、前記第3膜、前記第4膜および前記第5膜からなる前記第1導体膜を形成し、
前記(c3)工程において、前記第3膜をスパッタ法により成膜し、前記第3膜の成膜速度が、1000nm/分以上であり、
前記第2絶縁膜の膜厚に対する、前記第1導体膜の上面における表面粗さの比率が、14%以下である、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c1)工程において、チタン膜からなる前記第1膜をスパッタ法により成膜し、
前記(c2)工程において、窒化チタン膜からなる前記第2膜をスパッタ法により成膜する、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記第3膜における(111)面のX線回折強度を前記第3膜の膜厚で除した値が、200cps/nm以上である、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(g)工程において、前記第1導体膜からなる配線を、前記第2電極から離して形成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(d)工程において、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる前記第2絶縁膜を、プラズマCVD法により形成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(e)工程において、チタン膜、窒化チタン膜、窒化タンタル膜またはアルミニウム膜からなる前記第2導体膜を形成する、半導体装置の製造方法。 - (a)半導体基板を準備する工程、
(b)前記半導体基板上に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第1導体膜を形成する工程、
(d)前記第1導体膜をパターニングし、前記第1導体膜からなる第1電極を形成する工程、
(e)前記第1電極上に第2絶縁膜を形成する工程、
(f)前記第2絶縁膜を貫通して前記第1電極に達する開口部を形成する工程、
(g)前記開口部に露出した前記第1電極上、および、前記第2絶縁膜上に、第3絶縁膜を形成する工程、
(h)前記第3絶縁膜上に第2導体膜を形成する工程、
(i)前記第2導体膜および前記第3絶縁膜をパターニングし、前記第1電極上に配置され、前記第3絶縁膜からなる容量膜と、前記容量膜上に配置され、前記第2導体膜からなる第2電極とを形成する工程、
を有し、
前記(i)工程において、前記第1電極と前記容量膜と前記第2電極とにより、容量素子を形成し、
前記(c)工程は、
(c1)前記第1絶縁膜上にチタンを含む第1膜を成膜する工程、
(c2)前記第1膜上にチタンおよび窒素を含む第2膜を成膜する工程、
(c3)前記第2膜上にアルミニウムを含む第3膜を成膜する工程、
(c4)前記第3膜上にチタンを含む第4膜を成膜する工程、
(c5)前記第4膜上にチタンおよび窒素を含む第5膜を成膜する工程、
を含み、
前記(c)工程において、前記(c1)工程、前記(c2)工程、前記(c3)工程、前記(c4)工程および前記(c5)工程を行うことで、前記第1膜、前記第2膜、前記第3膜、前記第4膜および前記第5膜からなる前記第1導体膜を形成し、
前記(c3)工程において、前記第3膜をスパッタ法により成膜し、前記第3膜の成膜速度が、1000nm/分以上であり、
前記第3絶縁膜の膜厚に対する、前記第1導体膜の上面における表面粗さの比率が、14%以下である、半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記(c1)工程において、チタン膜からなる前記第1膜をスパッタ法により成膜し、
前記(c2)工程において、窒化チタン膜からなる前記第2膜をスパッタ法により成膜する、半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記第3膜における(111)面のX線回折強度を前記第3膜の膜厚で除した値が、200cps/nm以上である、半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記(d)工程において、前記第1導体膜からなる配線を、前記第1電極から離して形成し、
前記(e)工程において、前記配線上に前記第2絶縁膜を形成する、半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記(g)工程において、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる前記第3絶縁膜を、プラズマCVD法により形成する、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(h)工程において、チタン膜、窒化チタン膜、窒化タンタル膜またはアルミニウム膜からなる前記第2導体膜を、前記配線よりも上層に形成する、半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された第1電極と、
前記第1電極上に形成された容量膜と、
前記容量膜上に形成された第2電極と、
を有し、
前記第1電極と前記容量膜と前記第2電極とにより、容量素子が形成されており、
前記第1電極は、
前記第1絶縁膜上に形成され、チタンを含む第1膜と、
前記第1膜上に形成され、チタンおよび窒素を含む第2膜と、
前記第2膜上に形成され、アルミニウムを含む第3膜と、
前記第3膜上に形成され、チタンを含む第4膜と、
前記第4膜上に形成され、チタンおよび窒素を含む第5膜と、
からなり、
前記第3膜における(111)面のX線回折強度を前記第3膜の膜厚で除した値が、200cps/nm以上であり、
前記容量膜の膜厚に対する、前記第1電極の上面における表面粗さの比率が、14%以下である、半導体装置。 - 請求項13記載の半導体装置において、
前記第1膜は、チタン膜からなり、
前記第2膜は、窒化チタン膜からなり、
前記第3膜は、アルミニウムを主成分とする合金膜からなる、半導体装置。 - 請求項13記載の半導体装置において、
前記第1絶縁膜上に、前記第1電極から離れて形成され、前記第1電極と同層の膜からなる配線を有する、半導体装置。
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