JP5185908B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路 Download PDFInfo
- Publication number
- JP5185908B2 JP5185908B2 JP2009237439A JP2009237439A JP5185908B2 JP 5185908 B2 JP5185908 B2 JP 5185908B2 JP 2009237439 A JP2009237439 A JP 2009237439A JP 2009237439 A JP2009237439 A JP 2009237439A JP 5185908 B2 JP5185908 B2 JP 5185908B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- clock signal
- stage
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
1段目の昇圧ステージIは、ダイオード素子101と、ダイオード素子101のカソード端子に一端が接続されたキャパシタ106とによって構成されている。同様に、2段目の昇圧ステージIIは、ダイオード素子102、キャパシタ107によって構成されている。3段目の昇圧ステージIIIはダイオード素子103、キャパシタ108によって構成されていて、4段目の昇圧ステージIVはダイオード素子104、キャパシタ109によって構成されている。
本発明は、上記した点に鑑みてなされたものであって、寄生容量による電荷ロスをより低減できるチャージポンプ回路を提供することを目的とする。
また、請求項3の発明は、請求項1または2に記載の発明において、前記下部導電層が、前記第1電極下の基板に形成された第1ウェル層であり、前記上部導電層が、前記第2電極よりも上方に形成されたポリシリコンまたは金属の少なくとも一方を含む導電層であることを特徴とする。
また、請求項4の発明は、請求項1から3のいずれか1項に記載の発明において、前記ダイオード素子は、前記第1ウェルと独立に形成された第2ウェル上に形成され、かつ当該第2ウェルと導電型の極性が異なるMOSトランジスタ素子を含み、前記MOSトランジスタは、前記MOSトランジスタのドレイン端子とゲート端子及び前記第2ウェルとが接続されてダイオード素子として働くことを特徴とする。
さらに、複数段に接続された昇圧ステージの各々において、キャパシタと寄生容量とを同一のタイミングで充放電することができ、キャパシタと寄生容量間の電荷移動を最小限に抑えることができる。
また、前記昇圧ステージの各々において、前記下部導電層と前記第1電極によって形成される寄生キャパシタと、前記第1電極、前記第2電極によって形成される前記キャパシタと、前記第2電極と前記第2電極よりも上方に形成された前記上部導電層によって形成される寄生キャパシタとを同一のクロック信号で駆動することができ、前記下部導電層と前記第1電極によって形成される寄生キャパシタと、前記第1電極、前記第2電極によって形成される前記キャパシタと、前記第2電極と前記第2電極よりも上方に形成された前記上部導電層によって形成される寄生キャパシタ間での電荷移動を最小限に抑えることができる。
また、請求項2の発明によれば、前記キャパシタの前記第1電極、前記第2電極が、ポリシリコンまたは金属の少なくとも一方を含む導電層であるから、第1電極、第2電極として適正な材料を使ってキャパシタを形成することができる。
(実施形態1)
(1)チャージポンプ回路の構成
図1は、本発明の実施形態1のチャージポンプ回路の全体を説明するための図である。実施形態1のチャージポンプ回路は、4つの昇圧ステージI、II、III、IVが接続された4段昇圧チャージポンプ回路である。昇圧ステージIは、ダイオード素子401、キャパシタ群406によって構成されている。また、昇圧テステージIIは、ダイオード素子402、キャパシタ群407によって構成され、昇圧ステージIIIは、ダイオード素子403、キャパシタ群408によって構成される。さらに、昇圧ステージIVは、ダイオード素子404、キャパシタ群409によって構成されている。
各々の昇圧ステージにおいて、キャパシタ群はダイオード素子のカソードに接続されている。ダイオード素子とキャパシタ群との接続ノードを、各々N41、N42、N43、N44と記す。
同様に、キャパシタ群407は電荷転送用キャパシタ407a、寄生容量407b、407cを含み、キャパシタ群408は電荷転送用キャパシタ408a、寄生容量408b、408cを含む。また、キャパシタ群409は電荷転送用キャパシタ409a、寄生容量409b、409cを含む。キャパシタ群406〜409については後に説明する。
各ダイオード素子402〜405は、前段の昇圧ステージの電荷転送用キャパシタに蓄積された電荷を自昇圧ステージの電荷転送用キャパシタに転送してくる。また、ダイオード素子401は、入力された入力信号VINに応じた電荷を、昇圧ステージIの電荷転送用キャパシタ406aに転送する。
クロック信号Φ1とクロック信号Φ2とは、互いに位相が反転する、逆相関係の信号である。昇圧ステージIVの出力は、ダイオード素子405を介して出力端子から出力信号VOUTとして外部に出力される。なお、入力端子VINにはクロックΦ2を入力することもできる。
図2は、図1に示した昇圧ステージを説明するための図であって、各キャパシタ群及びダイオード素子の断面図である。キャパシタ群406〜409は、P型半導体基板301上に形成された独立したN−ウェル(図中N−Wellと表記)302、N−ウェル302上に形成された第1ポリSi層303、第1ポリSi層303上に形成された第2ポリSi層304、第2ポリSi層304上に形成されたメタル導電層(以下、単にメタル層と記す)305を備えている。第1ポリSi層303は電荷転送用キャパシタ(例えば電荷転送用キャパシタ406a)の下部電極、第2ポリSi層304は電荷転送用キャパシタの上部電極となる。
図2に示した構成において、第1ポリSi層303と第2ポリSi層304とによって構成されるキャパシタが電荷転送用キャパシタ406a、407a、408a、409aとなる。また、N−ウェル302と第1ポリSi層303との間に生じる容量が、寄生容量406b、407b、408b、409bとなる。第2ポリSi層304とメタル層305との間に生じる容量が、寄生容量406c、407c、408c、409cとなる。
キャパシタ群406において、寄生容量406b、406cの電荷転送用キャパシタ406aに接続されていない端子には、クロック信号Φ1が供給されている。また、キャパシタ群408においても、同様に、寄生容量408b、408cの電荷転送用キャパシタ408aに接続されていない端子にクロック信号Φ1が供給されている。偶数段の昇圧ステージでは、寄生容量407b、407cの電荷転送用キャパシタ407aに接続されていない端子と、寄生容量409b、409cの電荷転送用キャパシタ407aに接続されていない端子とにクロック信号Φ2が供給されている。
MOSトランジスタ311のカソードは、次段の昇圧ステージに含まれる電荷転送用キャパシタの第1ポリSi層303、第2ポリSi層304のいずれか一方に接続されている。また、MOSトランジスタ311のアノードから電荷が入力され、入力された電荷はカソードから他の次段の昇圧ステージに含まれる第1ポリSi層303、第2ポリSi層304のいずれか一方に出力される。このようにMOSトランジスタ311と電荷転送用キャパシタとを接続することにより、昇圧ステージは、複数段に接続されている。
実施形態1のチャージポンプ回路は、図5に示したCockcroft−Walton型チャージポンプ回路と同様に、クロック信号Φ1がLow、クロック信号Φ2がHighのとき、入力信号VINにより、ノードN41を通じて電荷の移動が起こり得る電荷転送用キャパシタ(以降、ノードN41に付随すると記す)406a、寄生容量406c、408bに、ダイオード素子401を介して電荷が注入される。また、ノードN42に付随する電荷転送用キャパシタ407a、寄生容量407c、409bから、ノードN43に付随する電荷転送用キャパシタ408a、寄生容量408cに、ダイオード素子403を介して電荷が分配される。
前記したように、実施形態1では、寄生容量406b、406c、寄生容量408b、408cの一方の端子にはクロック信号Φ1が供給されている。また、寄生容量407b、407c、寄生容量409b、409cの一方の端子にはクロック信号Φ2が供給されている。このため、各寄生容量の電荷は、同じノードに付随する電荷転送用キャパシタの電荷と同じタイミングで充放電されることになる。したがって、各昇圧ステージにおいて、前段の昇圧ステージの電荷転送用キャパシタに蓄えられた電荷をロスすることなく自昇圧ステージに転送することができる。この結果、実施形態1は、効率よく所望の高電圧を生成することができる。
なお、実施形態1は、上記したように、昇圧ステージを4段設ける構成に限定されるものでなく、任意の段数の昇圧ステージを設けることができる。
次に、本発明の実施形態2のチャージポンプ回路を説明する。
(1)チャージポンプ回路の構成
図3は、実施形態2のチャージポンプ回路の全体を説明するための図である。図3に示したチャージポンプ回路は、Dickson型チャージポンプ回路に本発明を適用した実施形態である。
図示したチャージポンプ回路は、4段の昇圧ステージI、II、III、IVによって構成されている。昇圧ステージIは、ダイオード素子601と、ダイオード素子601に一端が接続された電荷転送用キャパシタ606、寄生容量610を含んでいる。また、昇圧ステージIIは、ダイオード素子602、ダイオード素子602に一端が接続された電荷転送用キャパシタ607、寄生容量611を含み、昇圧ステージIIIは、ダイオード素子603、ダイオード素子603に一端が接続された電荷転送用キャパシタ608、寄生容量612を含む。さらに、昇圧ステージIVは、ダイオード素子604、ダイオード素子604に一端が接続された電荷転送用キャパシタ609、寄生容量613を含んでいる。
各昇圧ステージにおいて、電荷転送用キャパシタは、ダイオード素子のカソードに接続されている。電荷転送用キャパシタとダイオード素子との接続ノードを、各々N61、N62、N63、N64と記す。
図4は、図3に示した各昇圧ステージの、電荷転送用キャパシタ及び寄生容量を説明するための図であって、電荷転送用キャパシタ及び寄生容量の断面図である。実施形態2の電荷転送用キャパシタ及び寄生容量は、電荷転送用キャパシタの下部電極となる第2メタル層502、電荷転送用キャパシタの上部電極となる第3メタル層503、第2メタル層の下層に形成された第1メタル層501を備えている。
第3メタル層503には、クロック信号Φ1、またはクロック信号Φ2が供給されている。電荷転送用キャパシタでは、第2メタル層502が、ダイオード素子のカソード端子に接続される。また、第1メタル層501には、第3メタル層に接続された信号線から供給されるクロック信号Φ1、クロック信号Φ2のいずれか一方と同じクロック信号が供給される。
次に、図3に示したチャージポンプ回路の動作を説明する。クロック信号Φ1がLow、クロック信号Φ2がHighのとき、入力信号VINによってノードN61に付随する電荷転送用キャパシタ606、寄生容量610に、ダイオード素子601を介して電荷が注入される。また、ノードN62に付随する電荷転送用キャパシタ607、寄生容量611から、ノードN63に付随する荷転送用キャパシタ608、寄生容量612に、ダイオード素子603を介して電荷が分配される。
すなわち、実施形態2の電荷転送用キャパシタは、図4に示したように、電荷を保持する電極である第2メタル層502の上下を、第1メタル層501、第3メタル層503によって挟み込むよう構成される。
401,402,403,404,405,601,602,603,604,605 ダイオード素子
301 P型半導体基板
302,310 N−ウェル
303 第1ポリSi層
304 第2ポリSi層
305,501,502,503 メタル層
406,407,408,409 キャパシタ群
406a,407a,408a,409a,606,607,608,609 電荷転送用キャパシタ
406b,406c,407b,407c,408b,408c,409b,409c,610,611,612,613 寄生容量
311 MOSトランジスタ
Claims (4)
- 昇圧ステージを複数段に接続して構成されるチャージポンプ回路であって、
前記昇圧ステージの各々は、
第1電極及び該第1電極上に形成される第2電極によって構成されるキャパシタと、
入力信号、または前段の前記キャパシタに蓄積された電荷を自昇圧ステージの前記キャパシタに転送するダイオード素子と、
前記キャパシタの充電、放電のタイミングを制御するクロック信号を、前記キャパシタに供給するクロック信号供給手段と、
を含み、
前記キャパシタの前記第1電極が下部導電層と対向して配置され、前記第2電極が上部導電層と対向して配置され、
前記クロック信号供給手段は、前記キャパシタと共に、前記下部導電層及び上部導電層にも前記キャパシタに供給された前記クロック信号を供給するようになっており、
前記クロック信号供給手段は、
複数段に接続された前記昇圧ステージのうち、第1の昇圧ステージの前記キャパシタと前記下部導電層及び上部導電層とに第1のクロック信号を供給し、前記第1の昇圧ステージに接続された第2の昇圧ステージの前記キャパシタと前記下部導電層及び上部導電層とに、前記第1のクロック信号と位相が180度反転した第2のクロック信号を供給し、
前記第1の昇圧ステージの前記キャパシタが放電されるタイミングで、前記第2の昇圧ステージの前記キャパシタを充電させ、
前記キャパシタは、前記第1電極下部に形成される前記下部導電層上に形成され、
前記ダイオード素子のカソードが自昇圧ステージに含まれる前記キャパシタの前記第1電極、前記第2電極のいずれか一方に接続され、
前記ダイオード素子のアノードから電荷を入力し、入力された電荷を前記カソードから自昇圧ステージに含まれる前記第1電極、前記第2電極のいずれか一方に出力し、
前記昇圧ステージは、
各々の前記昇圧ステージのカソードが次段の前記昇圧ステージのダイオード素子のアノードに接続されることによって複数段に接続されてなり、
複数段に接続された前記昇圧ステージにおいて、
前記第1クロック信号が1段目の前記昇圧ステージのキャパシタに供給され、
前記第2クロック信号が2段目の前記昇圧ステージのキャパシタに供給され、
3段目以降の前記昇圧ステージのキャパシタが、前々段の前記昇圧ステージの出力に接続され、
奇数段目の前記昇圧ステージの前記下部導電層に前記第1クロック信号が供給され、偶数段目の前記昇圧ステージの前記下部導電層に前記第2クロック信号が供給されることにより、前記昇圧ステージの各々において、前記下部導電層と前記第1電極によって形成される寄生キャパシタと、前記第1電極、前記第2電極によって形成される前記キャパシタとを同一のクロック信号で駆動し、
複数段に接続された前記昇圧ステージのうち、奇数段目の前記昇圧ステージにおいて、前記第2電極よりも上方に形成された前記上部導電層に前記第1クロック信号が供給され、偶数段目の前記昇圧ステージにおいて、前記第2電極よりも上方に形成された前記上部導電層に前記第2クロック信号が供給されることにより、前記昇圧ステージの各々において、前記第1電極、前記第2電極によって形成される前記キャパシタと、前記第2電極と前記第2電極よりも上方に形成された前記上部導電層によって形成される寄生キャパシタとを同一のクロック信号で駆動することを特徴とするチャージポンプ回路。 - 前記キャパシタの前記第1電極、前記第2電極は、ポリシリコンまたは金属の少なくとも一方を含む導電層であることを特徴とする請求項1に記載のチャージポンプ回路。
- 前記下部導電層が、前記第1電極下の基板に形成された第1ウェル層であり、前記上部導電層が、前記第2電極よりも上方に形成されたポリシリコンまたは金属の少なくとも一方を含む導電層であることを特徴とする請求項1または2に記載のチャージポンプ回路。
- 前記ダイオード素子は、
前記第1ウェルと独立に形成された第2ウェル上に形成され、かつ当該第2ウェルと導電型の極性が異なるMOSトランジスタ素子を含み、
前記MOSトランジスタは、前記MOSトランジスタのドレイン端子とゲート端子及び前記第2ウェルとが接続されてダイオード素子として働くことを特徴とする請求項3に記載のチャージポンプ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009237439A JP5185908B2 (ja) | 2009-10-14 | 2009-10-14 | チャージポンプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009237439A JP5185908B2 (ja) | 2009-10-14 | 2009-10-14 | チャージポンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011087385A JP2011087385A (ja) | 2011-04-28 |
JP5185908B2 true JP5185908B2 (ja) | 2013-04-17 |
Family
ID=44079938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009237439A Active JP5185908B2 (ja) | 2009-10-14 | 2009-10-14 | チャージポンプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5185908B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6161267B2 (ja) * | 2012-11-28 | 2017-07-12 | ルネサスエレクトロニクス株式会社 | コンデンサ、およびチャージポンプ回路 |
JP7103780B2 (ja) * | 2017-11-27 | 2022-07-20 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08149799A (ja) * | 1994-11-22 | 1996-06-07 | Citizen Watch Co Ltd | 昇圧回路およびその駆動方法 |
JP2000057790A (ja) * | 1998-08-05 | 2000-02-25 | Ricoh Co Ltd | 電圧発生回路 |
JP4730638B2 (ja) * | 2001-08-09 | 2011-07-20 | 株式会社デンソー | 半導体装置 |
JP4751035B2 (ja) * | 2004-06-09 | 2011-08-17 | 株式会社東芝 | 半導体集積回路及び昇圧回路 |
JP5010939B2 (ja) * | 2007-02-19 | 2012-08-29 | 株式会社東芝 | 半導体装置の製造方法 |
-
2009
- 2009-10-14 JP JP2009237439A patent/JP5185908B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011087385A (ja) | 2011-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101629812B1 (ko) | 다수의 게이트 트랜지스터들을 포함하는 차지 펌프 회로 및 그의 작동 방법 | |
US5856918A (en) | Internal power supply circuit | |
US6359798B1 (en) | Charge pump voltage converter | |
US7046076B2 (en) | High efficiency, low cost, charge pump circuit | |
JP5038706B2 (ja) | 昇圧回路 | |
JP4883780B2 (ja) | チャージポンプ回路 | |
US20090153230A1 (en) | Low Voltage Charge Pump with Regulation | |
JP4193462B2 (ja) | 昇圧回路 | |
CN110326205B (zh) | 电压转换器以及用于电压转换的方法 | |
US6707335B2 (en) | Control method of charge-pump circuit | |
JP5940691B1 (ja) | 電圧生成回路、半導体装置およびフラッシュメモリ | |
JP2011172325A (ja) | 静電型アクチュエータ装置 | |
JP2022125281A (ja) | 半導体装置 | |
US20020089369A1 (en) | Voltage conversion circuit | |
JP2008253031A (ja) | チャージポンプ回路 | |
JP5185908B2 (ja) | チャージポンプ回路 | |
JP7022099B2 (ja) | 基本セル及びこのような基本セルを備えるチャージポンプ | |
JP2008198985A (ja) | 昇圧回路 | |
US7808303B2 (en) | Booster circuit | |
JPH11503261A (ja) | 電圧増倍のための装置 | |
JP4730638B2 (ja) | 半導体装置 | |
TWI602386B (zh) | 電荷泵浦電路 | |
CN112470383A (zh) | 电荷泵电路装置 | |
JP2009225580A (ja) | チャージポンプ回路 | |
JP2005117830A (ja) | チャージポンプ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110518 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121024 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130115 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130118 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5185908 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160125 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |