JP5058081B2 - 昇圧回路 - Google Patents
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Description
すなわち、図1に示す昇圧回路に比べ、右辺の第2項と第3項(VDD−Vth_n1)分だけノードNbの電圧を昇圧することができる。
次に、ノードNcを昇圧したときの電圧VNcであるが、トランジスタTdのゲート電極に印加される電圧の値によって異なる。すなわち、ゲート電極に印加される電圧がVOUT+Vthより低い場合、トランジスタTdのソース電極には、ゲート電極に印加された電圧の値にトランジスタTdでの電圧降下分を加味した値(=VOUT+VDD−2*Vth)が出力される。
なお、(3)式において、min(A,B)とは、AとBとを比較した場合の小さいほうの値を意味する。以下、式中において同様の表記法を用いた場合、上記を意味するものとする。
このように、ノードNb、すなわち、スイッチングトランジスタTbのゲート電極には、ゲート電圧昇圧回路2b´によって出力電圧VOUTから昇圧された電圧が印加される。従って、トランスファーゲートトランジスタTaのゲート電極(ノードNa)にも、ノードNbの電圧に応じた高い電圧が印加される。
Claims (5)
- 電源電圧を所定の電圧値に昇圧する第1の昇圧ユニットと、
前記第1の昇圧ユニットから入力された電圧を出力端子に転送するトランスファーゲートトランジスタと、
前記第1の昇圧ユニットから電圧が入力される入力端子と前記トランスファーゲートトランジスタのゲート電極との間に接続されたスイッチングトランジスタと、
前記スイッチングトランジスタのゲート電極に印加する電圧を昇圧するための第2のユニットと、
を備えた昇圧回路であって、
前記第2の昇圧ユニットは、NMOS型の昇圧用トランジスタを備えており、前記昇圧用トランジスタのドレイン電極は前記出力端子に接続され、前記昇圧用トランジスタのソース端子は昇圧対象の端子に接続され、前記昇圧用トランジスタのゲート電極は昇圧用容量に接続されていることを特徴とする、昇圧回路。 - 前記第2の昇圧ユニットは前記昇圧用トランジスタを複数備えており、複数の前記昇圧用トランジスタのそれぞれのゲート電極には、自身以外の一の前記昇圧用トランジスタのソース電極が接続されていることを特徴とする、請求項1に記載の昇圧回路。
- 前記トランスファーゲートトランジスタの閾値が、前記スイッチングトランジスタの閾値及び前記昇圧用トランジスタの閾値よりも高い値であることを特徴とする、請求項1又は請求項2に記載の昇圧回路。
- 前記出力端子に、電圧値が一定になるよう出力電圧を制御するためのリミッタ回路が更に接続されていることを特徴とする、請求項1から請求項3のいずれか一項に記載の昇圧回路。
- 電源電圧を昇圧して所定の電圧を得る昇圧回路と、
前記昇圧回路から出力された電圧が一定の値になるように制御するリミッタ回路と、
を備えた半導体装置であって、
前記昇圧回路は、
電源電圧を所定の電圧値に昇圧する第1の昇圧ユニットと、
前記第1の昇圧ユニットから入力された電圧を出力端子に転送するトランスファーゲートトランジスタと、
前記第1の昇圧ユニットから電圧が入力される入力端子と前記トランスファーゲートトランジスタのゲート電極との間に接続されたスイッチングトランジスタと、
ドレイン電極が前記出力端子に接続され、ソース端子が昇圧対象の端子に接続され、ゲート電極が昇圧用容量に接続された、NMOS型の昇圧用トランジスタを備えており、前記スイッチングトランジスタのゲート電極に印加する電圧を昇圧するための第2のユニットと、
を備えていることを特徴とする、半導体装置。
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