CN105449007A - 一种叠加电容及其制作方法 - Google Patents

Abstract

本发明提供一种叠加电容及其制作方法，包括以层叠形式相互并联的一个MOS电容、一个PIP电容和至少一个MIM电容，包括：半导体衬底，在半导体衬底内形成有阱区用作MOS电容的下极板，半导体衬底上形成有栅极介电层，在栅极介电层上形成有第一多晶硅层，第一多晶硅层用作MOS电容的上极板；第一多晶硅层也用作所述PIP电容的下极板，形成于所述第一多晶硅层上的PIP电容介质层，在PIP电容介质层的上方形成有第二多晶硅层，用作所述PIP电容的上极板；所述PIP电容和所述MOS电容之上形成有第一层间介电层，在所述第一层间介电层上形成有所述MIM电容。根据本发明的叠加电容，其具有更大的单位电容，可以节约开发成本。

Description

一种叠加电容及其制作方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种叠加电容及其制作方法。

背景技术

对于金属-氧化物-半导体(Metal-Oxide-Semiconductor，简称MOS)电容，多晶硅-绝缘层-多晶硅(Poly-Insulation-Poly，简称PIP)电容，金属-绝缘体-金属(Metal-Insulation-Metal，简称MIM)电容，大量使用于半导体制造领域，但目前主要为三种电容的独立结构的应用。

对于独立电容结构，单位电容的提高需通过更换更大的介电系数材料或缩小电容介质厚度的方法达成。更换介电材料需要更大的工艺开发成本，介质厚度缩小则往往受限于工艺能力的制约。

因此，为了解决上述技术问题，有必要提出一种新的电容。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明实施例一提供一种叠加电容，包括以层叠形式相互并联的一个MOS电容、一个PIP电容和至少一个MIM电容，

所述MOS电容包括：半导体衬底，在所述半导体衬底内形成有阱区用作所述MOS电容的下极板，所述半导体衬底上形成有栅极介电层，在所述栅极介电层上形成有第一多晶硅层，所述第一多晶硅层用作所述MOS电容的上极板；

所述PIP电容包括:所述第一多晶硅层也用作所述PIP电容的下极板，形成于所述第一多晶硅层上的PIP电容介质层，在所述PIP电容介质层的上方形成有第二多晶硅层，用作所述PIP电容的上极板；

在所述PIP电容和所述MOS电容上形成有第一层间介电层，在所述第一层间介电层上形成有所述MIM电容，该MIM电容包括位于所述第一层间介电层上的所述MIM电容的下极板，位于所述MIM电容的下极板上方的MIM电容介质层以及所述MIM电容的上极板。

进一步，所述PIP电容介质层的面积和所述PIP电容的上极板的面积均小于所述第一多晶硅层的面积。

进一步，所述阱区内形成有阱接触。

进一步，所述阱区为N型阱区或P型阱区；所述阱区为N阱时，阱接触为N+扩散区；阱区为P阱时，阱接触为P+扩散区。

进一步，在所述MIM电容上方形成有第二层间介电层，在所述第二层间介电层上还形成有第二MIM电容，所述第二MIM电容包括：包括位于所述第二层间介电层上的所述第二MIM电容的下极板，位于所述第二MIM电容的下极板上方的第二MIM电容介质层以及所述第二MIM电容的上极板。

进一步，所述MIM电容的上极板与所述第二MIM电容的下极板通过位于所述第二层间介电层内的若干接触孔电连接。

进一步，所述MOS电容的下极板、所述PIP电容的上极板、所述MIM电容的下极板和所述第二MIM电容的上极板电连接；所述第一多晶硅层、所述MIM电容的上极板和所述第二MIM电容的下极板电连接。

本发明实施例二提供一种如实施例一中所述的叠加电容的制作方法，包括步骤：

提供半导体衬底，在所述半导体衬底上制作MOS电容；

以所述MOS电容的上极板作为PIP电容的下极板，在所述MOS电容上形成PIP电容介质层，在所述PIP电容介质层上形成第二多晶硅层，刻蚀所述PIP电容介质层和第二多晶硅层，以形成PIP电容；

在所述PIP电容和所述MOS电容之上形成第一层间介电层，在所述第一层间介电层上形成MIM电容的下极板，在所述MIM电容的下极板上形成MIM电容介质层，在所述MIM电容介质层上构图形成MIM电容的上极板。

进一步，在形成所述MIM电容后还包括：

在所述MIM电容上方形成有第二层间介电层，在所述第二层间介电层内形成若干接触孔，在所述第二层间介电层上形成第二MIM电容的下极板，在所述第二MIM电容的下极板上方形成所述第二MIM电容介质层以及所述第二MIM电容的上极板。

进一步，所述在所述半导体衬底上制作MOS电容，具体为：

步骤一、对所述半导体衬底进行离子注入，形成阱区，所述阱区用作MOS电容的下极板；

步骤二、在所述半导体衬底中形成隔离结构；

步骤三、在所述半导体衬底的器件区上方形成栅极介电层；

步骤四、在所述栅极介电层上形成第一多晶硅层；

步骤五、刻蚀所述第一多晶硅层，以用作上极板，形成MOS电容；

步骤六、在所述阱区内形成阱接触。

综上所述，根据本发明的叠加电容，其具有更大的单位电容，不但可以节约开发成本，而且完全和现有工艺平台兼容。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为本发明实施例一中叠加电容的剖面示意图；

图2为本发明实施例一中的叠加电容带有保护二极管的电路等效图；

图3为本发明实施例一中叠加电容的CV测试曲线；

图4为本发明实施例一中叠加电容的BV测试曲线；

图5为本发明实施例二中方法依次实施步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本发明关于一种叠加电容，其包括一个MOS电容、一个PIP电容以及至少一个MIM电容。图1示出了根据本发明实施例的叠加电容的结构。

参考图1，以一个MOS电容、一个PIP电容和两个MIM电容的叠加为例，对本发明的叠加电容结构进行说明。本发明实施例的叠加电容，包括一个MOS电容，所述MOS电容包括：半导体衬底100，所述半导体衬底100可以为硅或者绝缘体上硅(SOI)。本发明实施例半导体衬底优选为硅衬底。在半导体衬底100中形成有隔离结构102，所述隔离结构102作为器件隔离，定义出器件区。可选地，所述隔离结构102为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在所述半导体衬底100内形成有阱区101用作所述MOS电容的下极板，可选地，所述阱区101为N型阱区或P型阱区。所述半导体衬底100上形成有栅极介电层103，示例性地，所述栅极介电层103的材料为氧化硅。所述栅极介电层103的厚度约为例如在所述栅极介电层103上形成有第一多晶硅层104，所述第一多晶硅层104覆盖器件区相邻两侧的隔离结构102的一部分。所述第一多晶硅层104用作所述MOS电容的上极板。可选地，所述第一多晶硅层104的厚度为例如在所述阱区101内还形成有阱接触，以便通过第一接触孔和第一金属布线层形成欧姆接触，作为MOS电容下极板的引出端。可选地，所述阱接触为N+扩散区或P+扩散区，示例性地，所述的用作下极板的阱区101，根据不同的制造工艺，该MOS电容结构中阱区为N阱时，阱接触为N+扩散区，阱区为P阱或P阱加深硼注入时相应的阱接触为P+扩散区。

还包括一个PIP电容，所述PIP电容包括：所述第一多晶硅层104也用作所述PIP电容的下极板。形成于所述第一多晶硅层104上的PIP电容介质层105，可选地，所述PIP电容介质层105的材料选自氮化硅、ONO(氧化物-氮化物-氧化物)或TEOS氧化物中的一种或几种。在一个实例中，所述PIP电容介质层105包括厚度约为的氧化物，厚度约为的氮化硅，厚度约为的氧化物，厚度约为的氧化物。在所述PIP电容介质层105的上方形成有第二多晶硅层106，用作PIP电容的上极板。可选地，所述第二多晶硅层106的厚度为例如其中，所述PIP电容介质层105的面积和所述PIP电容的上极板106的面积均小于所述第一多晶硅层104的面积。

之后，在所述PIP电容和所述MOS电容上形成有层间介电层。所述层间介电层可以使用例如SiO₂、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。在所述层间介电层内形成有相互绝缘的第一金属布线层1111和第二金属布线层1112。通过第一接触孔111将位于衬底一侧的阱接触与第一金属布线层1111电连接，通过另一侧的第三接触孔113将所述第一多晶硅层104与第二金属布线层1112电连接。通过第二接触孔112将所述PIP电容的上极板106与所述第一金属布线层1111电连接，进而实现了所述MOS电容的下极板和所述PIP电容的上极板的电连接。

在所述第一金属布线层1111和所述第二金属布线层1112的上方形成有第一层间介电层，在所述第一层间介电层上形成有MIM电容，所述MIM电容，包括：形成于第一层间介电层内的金属层，用作所述MIM电容的下极板107，以及位于所述下极板107上方的上极板108和位于所述下极板107和上极板108之间的MIM电容介质层。上极板及下极板可由铜金属、铜铝合金、或其它常用的金属电极材料所构成。MIM电容介质层可以由氧化硅或其它介电常数高于氧化硅的材料所构成，例如氮化硅、氮氧化硅、氧化铪或氧化钽。本实施例中优选厚度约为的氮化硅材料作为MIM电容介质层。在所述第一层间介电层内还形成有若干第四接触孔121用于连接第一金属布线层1111和MIM电容的下极板107，实现所述MOS电容的下极板、PIP电容的上极板和MIM电容的下极板的电连接。在所述第一层间介电层内还形成有若干第五接触孔122用于连接第二金属布线层1112和第三金属布线层1113，其中，所述第三金属布线层1113和所述MIM电容的下极板107可位于第一层间介电层内，相互绝缘。

在所述MIM电容和第三金属布线层1113的上方形成有第二层间介电层。在所述第二层间介电层上形成有第二MIM电容，所述第二MIM电容，包括：形成于所述第二层间介电层上的下极板109，形成于所述下极板109上方的上极板110，和位于下极板109和上极板110之间的第二MIM电容介质层。上极板及下极板可由铜金属、铜铝合金、或其它常用的金属电极材料所构成。第二MIM电容介质层可以由氧化硅或其它介电常数高于氧化硅的材料所构成，例如氮化硅、氮氧化硅、氧化铪或氧化钽。本实施例中优选厚度约为的氮化硅材料作为MIM电容介质层。在所述第二层间介电层内形成有若干第八接触孔132，用于将所述MIM电容的上极板108与所述第二MIM电容的下极板109电连接。在所述第二层间介电层内还形成有若干第六接触孔133用于连接第三金属布线层1113和第二MIM电容的下极板109，实现所述第一多晶硅层、MIM电容的上极板和第二MIM电容下极板的电连接。在所述第二层间介电层内还形成有若干第七接触孔131用于连接MIM电容的下极板107和第四金属布线层1114，其中，所述第四金属布线层1114和所述第二MIM电容的下极板109可位于第二层间介电层内，相互绝缘。可选地，所述第二MIM电容的下极板109和所述MIM电容的下极板107采用相同的金属材料。例如均使用厚度为的铝铜合金。

在所述第二MIM电容和第四金属布线层1114的上方形成有第三层间介电层。在所述第三层间介电层内形成有第五金属布线层1115和第六金属布线层1116。通过形成于第三层间介电层内的若干第九接触孔141将所述第四金属布线层1114和所述第五金属布线层1115相连接。通过形成于所述第三层间介电层内的若干第十接触孔142将所述第二MIM电容的上极板110与所述第五金属布线层1115相连接，进而实现了将MOS电容的下极板、PIP电容的上极板、MIM电容的下极板和第二MIM电容的上极板电连接。通过形成于第四层间介电层内的若干第十一接触孔143将所述第二MIM电容的下极板109与所述第六金属布线层1116电连接，进而实现了将MOS电容的上极板、PIP电容的下极板、MIM电容的上极板和第二MIM电容的下极板电连接。

尽管图1中仅示出了一个MOS电容、一个PIP电容和两个MIM电容组成的叠加电容，但是本发明的叠加电容结构并不仅限于此，还可以为一个MOS电容、一个PIP电容和一个MIM电容组成的叠加电容。还可以为一个MOS电容、一个PIP电容和位于不同层次的多个MIM电容的叠加电容。

图2为本发明实施例一中的叠加电容带有保护二极管的电路等效图。由图可以看出本发明的叠加电容各个不同种类电容的上极板和上极板电连接，下极板和下极板电连接，实现电容的并联。

图3为本发明实施例中叠加电容的CV测试曲线，单位电容为8.16fF/μm。单位电容的计算可采用以下公式：单位电容＝总电容/(L*W*N),其中，取L＝30μm,W＝30μm,N为电容个数，本实例中N＝1，由CV测试曲线，测得总电容为7.35pF。因此计算获得单位电容为8.16fF/μm。本发明CV测试曲线的测试条件：电压扫描从-5V到+5V,测试电容频率为100KHZ。由测试结果可以看出，本发明实施例的叠加电容的单位电容更大。

图4为本发明实施例中叠加电容的击穿电压BV测试曲线，在1μA条件下，计算BV为16.4V。

综上所述，根据本发明的叠加电容，其具有更大的单位电容，不但可以节约开发成本，而且完全和现有工艺平台兼容。

实施例二

参考图5，对本发明实施例二中叠加电容的制作方法做详细说明。

本发明实施例二提供一种实施例一中叠加电容的制作方法，包括：

首先，执行步骤501，提供半导体衬底，在所述半导体衬底上制作MOS电容。具体包括以下步骤：

步骤一、对所述半导体衬底进行离子注入，形成阱区，所述阱区用作MOS电容的下极板。可选地，所述阱区为N型阱区或P型阱区。若预形成N型阱区时，则需注入离子为N型掺杂离子，例如磷；若预形成P型阱区，则需注入离子为P型掺杂离子，例如硼或氟化亚硼。

步骤二、在所述半导体衬底中形成隔离结构，所述隔离结构101作为器件隔离，定义出器件区。可选地，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。

步骤三、在所述半导体衬底的器件区上方形成栅极介电层。示例性地，所述栅极介电层的材料为氧化硅。所述栅极介电层的厚度约为例如在一个实例中，采用干法氧化法生长所述栅介电层。

步骤四、在所述栅极介电层上形成第一多晶硅层。可选地，所述第一多晶硅层的厚度为例如所述第一多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺，或其它任何适用的沉积方法。

步骤五、刻蚀所述第一多晶硅层，以用作上极板，形成MOS电容。在一个示例中，使用多晶硅光罩并利用光刻工艺形成器件区，然后干法刻蚀所述第一多晶硅层，形成MOS电容。

步骤六、在所述阱区内形成阱接触，以便通过接触孔和金属布线层形成欧姆接触，作为MOS电容下极板的引出端。可选地，所述阱接触为N+扩散区或P+扩散区，示例性地，所述的用作下极板的阱区，根据不同的制造工艺，该MOS电容结构中阱区为N阱时，阱接触为N+扩散区，阱区为P阱或P阱加深硼注入时相应的阱接触为P+扩散区。

接着，执行步骤502，以所述MOS电容的上极板作为PIP电容的下极板，在所述MOS电容上形成PIP电容介质层，在所述PIP电容介质层上形成第二多晶硅层，刻蚀所述PIP电容介质层和第二多晶硅层，以形成PIP电容。

可选地，所述PIP电容介质层的材料选自氮化硅、ONO(氧化物-氮化物-氧化物)或TEOS氧化物中的一种或几种。在一个实例中，所述PIP电容介质层包括厚度约为的氧化物，厚度约为的氮化硅，厚度约为的氧化物，厚度约为的氧化物。可采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积法等任何适用的方法形成所述PIP电容介质层。可选地，所述第二多晶硅层的厚度为例如所述第二多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺，或其它任何适用的沉积方法。之后，利用PIP掩膜刻蚀所述PIP电容介质层和第二多晶硅层，可选地，可采用干法刻蚀或湿法刻蚀进行所述刻蚀步骤，本实施例优选使用干法刻蚀。刻蚀完成后，所述PIP电容介质层的面积和所述PIP电容的上极板的面积均小于所述第一多晶硅层的面积。所述第一多晶硅层也用作PIP电容的下极板。

接着，执行步骤503，在所述半导体衬底、所述PIP电容和所述MOS电容之上形成层间介电层，在所述层间介电层中形成第一接触孔、第二接触孔、第三接触孔、第一金属布线层和第二金属布线层。

所述层间介电层可以使用例如SiO₂、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成。

可采用本领域技术人员熟知的任何技术形成所述在所述层间介电层中形成第一接触孔、第二接触孔、第三接触孔、第一金属布线层和第二金属布线层，例如大马士革铜互连工艺等。

形成的第一金属布线层和第二金属布线层相互绝缘。通过第一接触孔将位于衬底一侧的阱接触与第一金属布线层电连接，通过另一侧的第三接触孔将所述第一多晶硅层与第二金属布线层电连接。通过第二接触孔将所述PIP电容的上极板与所述第一金属布线层电连接，进而实现了所述MOS电容的下极板和所述PIP电容的上极板的电连接。

接着，执行步骤504，在所述第一金属布线层和所述第二金属布线层的上方形成第一层间介电层，在所述第一层间介电层上形成MIM电容的下极板，在所述MIM电容的下极板上形成MIM电容介质层，在所述MIM电容介质层上构图形成MIM电容的上极板。

在所述第一层间介电层内形成若干第四接触孔和第五接触孔。在所述第一层间介电层上形成所述MIM电容的下极板和第三金属布线层，所述第三金属布线层和所述MIM电容的下极板相互绝缘。可选地，所述MIM电容的下极板的厚度为若干第四接触孔用于连接第一金属布线层和MIM电容的下极板。若干第五接触孔用于连接第二金属布线层和第三金属布线层。在所述MIM电容的下极板的上方形成MIM电容介质层，MIM电容介质层可以由氧化硅或其它介电常数高于氧化硅的材料所构成，例如氮化硅、氮氧化硅、氧化铪或氧化钽。本实施例中优选厚度约为的氮化硅材料作为MIM电容介质层。在所述MIM电容介质层的上方形成MIM电容的上极板金属层，图案化所述上极板金属层，形成所述MIM电容的上极板。上极板及下极板可由铜金属、铜铝合金、或其它常用的金属电极材料所构成。上极板和下极板的形成方法可选用电化学镀法、蒸镀法、溅射法或物理气相沉积法等方法。

接着，执行步骤505，在所述MIM电容上方形成第二层间介电层，在所述第二层间介电层内形成若干接触孔，在所述第二层间介电层上形成第二MIM电容的下极板，在所述所述第二MIM电容的下极板上方形成所述第二MIM电容介质层以及所述第二MIM电容的上极板。

具体地，所述第二层间介电层的材料可与前述提到的层间介电层、第一层间介电层或第二层间介电层的材料相同。在所述第二层间介电层内形成若干第六接触孔、第七接触孔和第八接触孔。在所述第二层间介电层上形成所述第二MIM电容的下极板和第四金属布线层，所述第四金属布线层和所述第二MIM电容的下极板相互绝缘。可选地，所述第二MIM电容的下极板的厚度为若干第六接触孔用于连接第三金属布线层和第二MIM电容的下极板，实现所述第一多晶硅层、MIM电容的上极板和第二MIM电容的下极板的电连接。若干第七接触孔用于连接MIM电容的下极板和第四金属布线层，形成若干第八接触孔，用于将所述MIM电容的上极板与所述第二MIM电容的下极板电连接。可选地，所述第二MIM电容的下极板和所述MIM电容的下极板采用相同的金属材料。例如均使用厚度为的铝铜合金。在所述第二MIM电容的下极板的上方形成第二MIM电容介质层，第二MIM电容介质层可以由氧化硅或其它介电常数高于氧化硅的材料所构成，例如氮化硅、氮氧化硅、氧化铪或氧化钽。本实施例中优选厚度约为的氮化硅材料作为MIM电容介质层。在所述第二MIM电容介质层的上方形成第二MIM电容的上极板。

之后，在所述第二MIM电容和第四金属布线层的上方形成第三层间介电层，在所述第三层间介电层内形成若干第九接触孔、第十接触孔和第十一接触孔，在所述第三层间介电层内第九接触孔和第十接触孔的上方形成第五金属布线层，在第十一接触孔的上方形成第六金属布线层。

通过形成于第三层间介电层内的若干第九接触孔将所述第四金属布线层和所述第五金属布线层相连接。通过形成于所述第三层间介电层内的若干第十接触孔将所述第二MIM电容的上极板与所述第五金属布线层相连接，进而实现了将MOS电容的下极板、PIP电容的上极板、MIM电容的下极板和第二MIM电容的上极板电连接。通过形成于第三层间介电层内的若干第十一接触孔将所述第二MIM电容的下极板与所述第六金属布线层电连接，进而实现了将第一多晶硅层、MIM电容的上极板和第二MIM电容的下极板电连接。

经过上述步骤，通过现有器件结构的并联使用形成了MOS电容、PIP电容和两个MIM电容的叠加电容，不但可以节约开发成本而且完全与现有工艺平台兼容，形成的叠加电容的性能高，其单位电容更大。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种叠加电容，其特征在于，包括以层叠形式相互并联的一个MOS电容、一个PIP电容和至少一个MIM电容，

所述MOS电容包括：半导体衬底，在所述半导体衬底内形成有阱区用作所述MOS电容的下极板，所述半导体衬底上形成有栅极介电层，在所述栅极介电层上形成有第一多晶硅层，所述第一多晶硅层用作所述MOS电容的上极板；

所述PIP电容包括:所述第一多晶硅层也用作所述PIP电容的下极板，形成于所述第一多晶硅层上的PIP电容介质层，在所述PIP电容介质层的上方形成有第二多晶硅层，用作所述PIP电容的上极板；

在所述PIP电容和所述MOS电容上形成有第一层间介电层，在所述第一层间介电层上形成有所述MIM电容，该MIM电容包括位于所述第一层间介电层上的所述MIM电容的下极板，位于所述MIM电容的下极板上方的MIM电容介质层以及所述MIM电容的上极板。

2.根据权利要求1所述的叠加电容，其特征在于，所述PIP电容介质层的面积和所述PIP电容的上极板的面积均小于所述第一多晶硅层的面积。

3.根据权利要求1所述的叠加电容，其特征在于，所述阱区内形成有阱接触。

4.根据权利要求3所述的叠加电容，其特征在于，所述阱区为N型阱区或P型阱区；所述阱区为N阱时，阱接触为N+扩散区；阱区为P阱时，阱接触为P+扩散区。

5.根据权利要求1所述的叠加电容，其特征在于，在所述MIM电容上方形成有第二层间介电层，在所述第二层间介电层上还形成有第二MIM电容，所述第二MIM电容包括：包括位于所述第二层间介电层上的所述第二MIM电容的下极板，位于所述第二MIM电容的下极板上方的第二MIM电容介质层以及所述第二MIM电容的上极板。

6.根据权利要求5所述的叠加电容，其特征在于，所述MIM电容的上极板与所述第二MIM电容的下极板通过位于所述第二层间介电层内的若干接触孔电连接。

7.根据权利要求5所述的叠加电容，其特征在于，所述MOS电容的下极板、所述PIP电容的上极板、所述MIM电容的下极板和所述第二MIM电容的上极板电连接；所述第一多晶硅层、所述MIM电容的上极板和所述第二MIM电容的下极板电连接。

8.一种如权利要求1-7中任一项所述的叠加电容的制作方法，其特征在于，包括步骤：

提供半导体衬底，在所述半导体衬底上制作MOS电容；

以所述MOS电容的上极板作为PIP电容的下极板，在所述MOS电容上形成PIP电容介质层，在所述PIP电容介质层上形成第二多晶硅层，刻蚀所述PIP电容介质层和第二多晶硅层，以形成PIP电容；

在所述PIP电容和所述MOS电容之上形成第一层间介电层，在所述第一层间介电层上形成MIM电容的下极板，在所述MIM电容的下极板上形成MIM电容介质层，在所述MIM电容介质层上构图形成MIM电容的上极板。

9.根据权利要求8所述的制作方法，其特征在于，在形成所述MIM电容后还包括：

在所述MIM电容上方形成有第二层间介电层，在所述第二层间介电层内形成若干接触孔，在所述第二层间介电层上形成第二MIM电容的下极板，在所述第二MIM电容的下极板上方形成所述第二MIM电容介质层以及所述第二MIM电容的上极板。

10.根据权利要求8所述的制作方法，其特征在于，所述在所述半导体衬底上制作MOS电容，具体为：

步骤一、对所述半导体衬底进行离子注入，形成阱区，所述阱区用作MOS电容的下极板；

步骤二、在所述半导体衬底中形成隔离结构；

步骤三、在所述半导体衬底的器件区上方形成栅极介电层；

步骤四、在所述栅极介电层上形成第一多晶硅层；

步骤五、刻蚀所述第一多晶硅层，以用作上极板，形成MOS电容；

步骤六、在所述阱区内形成阱接触。