JP2009225580A - チャージポンプ回路 - Google Patents

Abstract

【課題】昇圧時間を短縮させるとともに、最終的に得られる昇圧電圧の低下を防止することができるチャージポンプ回路を提供する。
【解決手段】昇圧動作の開始前に、初期充電用の整流素子３およびトランジスタ４を介して容量素子１を初期充電する。昇圧動作の開始後には、初期充電用のトランジスタ４のゲートに電源電圧より高い電圧が印加されるので、初期充電用のトランジスタ４のオフリーク電流が減少する。この結果、最終的に得られる昇圧電圧の低下を防止することができる。
【選択図】図１

Description

本発明は、電源電圧を昇圧するためのチャージポンプ回路に関する。

従来から、半導体不揮発性記憶装置では、信号の書込や消去時に電源電圧よりも高い電圧を必要とするため、複数の昇圧セルを直列に接続した昇圧回路（チャージポンプ回路）が用いられている（たとえば、特開昭６０−２５１５９８号公報（特許文献１）参照）。

上記昇圧回路の各昇圧セルは、電荷転送用の伝達トランジスタと充放電用のキャパシタとを含む。伝達トランジスタのドレインとゲートとは、互いに接続されて昇圧セルの入力に用いられ、ソースは昇圧セルの出力として用いられる。初段の昇圧セルの入力には電源電圧が供給される。また、キャパシタの一端は伝達トランジスタのソースに接続され、キャパシタの他端にはクロックが入力される。

さらに、各昇圧セルに初期充電用のトランジスタが設けられる。初期充電用のトランジスタは、そのドレインとゲートとに電源が接続され、そのソースに伝達トランジスタのソースが接続される。これにより、昇圧動作に入る前に、伝達トランジスタのソースには、電源電圧から初期充電用のトランジスタの閾値電圧分下がった電圧が与えられる。したがって、昇圧初期に昇圧回路はその電圧までは充電しなくてすむ（たとえば、特開平１１−２８３３９２号公報（特許文献２）参照）。

昇圧回路は、昇圧効率を上げ、昇圧速度を速くすることが課題となっている。たとえば、特開平１１−２８３３９２号公報（特許文献２）に開示される技術では、バックゲートバイアス特性の影響を小さくするため、各昇圧セルの伝達トランジスタは、トリプルウェルの半導体によって構成される。また、特開２０００−１４９５８２号公報（特許文献３）に開示される昇圧回路では、昇圧速度を速くするために、中間ノードから出力に至る部分が並列化される。この場合、出力電位に応じて昇圧回路の能力が切換えられる。

なお、正電圧に昇圧するためのチャージポンプ回路と同様の構成によって、負電圧の昇圧も行なうことができる（たとえば、特開平７−１７７７２９号公報（特許文献４）参照）。
特開昭６０−２５１５９８号公報 特開平１１−２８３３９２号公報 特開２０００−１４９５８２号公報 特開平７−１７７７２９号公報

ところで、最近の傾向として、電源電圧の低電圧化が進み、多くの場合、通常用いられるＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）の閾値電圧よりも低い電源電圧が使用される。このような低い電源電圧でも効率よく半導体回路を動作させるために、より低い閾値電圧のＭＯＳＦＥＴを用いる必要がある。

しかしながら、本発明の発明者らは、前述の特開平１１−２８３３９２号公報（特許文献２）に記載される初期充電用のトランジスタを用いたチャージポンプ回路で、閾値電圧を低くした場合には、次のような問題が生じることを見出している。

チャージポンプ回路では、昇圧動作が進むにつれて各昇圧セルの容量素子に充電される電圧が上昇する。そして、それに伴って初期充電用のＭＯＳトランジスタのドレイン・ソース間の電圧が上昇する。このため、初期充電用のＭＯＳトランジスタのオフリークが増加し、各昇圧セルの容量素子に充電された電荷が、初期充電用のＭＯＳトランジスタを通って電源ノードに放出してしまう。

特に、低い閾値電圧のＭＯＳトランジスタを用いる場合、ドレイン・ソース間電圧が上昇した際に流れるオフリーク電流は、通常の閾値電圧のＭＯＳトランジスタと比較して大きい。このため、オフリーク電流がチャージポンプ回路を流れる電流に対して無視できず、最終的に得られる昇圧電圧が低下することになる。

したがって、本発明の目的は、昇圧時間を短縮させるとともに、最終的に得られる昇圧電圧の低下を防止することができるチャージポンプ回路を提供することである。

本発明は要約すれば、複数の第１のトランジスタと、複数の容量素子と、複数の整流素子と、複数の第２のトランジスタと、制御回路とを備えるチャージポンプ回路である。ここで、複数の第１のトランジスタは、第１の電源電圧を受ける入力端子と出力端子との間に直列に接続される。各第１のトランジスタは、入力端子から出力端子の方向へ電荷を転送する。複数の容量素子は、複数の第１のトランジスタにそれぞれ対応して設けられる。各容量素子は、対応する第１のトランジスタの出力ノードに接続され、転送された電荷を蓄積する。複数の整流素子は、複数の第１のトランジスタにそれぞれ対応して設けられる。複数の整流素子の各カソードは、対応する第１のトランジスタの出力ノードに接続される。複数の第２のトランジスタは、複数の整流素子にそれぞれ対応して設けられるＰチャネルのＭＯＳ型のトランジスタである。複数の第２のトランジスタの各ドレインは、対応する整流素子のアノードに接続される。複数の第２のトランジスタの各ソースは、第１の電源電圧を受ける。制御回路は、第１の電源電圧より高い第２の電源電圧を受け、複数の第１のトランジスタによる電荷の転送開始後に、複数の第２のトランジスタの各ゲートに第２の電源電圧を出力する。

また、本発明の他の局面によれば、本発明は、複数の第１のトランジスタと、複数の容量素子と、複数の整流素子と、複数の第２のトランジスタとを備えるチャージポンプ回路である。ここで、複数の第１のトランジスタは、第１の電源電圧を受ける入力端子と出力端子との間に直列に接続される。各第１のトランジスタは、入力端子から出力端子の方向へ電荷を転送する。複数の容量素子は、複数の第１のトランジスタにそれぞれ対応して設けられる。各容量素子は、対応する第１のトランジスタの出力ノードに接続され、転送された電荷を蓄積する。複数の整流素子は、複数の第１のトランジスタにそれぞれ対応して設けられる。複数の整流素子の各カソードは、対応する第１のトランジスタの出力ノードに接続される。複数の第２のトランジスタは、複数の整流素子にそれぞれ対応して設けられるＰチャネルのＭＯＳ型のトランジスタである。複数の第２のトランジスタの各ドレインは、対応する整流素子のアノードに接続される。複数の第２のトランジスタの各ソースは、第１の電源電圧を受ける。複数の第２のトランジスタの各ゲートは、出力端子に接続される。

本発明によれば、昇圧動作の開始前に、各容量素子は、整流素子および第２のトランジスタを介して初期充電されるので、昇圧時間を短縮することができる。さらに、昇圧動作の開始後に、第２のトランジスタのゲートには、前記第１の電源電圧より高い電圧が印加されるので、第２のトランジスタのオフリーク電流を減少させることができる。したがって、最終的に得られる昇圧電圧の低下を防止することができる。

以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

［実施の形態１］
図１は、本発明の実施の形態１のチャージポンプ回路３０の構成を示す回路図である。図１を参照して、チャージポンプ回路３０は電荷を充電するための容量素子１（１．１〜１．ｎ）と、電荷を転送するための伝達用ＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタ２（２．１〜２．ｎ）と、初期充電用のＮＭＯＳトランジスタ３（３．１〜３．ｎ）およびＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタ４（４．１〜４．ｎ）と、ゲート電圧制御回路５とを含む。入力端子Ｖｉｎには、電源電圧ＶＤＤが入力され、電源電圧ＶＤＤを昇圧した電圧が出力端子Ｖｏｕｔから出力される。また、ゲート電圧制御回路５には、第１の電源電圧ＶＤＤより高い電圧の第２の電源電圧ＶＣＣが供給されている。

図２は、図１のチャージポンプ回路３０に含まれる１つの昇圧セルＣｋの構成を示す回路図である。図２は、図１のゲート電圧制御回路５の構成の一例も併せて示している。

図１、図２を参照して、チャージポンプ回路３０は、入力端子Ｖｉｎと出力端子Ｖｏｕｔとの間にｎ個の昇圧セルＣｋ（ただし、ｎは整数であり、ｋは１〜ｎの整数である。以下同様。）が直列に接続された構成と考えることができる。各昇圧セルＣｋは、容量素子１．ｋと、伝達用ＮＭＯＳトランジスタ２．ｋと、初期充電用のＮＭＯＳトランジスタ３．ｋおよびＰＭＯＳトランジスタ４．ｋとを含む。まず、これらの接続について説明する。

伝達用のＮＭＯＳトランジスタ２．ｋは、そのゲートとドレインとバックゲートとが相互に接続される。ＮＭＯＳトランジスタ２．ｋのソースは、昇圧ノードＰｋに接続される。ＮＭＯＳトランジスタ２．ｋのドレインは、前段の昇圧セルＣｋ−１の昇圧ノードＰｋ−１（ただし、ｋ＝１の場合は入力端子Ｖｉｎ）に接続される。なお、最終段（ｋ＝ｎ）の昇圧ノードＰｎは、出力端子Ｖｏｕｔに対応する。

容量素子１．ｋの一端は、昇圧ノードＰｋに接続される。容量素子１．ｋの他端には、最終段（ｋ＝ｎ）の容量素子１．ｎを除いて、チャージポンプを駆動するためのクロック信号ＣＬＫ、およびクロック信号ＣＬＫを反転した逆位相の反転クロック信号ＣＬＫＢのいずれか一方が印加される。具体的には、奇数段の昇圧セルＣ１，Ｃ３・・・に設けられた容量素子１．１，１．３・・・の他端は、反転クロック信号ＣＬＫＢ（第１のクロック信号）の入力端子に接続される。偶数段の昇圧セルＣ２，Ｃ４・・・に設けられた容量素子１．２，１．４・・・の他端は、クロック信号ＣＬＫ（第２のクロック信号）の入力端子に接続される。また、最終段（ｋ＝ｎ）の容量素子１．ｎの他端は、接地ノードＧＮＤに接続される。

初期充電用のＮＭＯＳトランジスタ３．ｋは、ドレインとゲートとバックゲートとが互いに接続される。このような接続はダイオード接続と呼ばれ、ＮＭＯＳトランジスタ３．ｋのソースが整流素子のカソードに対応し、ＮＭＯＳトランジスタ３．ｋのドレインが整流素子のアノードに対応する。ＮＭＯＳトランジスタ３．ｋのソースは、昇圧ノードＰｋに接続される。ダイオード接続されたＮＭＯＳトランジスタの場合、ドレイン・ソース間電圧が閾値電圧Ｖｔｈより大きい場合にドレインからソースに電流が流れる。

ＰＭＯＳトランジスタ４．ｋのドレインは、ＮＭＯＳトランジスタ３．ｋのドレインと接続される。ＰＭＯＳトランジスタ４．ｋのソースは入力端子Ｖｉｎに接続され、電源電圧ＶＤＤが印加される。また、ＰＭＯＳトランジスタ４．ｋのバックゲートとドレインとは、相互に接続される。ＰＭＯＳトランジスタ４．ｋのゲートはゲート電圧制御回路５に接続される。なお、初段（ｋ＝１）についてはＰＭＯＳトランジスタ４．１を除去した構成としても初期充電の効果にほとんど影響がない。この場合、ＮＭＯＳトランジスタ３．１のドレインが入力端子Ｖｉｎに接続される。

ゲート電圧制御回路５は、昇圧動作の開始する前に、接地電圧をＰＭＯＳトランジスタ４．ｋのゲートに与えることによって、ＰＭＯＳトランジスタ４．ｋをオン状態にする。このとき、昇圧ノードＰｋには、ＮＭＯＳトランジスタ３．ｋおよびＰＭＯＳトランジスタ４．ｋを介して電源電圧ＶＤＤが供給されることになる。したがって、容量素子１．ｋは、電源電圧ＶＤＤからＮＭＯＳトランジスタ３．１の閾値電圧Ｖｔｈを減じた電圧ＶＤＤ−Ｖｔｈまで初期充電される。

昇圧動作の開始後に、ゲート電圧制御回路５は、電源電圧ＶＤＤより高電圧の外部電源電圧ＶＣＣをＰＭＯＳトランジスタ４．ｋのゲートに与える。この場合の電源電圧ＶＣＣは、ＰＭＯＳトランジスタ４．ｋをオフさせるのに十分なゲート電圧である。これによって、ＰＭＯＳトランジスタ４．ｋのオフリーク電流を減少させることができる。

ゲート電圧制御回路５は、例えば図２に示すようにコンパレータで構成することができる。コンパレータは、出力端子Ｖｏｕｔの電圧と入力端子Ｖｉｎの電圧とをモニターし、出力端子Ｖｏｕｔの電圧が入力端子Ｖｉｎの電圧より大きくなった場合に、ＰＭＯＳトランジスタ４．ｋのゲートに電圧ＶＣＣを印加する。

図３は、伝達用ＮＭＯＳトランジスタ２．ｋの構造を模式的に示す断面図である。図１、図２のチャージポンプ回路３０では、バックゲートバイアス効果を抑制するために、ＮＭＯＳトランジスタ２．ｋのドレインとバックゲートとが接続されている。このため、ＮＭＯＳトランジスタ２のバックゲートを相互に電気的に分離する必要がある。そこで、ＮＭＯＳトランジスタ２．ｋは、図３に示すようなトリプルウェルの構造となっている。

図３を参照して、トリプルウェル構造では、Ｐ型基板１００上にＮウェル１１０が設けられ、さらに、Ｎウェル１１０上にＰウェル１２０が設けられる。ＮＭＯＳトランジスタ２．ｋは、Ｐウェル１２０上に形成される。Ｐウェル１２０内のＮ＋拡散層１２２，１２３が、ドレインおよびソースとして用いられる。ドレイン領域であるＮ＋拡散層１２２は、Ｐウェル１２０内のＰ＋拡散層１２１およびＮウェル１１０内のＮ＋拡散層１１１と接続される。これによって、ＮＭＯＳトランジスタ２．ｋのドレインとバックゲートとが接続される。昇圧時には、昇圧されたＮウェル１１０と接地されたＰ型基板１００とが逆バイアスになるので、Ｎウェル１１０およびＰウェル１２０はＰ型基板１００と電気的に分離される。

図４は、チャージポンプ回路３０に印加されるクロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢの波形を模式的に示すタイミング図である。図４の上側の波形がクロック信号ＣＬＫの波形を示し、下側の波形が反転クロック信号ＣＬＫＢの波形を示す。図４に示すように、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢは、ともに、０と電源電圧ＶＤＤとの間で振動する矩形波である。

次に、上記構成のチャージポンプ回路３０の動作を説明する前に、基本的なチャージポンプ回路の動作について説明する。

図５は、チャージポンプ回路の基本動作を説明するための図である。また、図６は、図５のチャージポンプ回路４０に含まれる１つの昇圧セルＣＣｋの構成を示す回路図である。

図５、図６に示すチャージポンプ回路４０は、IEEE Journal of Solid-State Circuits、vol.SC-11、No.3、June 1976、p.374-378に記載のチャージポンプ回路であり、一般にＤｉｃｋｓｏｎチャージポンプ回路と呼ばれる。チャージポンプ回路４０は、チャージポンプ回路の基本構成を示すものであり、電荷を充電するための容量素子１２（１２．１〜１２．ｎ）と、電荷を転送するための伝達用ＮＭＯＳトランジスタ１３（１３．１〜１３．ｎ）とを含む。容量素子１２およびＮＭＯＳトランジスタ１３は、図１の容量素子１および伝達用ＮＭＯＳトランジスタ２にそれぞれ対応する。以下、図５、図６を参照して、Ｄｉｃｋｓｏｎチャージポンプ回路４０の構成と動作について説明する。

チャージポンプ回路４０は、入力端子Ｖｉｎと出力端子Ｖｏｕｔとの間に図６の昇圧セルＣＣｋ（ただし、ｋは１〜ｎの整数）がｎ個直列に接続された構成である。各昇圧セルＣｋは、容量素子１２．ｋと、伝達用ＮＭＯＳトランジスタ１３．ｋとを含む。伝達用ＮＭＯＳトランジスタ１３．ｋのゲートとドレインとが接続され、ソースが昇圧ノードＰｋに接続される。伝達用ＮＭＯＳトランジスタ１３．ｋのドレインは前段の昇圧セルＣＣｋ−１の昇圧ノードＰｋ−１（ただし、ｋ＝１の場合は入力端子Ｖｉｎ）に接続される。

また、昇圧ノードＰｋには、容量素子１２．ｋの一端が接続される。最終段（ｋ＝ｎ）の容量素子１２．ｎを除く容量素子１２．１〜１２．ｎ−１の他端には、チャージポンプを駆動するために、図４に示すようなクロック信号ＣＬＫとＣＬＫを反転した反転クロック信号ＣＬＫＢとが印加される。クロック信号ＣＬＫ,ＣＬＫＢは直列接続された昇圧セルＣＣ１〜ＣＣｎに対して交互に印加される。チャージポンプ回路４０は、入力された電荷を各昇圧セルＣＣ１〜ＣＣｎに順番に伝達することで、最終的に出力端子Ｖｏｕｔに接続された最終段の容量素子１２．ｎに電荷を充電し、昇圧電圧を得る。

次に、図４および図５を参照して、上記チャージポンプ回路４０の動作について説明する。チャージポンプ回路４０の入力端子Ｖｉｎには、電源電圧ＶＤＤが入力されている。

まず、図４の時刻ｔ１では、初段（ｋ＝１）の昇圧セルＣＣ１の昇圧ノードＰ１に印加された反転クロック信号ＣＬＫＢはＬレベル（０Ｖ）になる。このとき、伝達用ＮＭＯＳトランジスタ１３．１を介して、容量素子１２．１は、電源電圧ＶＤＤと伝達用ＮＭＯＳトランジスタ１３の閾値電圧Ｖｔｈとの差である電圧ＶＤＤ−Ｖｔｈまで充電される。

次に、図４の時刻ｔ２では、反転クロック信号ＣＬＫＢがＨレベル（ＶＤＤ）になることによって、昇圧ノードＰ１の電圧が持ち上げられる。このときの持ち上げられた電圧Ｖｃｌｋは、各容量素子１２の容量をＣｐとし、各昇圧ノードＰｋの浮遊容量をＣｆとすると、
Ｖｃｌｋ＝ＶＤＤ×Ｃｐ／（Ｃｐ＋Ｃｆ） …(1)
と表わされる。

持ち上げられた電圧は、伝達用ＮＭＯＳトランジスタ１３．２を介して２段目（ｋ＝２）の容量素子１２．２に充電され、初段の容量素子１２．１と２段目の容量素子１２．２の電圧がつりあうまで電荷の移動が行われる。同様の動作を繰り返すことで最終的に２段目の昇圧ノードＰ２の電圧はＶＤＤ−Ｖｔｈ＋Ｖｃｌｋ−Ｖｔｈとなる。時刻ｔ３以降、各昇圧セルＣＣｋで上記動作を繰り返すことで各昇圧ノードＰｋの電圧が上昇し、ｎ段チャージポンプの最終段（ｋ＝ｎ）の容量素子１２．ｎにはＶＤＤ−Ｖｔｈ+（Ｖｃｌｋ−Ｖｔｈ）×ｎの電圧が充電される。

次に、実施の形態１のチャージポンプ回路３０の動作を説明する。図１、図２を参照して、チャージポンプ回路３０は、図５のチャージポンプ回路４０に、初期充電用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４を付加した構成となっている。したがって、チャージポンプ回路３０は、図５のチャージポンプ回路４０の機能に加えて、次のような機能を有する。

まず、電源投入直後に各昇圧セルＣｋの容量素子１．ｋは、初期充電用のＮＭＯＳトランジスタ３．ｋおよびＰＭＯＳトランジスタ４．ｋを介して充電電流が流れることによって、ＶＤＤ−Ｖｔｈまで充電される。このため、昇圧動作初期にＶＤＤ−Ｖｔｈまで昇圧する必要がなくなるので、昇圧初期の昇圧時間が短縮される。

さらに、チャージポンプ回路３０では、昇圧動作によって出力電圧が上昇した場合に、各昇圧セルＣｋごとに容量素子１．ｋから入力端子Ｖｉｎへ流れる電流がＰＭＯＳトランジスタ４．ｋによって制限される。この結果、ＰＭＯＳトランジスタ４のドレイン・ソース間に電位差が発生するので、初期充電用ＮＭＯＳトランジスタ３のドレイン・ソース間の電圧の上昇は抑えられる。したがって、閾値電圧Ｖｔｈの低いＭＯＳＦＥＴを用いる場合にも、オフリークによる容量素子１．ｋから入力端子Ｖｉｎへの電荷の移動が抑制される。したがって、チャージポンプ回路３０では、最終的に得られる昇圧電圧の低下を防ぐことができる。

ここで、初期充電時には、ＰＭＯＳトランジスタ４およびＮＭＯＳトランジスタ３を介して容量素子１へ電荷が充電される。このとき、ＰＭＯＳトランジスタ４のオン抵抗によって初期電荷が初期充電の機能を低下させないためにＰＭＯＳトランジスタ４のゲート幅は、初期充電用ＮＭＯＳトランジスタ３のゲート幅より大きく設定する。好ましくは、ＰＭＯＳトランジスタ４のゲート幅をＮＭＯＳトランジスタ３の１０倍以上とする。

［実施の形態１の変形例］
図７は、図１のチャージポンプ回路３０の変形例であるチャージポンプ回路３１の構成を示す回路図である。図７のチャージポンプ回路３１は、図１の伝達用ＮＭＯＳトランジスタ２（２．１〜２．ｎ）に代えてＰＭＯＳトランジスタ６（６．１〜６．ｎ）を含む点で、実施の形態１のチャージポンプ回路３０と異なる。さらに、チャージポンプ回路３１は、図１の初期充電用のＮＭＯＳトランジスタ３（３．１〜３．ｎ）に代えてＰＭＯＳトランジスタ７（７．１〜７．ｎ）を含む点で、実施の形態１のチャージポンプ回路３０と異なる。このように、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更しても、チャージポンプ回路３１は、図１のチャージポンプ回路３０と同様の動作をし、同様の効果を奏する。

図７の場合、各ＰＭＯＳトランジスタ６．ｋ（ただし、ｋは１〜ｎの整数）のドレインとゲートとバックゲートとが互いに接続されるとともに、各ＰＭＯＳトランジスタ６．ｋのドレインは昇圧ノードＰｋにも接続される。ＰＭＯＳトランジスタ６．ｋのソースは、前段の昇圧ノードＰｋ−１に接続される（ｋ＝１の場合は、入力端子Ｖｉｎに接続される）。また、各ＰＭＯＳトランジスタ７．ｋのドレインとゲートとバックゲートとが互いに接続されるとともに、各ＰＭＯＳトランジスタ７．ｋのドレインは昇圧ノードＰｋにも接続される。各ＰＭＯＳトランジスタ７．ｋのソースは、ＰＭＯＳトランジスタ４．ｋのドレインに接続される。図７のその他の点は、図１のチャージポンプ回路３０と同様であるので、共通する部分には同一の参照符号を付して説明を繰返さない。

図８は、伝達用ＰＭＯＳトランジスタ６．ｋの構造を模式的に示す断面図である。図７のチャージポンプ回路３０では、バックゲートバイアス効果を受けないようにするため、ＰＭＯＳトランジスタ６．ｋのドレインとバックゲートとが接続されている。したがって、ＰＭＯＳトランジスタ６のバックゲートを相互に電気的に分離するために、ＰＭＯＳトランジスタ６．ｋは、図８に示すようなＮウェルの構造となっている。

図８を参照して、Ｎウェル１１０はＰ型基板１００上に設けられ、ＰＭＯＳトランジスタ６．ｋは、Ｎウェル１１０上に形成される。Ｎウェル１１０内のＰ＋拡散層１１２，１１３が、ドレインおよびソースとして用いられる。ドレイン領域であるＰ＋拡散層１１２は、Ｎウェル１１０内のＮ＋拡散層１１１と接続される。これによって、ＰＭＯＳトランジスタ６．ｋのドレインとバックゲートとが接続される。昇圧時には、昇圧されたＮウェル１１０と接地されたＰ型基板１００とが逆バイアスとなるので、Ｎウェル１１０はＰ型基板１００と電気的に分離される。

［実施の形態２］
図９は、本発明の実施の形態２のチャージポンプ回路３２の構成を示す回路図である。図９を参照して、チャージポンプ回路３２は、電荷を充電するための容量素子１（１．１〜１．ｎ）と、電荷を転送するための伝達用ＮＭＯＳトランジスタ２（２．１〜２．ｎ）と、初期充電用のＮＭＯＳトランジスタ３（３．１〜３．ｎ）およびＰＭＯＳトランジスタ４（４．１〜４．ｎ）とを含む。チャージポンプ回路３２は、図１のゲート電圧制御回路を含まず、これに代えてＰＭＯＳトランジスタ４の各ゲートを出力端子に接続している点で、図１のチャージポンプ回路３０と異なる。容量素子１、伝達用ＮＭＯＳトランジスタ２、初期充電用ＮＭＯＳトランジスタ３の構成および接続は実施の形態１と同様であるため説明を繰返さない。

実施の形態１の場合と同様に、各ＰＭＯＳトランジスタ４．ｋ（ただし、ｋは１〜ｎの整数）のソースは、入力端子Ｖｉｎに接続される。また、各ＰＭＯＳトランジスタ４．ｋのドレインおよびバックゲートが相互に接続される。各ＰＭＯＳトランジスタ４．ｋのドレインは、初期充電用ＮＭＯＳトランジスタ３．ｋのドレインに接続される。

実施の形態１と異なる点は、各ＰＭＯＳトランジスタ４．ｋのゲートが出力端子Ｖｏｕｔに接続されている点である。したがって、昇圧動作開始前の初期状態では、出力端子Ｖｏｕｔの電圧が０であるので、各ＰＭＯＳトランジスタ４．ｋのゲート電圧が０となる。この結果、ＰＭＯＳトランジスタ４．ｋはオン状態になるので、容量素子１は、ＰＭＯＳトランジスタ４およびＮＭＯＳトランジスタ３を介して初期充電されることになる。なお、初期充電の機能を低下させないために、ＰＭＯＳトランジスタ４のゲート幅は、ＮＭＯＳトランジスタ３のゲート幅より大きいこと、好ましくは１０倍以上であることが望ましい。

一方、昇圧動作開始後に、出力端子Ｖｏｕｔの電圧が入力端子Ｖｉｎの電圧よりも高くなると、ＰＭＯＳトランジスタ４．ｋはオフ状態になる。このように、チャージポンプ回路３２のうち最も電圧が高い最終段（ｋ＝ｎ）の出力端子Ｖｏｕｔの電圧をゲート電圧として利用することによって、ＰＭＯＳトランジスタ４を確実にオフ状態にすることができる。したがって、オフリーク電流の低減が可能となる。また、図１のゲート電圧制御回路５を必要としないため、実施の形態１と比較して回路規模を小さくできる。

［実施の形態２の変形例］
図１０は、図９のチャージポンプ回路３２の変形例であるチャージポンプ回路３３の構成を示す回路図である。図１０のチャージポンプ回路３３は、図９の伝達用ＮＭＯＳトランジスタ２（２．１〜２．ｎ）に代えてＰＭＯＳトランジスタ６（６．１〜６．ｎ）を含む点で、実施の形態２のチャージポンプ回路３２と異なる。さらに、チャージポンプ回路３３は、図９の初期充電用のＮＭＯＳトランジスタ３（３．１〜３．ｎ）に代えてＰＭＯＳトランジスタ７（７．１〜７．ｎ）を含む点で、実施の形態２のチャージポンプ回路３２と異なる。このように、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更しても、チャージポンプ回路３３は、図９のチャージポンプ回路３２と同様の動作をし、同様の効果を奏する。

図１０の場合、各ＰＭＯＳトランジスタ６．ｋ（ただし、ｋは１〜ｎの整数）のドレインとゲートとバックゲートとが互いに接続されるとともに、各ＰＭＯＳトランジスタ６．ｋのドレインは昇圧ノードＰｋにも接続される。ＰＭＯＳトランジスタ６．ｋのソースは、前段の昇圧ノードＰｋ−１に接続される（ｋ＝１の場合は、入力端子Ｖｉｎに接続される）。また、各ＰＭＯＳトランジスタ７．ｋのドレインとゲートとバックゲートとが互いに接続されるとともに、各ＰＭＯＳトランジスタ７．ｋのドレインは昇圧ノードＰｋにも接続される。各ＰＭＯＳトランジスタ７．ｋのソースは、ＰＭＯＳトランジスタ４．ｋのドレインに接続される。図１０のその他の点は、図９のチャージポンプ回路３２と同様であるので、共通する部分には同一の参照符号を付して説明を繰返さない。

［実施の形態３］
図１１は、本発明の実施の形態３のチャージポンプ回路３４の構成を示す回路図である。図１１のチャージポンプ回路３４は、本発明の実施の形態２の構成を４相クロック駆動のチャージポンプ回路に適用したものである。

図１１を参照して、チャージポンプ回路３４は、実施の形態２の場合と同様に、電荷を充電するための容量素子１（１．１〜１．ｎ）と、容量素子１に電荷を転送するための伝達用ＮＭＯＳトランジスタ２（２．１〜２．ｎ）と、初期充電用のＮＭＯＳトランジスタ３（３．１〜３．ｎ）およびＰＭＯＳトランジスタ４（４．１〜４．ｎ）とを含む。一方、実施の形態２の場合と異なり、チャージポンプ回路３４は、さらに、伝達用ＮＭＯＳトランジスタ２（２．１〜２．ｎ）のゲートにそれぞれ接続される容量素子２１（２１．１〜２１．ｎ）と、容量素子２１に電荷を転送するための補助伝達用ＮＭＯＳトランジスタ２２（２１．１〜２１．ｎ）とを含む。

チャージポンプ回路３４は、入力端子Ｖｉｎと出力端子Ｖｏｕｔとの間にｎ個の昇圧セルが直列に接続された構成と考えることができる。ｋ段目の昇圧セル（ただし、ｋは１〜ｎの整数）は、容量素子１．ｋ、ＮＭＯＳトランジスタ２．ｋ、ＮＭＯＳトランジスタ３、ＰＭＯＳトランジスタ４．ｋ、容量素子２１．ｋ、およびＮＭＯＳトランジスタ２２．ｋを含む。まず、これらの接続について説明する。

伝達用ＮＭＯＳトランジスタ２．ｋのドレインとバックゲートとは、前段の昇圧ノードＰｋ−１（ただし、ｋ＝１の場合は入力端子Ｖｉｎ）に接続される。ＮＭＯＳトランジスタ２．ｋのソースは昇圧ノードＰｋに接続される。

補助伝達用ＮＭＯＳトランジスタ２２．ｋのドレインとバックゲートとは、前段の昇圧ノードＰｋ−１（ただし、ｋ＝１の場合は入力端子Ｖｉｎ）に接続される。ＮＭＯＳトランジスタ２２．ｋのソースは、ＮＭＯＳトランジスタ２２．ｋのゲートに接続される。また、ＮＭＯＳトランジスタ２２．ｋのゲートは昇圧ノードＰｋに接続される。

容量素子１．ｋの一端は昇圧ノードＰｋに接続される。最終段（ｋ＝ｎ）を除いて、奇数段の容量素子１の他端にはクロック信号＃１（第１のクロック信号）が供給され、偶数段の容量素子１の他端にはクロック信号＃３（第２のクロック信号）が供給される。最終段の容量素子１．ｎの他端は接地される。

容量素子２１．ｋの一端は、伝達用ＮＭＯＳトランジスタ２．ｋのゲートに接続される。また、奇数段の容量素子２１の他端にはクロック信号＃４（第３のクロック信号）が供給され、偶数段の容量素子２１の他端にはクロック信号＃２（第４のクロック信号）が供給される。

初期充電用のＮＭＯＳトランジスタ３．ｋおよびＰＭＯＳトランジスタ４．ｋの接続については、実施の形態２と同様であるので説明を繰返さない。

次に、実施の形態３のチャージポンプ回路３４の動作について説明する。
図１２は、チャージポンプ回路３４に印加されるクロック信号＃１〜＃４の波形を模式的に示すタイミング図である。図１２は、上から順に、クロック信号＃１，＃２，＃３，＃４をそれぞれ示す。クロック信号＃１〜＃４は、いずれも０と電源電圧ＶＤＤとの間で振動する矩形波である。クロック信号＃１はクロック信号＃４と逆位相であり、クロック信号＃２はクロック信号＃３と逆位相である。また、クロック信号＃１は、クロック信号＃２と同周期であり、クロック信号＃２が立上がる前に立上がり、クロック信号＃４が立下がった後に立下がる。

図１１，図１２を参照して、時刻ｔ１以前に、１段目の容量素子１．１が充電されているとする。また、クロック信号＃３がＨレベルであるので、ＮＭＯＳトランジスタ２２．２はオン状態である。この状態で、時刻ｔ１にクロック信号＃１がＨレベルになるので、容量素子１．１の電圧が持ち上げられて、ゲート充電用の容量素子２１．２が充電される。

次の時刻ｔ２では、クロック信号＃１がＨレベルの状態で、クロック信号＃２がＨレベルになり、クロック信号＃３がＬレベルになる。この結果、ＮＭＯＳトランジスタ２．２のゲート電圧が持ち上げられるので、ＮＭＯＳトランジスタ２．２が導通する。そうすると、容量素子１．１の電荷がＮＭＯＳトランジスタ２．２を通って２段目の容量素子１．２に転送される。

次の時刻ｔ３で、クロック信号＃１がＨレベルの状態で、クロック信号＃２がＬレベルになり、クロック信号＃３がＨレベルになる。これによって、２段目の容量素子１．２の電圧が持ち上げられて、ゲート充電用の容量素子２１．３が充電される。

次の時刻ｔ４では、クロック信号＃３がＨレベルの状態で、クロック信号＃１がＨレベルになり、クロック信号＃４がＬレベルになる。この結果、ＮＭＯＳトランジスタ２．３のゲート電圧が持ち上げられるので、ＮＭＯＳトランジスタ２．３が導通する。そうすると、容量素子１．２の電荷がＮＭＯＳトランジスタ２．３を通って３段目の容量素子１．３に転送される。

次の時刻ｔ５で、クロック信号＃３がＨレベルの状態で、クロック信号＃１がＬレベルになり、クロック信号＃４がＨレベルになる。これによって、３段目の容量素子の１．３の電圧が持ち上げられて、ゲート充電用の容量素子２１．４が充電される。以下、同様の動作を繰返すことによって、実施の形態２の２相クロック方式の場合よりも高効率で電源電圧を昇圧することができる。

ここで、実施の形態２の場合と同様に、初期充電用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４を介して、電源投入直後に各容量素子１．ｋがＶＤＤ−Ｖｔｈまで充電される。このため、昇圧動作初期にＶＤＤ−Ｖｔｈまでは昇圧する必要がなく、昇圧初期の昇圧時間が短縮される。

さらに、チャージポンプ回路３４の昇圧開始後に出力電圧が上昇した場合には、各容量素子１．ｋから入力端子Ｖｉｎへ流れるリーク電流がＰＭＯＳトランジスタ４によって制限される。このように、ＭＯＳＦＥＴが閾値電圧Ｖｔｈが低い場合であってもオフリーク電流が抑制されるので、実施の形態２の場合と同様に、最終的に得られる昇圧電圧の低下を防ぐことができる。

［比較例との対比］
図１３は、実施の形態２のチャージポンプ回路３２の比較例であるチャージポンプ回路４１の構成を示す回路図である。

また、図１４は、図１３のチャージポンプ回路４１に含まれる１つの昇圧セルＣＣＣｋの構成を示す回路図である。チャージポンプ回路４１は、入力端子Ｖｉｎと出力端子Ｖｏｕｔの間に複数の昇圧セルＣＣＣｋ（ただし、ｋは１〜ｎの整数）が直列に接続される。

図１３、図１４を参照して、チャージポンプ回路４１は、電荷を充電するための容量素子１２（１２．１〜１２．ｎ）と、電荷を転送するための伝達用ＮＭＯＳトランジスタ１４（１４．１〜１４．ｎ）と、初期充電用のＮＭＯＳトランジスタ１５（１５．１〜１５．ｎ）とを含む。チャージポンプ回路４１は、図９のチャージポンプ回路３２で、ＰＭＯＳトランジスタ４を含まない構成となっている。すなわち、各ＮＭＯＳトランジスタ１５．ｋのドレインは、図９の場合と異なり、ＰＭＯＳトランジスタ４．ｋを介さずに入力端子Ｖｉｎと直接接続される。したがって、図１３の場合には、昇圧時に、容量素子１２から入力端子ＶｉｎにＮＭＯＳトランジスタ１５を介してオフリーク電流１９が流れる。オフリーク電流１９は、出力電圧が高電圧になるほど増加する。

その他のＮＭＯＳトランジスタ１５の接続については、図９のＮＭＯＳトランジスタ３と同様であるので説明を繰返さない。また、容量素子１２およびＮＭＯＳトランジスタ１４の構成および接続についても、対応する図９の容量素子１およびＮＭＯＳトランジスタ２と同様であるので説明を繰返さない。以下、図１５〜図１７を参照して、図９の実施の形態２のチャージポンプ回路３２のシミュレーション結果と図１３の比較例のチャージポンプ回路４１のシミュレーション結果とを比較する。

図１５は、昇圧電圧に対する各昇圧セルの初期充電用ＮＭＯＳトランジスタのリーク電流を表すグラフである。図１５の横軸は昇圧電圧（図９、図１５の出力端子Ｖｏｕｔの電圧）を表わし、図１５の縦軸は初期充電用ＮＭＯＳトランジスタ（図９の参照符号３、図１５の参照符号１５）のリーク電流を表わす。図１５に示すように、実施の形態２のチャージポンプ回路３２を用いた場合のリーク電流（図１５の実線８）は、比較例のチャージポンプ回路４１の場合のリーク電流（図１５の破線９）に比べて低減している。特に、昇圧電圧が高くなるほど、両者の差が顕著である。

図１６は、昇圧開始から昇圧完了までのチャージポンプ回路の昇圧電圧の時間変化を表わすグラフである。図１６に示すように、昇圧電圧の立上がり時の昇圧速度について比較すると、実施の形態２のチャージポンプ回路３２を用いた場合（図１６の実線１０）の昇圧速度は、比較例のチャージポンプ回路４１を用いた場合（図１６の破線１１）の昇圧速度と同等である。一方、昇圧完了時の到達電圧については、実施の形態２のチャージポンプ回路３２を用いた場合（図１６の実線１０）の到達電圧は、比較例のチャージポンプ回路４１を用いた場合（図１６の破線１１）の到達電圧より大きい。このように、実施の形態２のチャージポンプ回路３２では、最終的に得られる昇圧電圧の低下を防止することができることがわかる。

図１７は、昇圧開始から昇圧完了までのチャージポンプ回路の昇圧電圧の時間変化を表わすグラフである。図１７では、図５のＤｉｃｋｓｏｎチャージポンプ回路４０のシミュレーション結果（図１７の実線１６）と、図１３の比較例のチャージポンプ回路４１のシミュレーション結果（図１７の破線１７）とを比較している。

図１７に示すように、昇圧電圧の立上がり時の昇圧速度については、比較例のチャージポンプ回路４１（図１７の破線１７）の昇圧速度は、Ｄｉｃｋｓｏｎチャージポンプ回路４０（図１７の実線１６）の昇圧速度よりも速い。この理由は、比較例のチャージポンプ回路４１では、昇圧開始前に容量素子１に初期充電を行っているからである。一方、昇圧完了時の到達電圧については、比較例のチャージポンプ回路４１（図１７の破線１７）の到達電圧は、Ｄｉｃｋｓｏｎチャージポンプ回路４０（図１７の実線１６）の到達電圧より低い。この理由は、比較例のチャージポンプ回路４１では、初期充電用のＮＭＯＳトランジスタ１５を介したオフリーク電流１９が無視できないからである。したがって、本発明によれば、比較例のチャージポンプ回路４１と同等の昇圧速度を達成するとともに、比較例のチャージポンプ回路４１に観測される昇圧電圧の低下を防止できることがわかる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１のチャージポンプ回路３０の構成を示す回路図である。 図１のチャージポンプ回路３０に含まれる１つの昇圧セルＣｋの構成を示す回路図である。 伝達用ＮＭＯＳトランジスタ２．ｋの構造を模式的に示す断面図である。 チャージポンプ回路３０に印加されるクロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢの波形を模式的に示すタイミング図である。 チャージポンプ回路の基本動作を説明するための図である。 図５のチャージポンプ回路４０に含まれる１つの昇圧セルＣＣｋの構成を示す回路図である。 図１のチャージポンプ回路３０の変形例であるチャージポンプ回路３１の構成を示す回路図である。 伝達用ＰＭＯＳトランジスタ６．ｋの構造を模式的に示す断面図である。 本発明の実施の形態２のチャージポンプ回路３２の構成を示す回路図である。 図９のチャージポンプ回路３２の変形例であるチャージポンプ回路３３の構成を示す回路図である。 本発明の実施の形態３のチャージポンプ回路３４の構成を示す回路図である。 チャージポンプ回路３４に印加されるクロック信号＃１〜＃４の波形を模式的に示すタイミング図である。 実施の形態２のチャージポンプ回路３２の比較例であるチャージポンプ回路４１の構成を示す回路図である。 図１３のチャージポンプ回路４１に含まれる１つの昇圧セルＣＣＣｋの構成を示す回路図である。 昇圧電圧に対する各昇圧セルの初期充電用ＮＭＯＳトランジスタのリーク電流を表すグラフである。 昇圧開始から昇圧完了までのチャージポンプ回路の昇圧電圧の時間変化を表わすグラフである。 昇圧開始から昇圧完了までのチャージポンプ回路の昇圧電圧の時間変化を表わすグラフである。

符号の説明

１，２１ 容量素子、２ 伝達用ＮＭＯＳトランジスタ、３ 初期充電用ＮＭＯＳトランジスタ、４ 初期充電量ＰＭＯＳトランジスタ、５ ゲート電圧制御回路、６ 伝達用ＰＭＯＳトランジスタ、７ 初期充電用ＮＭＯＳトランジスタ、２２ 補助伝達用ＮＭＯＳトランジスタ、３０〜３４ チャージポンプ回路、ＣＬＫ クロック信号、ＣＬＫＢ 反転クロック信号、ＧＮＤ 接地ノード、Ｐｋ 昇圧ノード、ＶＣＣ 外部電源電圧、ＶＤＤ 電源電圧、Ｖｉｎ 入力端子、Ｖｏｕｔ 出力端子、Ｖｔｈ 閾値電圧。

Claims (8)

1. 第１の電源電圧を受ける入力端子と出力端子との間に直列に接続され、各々が前記入力端子から前記出力端子の方向へ電荷を転送する複数の第１のトランジスタと、
   前記複数の第１のトランジスタにそれぞれ対応して設けられ、各々が対応する第１のトランジスタの出力ノードに接続され、転送された電荷を蓄積する複数の容量素子と、
   前記複数の第１のトランジスタにそれぞれ対応して設けられ、各々のカソードが対応する第１のトランジスタの出力ノードに接続される複数の整流素子と、
   前記複数の整流素子にそれぞれ対応して設けられ、各々のドレインが対応する整流素子のアノードに接続され、各々のソースが前記第１の電源電圧を受けるＰチャネルのＭＯＳ型の複数の第２のトランジスタと、
   前記第１の電源電圧より高い第２の電源電圧を受け、前記複数の第１のトランジスタによる電荷の転送開始後に、前記複数の第２のトランジスタの各ゲートに前記第２の電源電圧を出力する制御回路とを備える、チャージポンプ回路。
2. 前記制御回路は、前記出力端子の電圧を検出し、前記出力端子の電圧が前記第１の電源電圧よりも大きい場合に、前記複数の第２のトランジスタの各ゲートに前記第２の電源電圧を出力する、請求項１に記載のチャージポンプ回路。
3. 第１の電源電圧を受ける入力端子と出力端子との間に直列に接続され、各々が前記入力端子から前記出力端子の方向へ電荷を転送する複数の第１のトランジスタと、
   前記複数の第１のトランジスタにそれぞれ対応して設けられ、各々が対応する第１のトランジスタの出力ノードに接続され、転送された電荷を蓄積する複数の容量素子と、
   前記複数の第１のトランジスタにそれぞれ対応して設けられ、各々のカソードが対応する第１のトランジスタの出力ノードに接続される複数の整流素子と、
   前記複数の整流素子にそれぞれ対応して設けられ、各々のドレインが対応する整流素子のアノードに接続され、各々のソースが前記第１の電源電圧を受け、各々のゲートが前記出力端子に接続される、ＰチャネルのＭＯＳ型の複数の第２のトランジスタとを備える、チャージポンプ回路。
4. 前記複数の整流素子の各々は、ゲートとドレインとが互いに接続されたＭＯＳ型のトランジスタであり、
   前記複数の第２のトランジスタの各ゲート幅は、前記複数の整流素子の各ゲート幅よりも大きい、請求項１〜３のいずれか１項に記載のチャージポンプ回路。
5. 前記複数の第１のトランジスタの各々は、ゲートとドレインとが互いに接続されたＭＯＳ型のトランジスタであり、
   前記複数の容量素子は、前記出力端子に接続された第１のトランジスタに対応する第１の容量素子と、前記第１の容量素子以外の複数の第２の容量素子とを含み、
   奇数段の第１のトランジスタの出力ノードに一端が接続された第２の容量素子の他端は、第１のクロック信号を受け、
   偶数段の第１のトランジスタの出力ノードに一端が接続された第２の容量素子の他端は、前記第１のクロック信号と逆位相の第２のクロック信号を受ける、請求項４に記載のチャージポンプ回路。
6. 前記複数の第１、第２のトランジスタおよび前記複数の整流素子の各々は、バックゲートとドレインとが互いに接続される、請求項５に記載のチャージポンプ回路。
7. 前記チャージポンプ回路は、第１〜第４のクロック信号を受け、
   前記第１のクロック信号は、前記第３のクロック信号と逆位相であり、
   前記第２のクロック信号は、前記第４のクロック信号と逆位相であり、
   前記第１のクロック信号は、前記第４のクロック信号と同周期であり、前記第４クロック信号が立上がる前に立上がり、前記第４のクロック信号が立下がった後に立下がり、
   前記複数の第１のトランジスタの各々は、ＮチャネルのＭＯＳ型のトランジスタであり、
   前記複数の容量素子は、前記出力端子に接続された第１のトランジスタに対応する第１の容量素子と、前記第１の容量素子以外の複数の第２の容量素子とを含み、
   奇数段の第１のトランジスタの出力ノードに一端が接続された第２の容量素子の他端は、前記第１のクロック信号を受け、
   偶数段の第１のトランジスタの出力ノードに一端が接続された第２の容量素子の他端は、前記第２のクロック信号を受け、
   前記チャージポンプ回路は、
   前記複数の第１のトランジスタにそれぞれ対応して設けられ、各々が対応する第１のトランジスタのゲートとドレインの間に接続され、各々のゲートが対応する第１のトランジスタのソースに接続されるＮチャネルのＭＯＳ型の複数の第３のトランジスタと、
   前記複数の第１のトランジスタにそれぞれ対応して設けられる複数の第３の容量素子とをさらに備え、
   奇数段の第１のトランジスタに対応する第３の容量素子の一端は、対応する第１のトランジスタのゲートに接続され、他端は前記第３のクロック信号を受け、
   偶数段の第１のトランジスタに対応する第３の容量素子の一端は、対応する第１のトランジスタのゲートに接続され、他端は前記第４のクロック信号を受ける、請求項４に記載のチャージポンプ回路。
8. 前記複数の第１〜第３のトランジスタおよび前記複数の整流素子の各々は、バックゲートとドレインとが互いに接続される、請求項７に記載のチャージポンプ回路。

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