JP2009225580A - チャージポンプ回路 - Google Patents
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Abstract
【課題】昇圧時間を短縮させるとともに、最終的に得られる昇圧電圧の低下を防止することができるチャージポンプ回路を提供する。
【解決手段】昇圧動作の開始前に、初期充電用の整流素子3およびトランジスタ4を介して容量素子1を初期充電する。昇圧動作の開始後には、初期充電用のトランジスタ4のゲートに電源電圧より高い電圧が印加されるので、初期充電用のトランジスタ4のオフリーク電流が減少する。この結果、最終的に得られる昇圧電圧の低下を防止することができる。
【選択図】図1
【解決手段】昇圧動作の開始前に、初期充電用の整流素子3およびトランジスタ4を介して容量素子1を初期充電する。昇圧動作の開始後には、初期充電用のトランジスタ4のゲートに電源電圧より高い電圧が印加されるので、初期充電用のトランジスタ4のオフリーク電流が減少する。この結果、最終的に得られる昇圧電圧の低下を防止することができる。
【選択図】図1
Description
本発明は、電源電圧を昇圧するためのチャージポンプ回路に関する。
従来から、半導体不揮発性記憶装置では、信号の書込や消去時に電源電圧よりも高い電圧を必要とするため、複数の昇圧セルを直列に接続した昇圧回路(チャージポンプ回路)が用いられている(たとえば、特開昭60−251598号公報(特許文献1)参照)。
上記昇圧回路の各昇圧セルは、電荷転送用の伝達トランジスタと充放電用のキャパシタとを含む。伝達トランジスタのドレインとゲートとは、互いに接続されて昇圧セルの入力に用いられ、ソースは昇圧セルの出力として用いられる。初段の昇圧セルの入力には電源電圧が供給される。また、キャパシタの一端は伝達トランジスタのソースに接続され、キャパシタの他端にはクロックが入力される。
さらに、各昇圧セルに初期充電用のトランジスタが設けられる。初期充電用のトランジスタは、そのドレインとゲートとに電源が接続され、そのソースに伝達トランジスタのソースが接続される。これにより、昇圧動作に入る前に、伝達トランジスタのソースには、電源電圧から初期充電用のトランジスタの閾値電圧分下がった電圧が与えられる。したがって、昇圧初期に昇圧回路はその電圧までは充電しなくてすむ(たとえば、特開平11−283392号公報(特許文献2)参照)。
昇圧回路は、昇圧効率を上げ、昇圧速度を速くすることが課題となっている。たとえば、特開平11−283392号公報(特許文献2)に開示される技術では、バックゲートバイアス特性の影響を小さくするため、各昇圧セルの伝達トランジスタは、トリプルウェルの半導体によって構成される。また、特開2000−149582号公報(特許文献3)に開示される昇圧回路では、昇圧速度を速くするために、中間ノードから出力に至る部分が並列化される。この場合、出力電位に応じて昇圧回路の能力が切換えられる。
なお、正電圧に昇圧するためのチャージポンプ回路と同様の構成によって、負電圧の昇圧も行なうことができる(たとえば、特開平7−177729号公報(特許文献4)参照)。
特開昭60−251598号公報
特開平11−283392号公報
特開2000−149582号公報
特開平7−177729号公報
ところで、最近の傾向として、電源電圧の低電圧化が進み、多くの場合、通常用いられるMOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)の閾値電圧よりも低い電源電圧が使用される。このような低い電源電圧でも効率よく半導体回路を動作させるために、より低い閾値電圧のMOSFETを用いる必要がある。
しかしながら、本発明の発明者らは、前述の特開平11−283392号公報(特許文献2)に記載される初期充電用のトランジスタを用いたチャージポンプ回路で、閾値電圧を低くした場合には、次のような問題が生じることを見出している。
チャージポンプ回路では、昇圧動作が進むにつれて各昇圧セルの容量素子に充電される電圧が上昇する。そして、それに伴って初期充電用のMOSトランジスタのドレイン・ソース間の電圧が上昇する。このため、初期充電用のMOSトランジスタのオフリークが増加し、各昇圧セルの容量素子に充電された電荷が、初期充電用のMOSトランジスタを通って電源ノードに放出してしまう。
特に、低い閾値電圧のMOSトランジスタを用いる場合、ドレイン・ソース間電圧が上昇した際に流れるオフリーク電流は、通常の閾値電圧のMOSトランジスタと比較して大きい。このため、オフリーク電流がチャージポンプ回路を流れる電流に対して無視できず、最終的に得られる昇圧電圧が低下することになる。
したがって、本発明の目的は、昇圧時間を短縮させるとともに、最終的に得られる昇圧電圧の低下を防止することができるチャージポンプ回路を提供することである。
本発明は要約すれば、複数の第1のトランジスタと、複数の容量素子と、複数の整流素子と、複数の第2のトランジスタと、制御回路とを備えるチャージポンプ回路である。ここで、複数の第1のトランジスタは、第1の電源電圧を受ける入力端子と出力端子との間に直列に接続される。各第1のトランジスタは、入力端子から出力端子の方向へ電荷を転送する。複数の容量素子は、複数の第1のトランジスタにそれぞれ対応して設けられる。各容量素子は、対応する第1のトランジスタの出力ノードに接続され、転送された電荷を蓄積する。複数の整流素子は、複数の第1のトランジスタにそれぞれ対応して設けられる。複数の整流素子の各カソードは、対応する第1のトランジスタの出力ノードに接続される。複数の第2のトランジスタは、複数の整流素子にそれぞれ対応して設けられるPチャネルのMOS型のトランジスタである。複数の第2のトランジスタの各ドレインは、対応する整流素子のアノードに接続される。複数の第2のトランジスタの各ソースは、第1の電源電圧を受ける。制御回路は、第1の電源電圧より高い第2の電源電圧を受け、複数の第1のトランジスタによる電荷の転送開始後に、複数の第2のトランジスタの各ゲートに第2の電源電圧を出力する。
また、本発明の他の局面によれば、本発明は、複数の第1のトランジスタと、複数の容量素子と、複数の整流素子と、複数の第2のトランジスタとを備えるチャージポンプ回路である。ここで、複数の第1のトランジスタは、第1の電源電圧を受ける入力端子と出力端子との間に直列に接続される。各第1のトランジスタは、入力端子から出力端子の方向へ電荷を転送する。複数の容量素子は、複数の第1のトランジスタにそれぞれ対応して設けられる。各容量素子は、対応する第1のトランジスタの出力ノードに接続され、転送された電荷を蓄積する。複数の整流素子は、複数の第1のトランジスタにそれぞれ対応して設けられる。複数の整流素子の各カソードは、対応する第1のトランジスタの出力ノードに接続される。複数の第2のトランジスタは、複数の整流素子にそれぞれ対応して設けられるPチャネルのMOS型のトランジスタである。複数の第2のトランジスタの各ドレインは、対応する整流素子のアノードに接続される。複数の第2のトランジスタの各ソースは、第1の電源電圧を受ける。複数の第2のトランジスタの各ゲートは、出力端子に接続される。
本発明によれば、昇圧動作の開始前に、各容量素子は、整流素子および第2のトランジスタを介して初期充電されるので、昇圧時間を短縮することができる。さらに、昇圧動作の開始後に、第2のトランジスタのゲートには、前記第1の電源電圧より高い電圧が印加されるので、第2のトランジスタのオフリーク電流を減少させることができる。したがって、最終的に得られる昇圧電圧の低下を防止することができる。
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
[実施の形態1]
図1は、本発明の実施の形態1のチャージポンプ回路30の構成を示す回路図である。図1を参照して、チャージポンプ回路30は電荷を充電するための容量素子1(1.1〜1.n)と、電荷を転送するための伝達用NMOS(NチャネルMOS)トランジスタ2(2.1〜2.n)と、初期充電用のNMOSトランジスタ3(3.1〜3.n)およびPMOS(PチャネルMOS)トランジスタ4(4.1〜4.n)と、ゲート電圧制御回路5とを含む。入力端子Vinには、電源電圧VDDが入力され、電源電圧VDDを昇圧した電圧が出力端子Voutから出力される。また、ゲート電圧制御回路5には、第1の電源電圧VDDより高い電圧の第2の電源電圧VCCが供給されている。
図1は、本発明の実施の形態1のチャージポンプ回路30の構成を示す回路図である。図1を参照して、チャージポンプ回路30は電荷を充電するための容量素子1(1.1〜1.n)と、電荷を転送するための伝達用NMOS(NチャネルMOS)トランジスタ2(2.1〜2.n)と、初期充電用のNMOSトランジスタ3(3.1〜3.n)およびPMOS(PチャネルMOS)トランジスタ4(4.1〜4.n)と、ゲート電圧制御回路5とを含む。入力端子Vinには、電源電圧VDDが入力され、電源電圧VDDを昇圧した電圧が出力端子Voutから出力される。また、ゲート電圧制御回路5には、第1の電源電圧VDDより高い電圧の第2の電源電圧VCCが供給されている。
図2は、図1のチャージポンプ回路30に含まれる1つの昇圧セルCkの構成を示す回路図である。図2は、図1のゲート電圧制御回路5の構成の一例も併せて示している。
図1、図2を参照して、チャージポンプ回路30は、入力端子Vinと出力端子Voutとの間にn個の昇圧セルCk(ただし、nは整数であり、kは1〜nの整数である。以下同様。)が直列に接続された構成と考えることができる。各昇圧セルCkは、容量素子1.kと、伝達用NMOSトランジスタ2.kと、初期充電用のNMOSトランジスタ3.kおよびPMOSトランジスタ4.kとを含む。まず、これらの接続について説明する。
伝達用のNMOSトランジスタ2.kは、そのゲートとドレインとバックゲートとが相互に接続される。NMOSトランジスタ2.kのソースは、昇圧ノードPkに接続される。NMOSトランジスタ2.kのドレインは、前段の昇圧セルCk−1の昇圧ノードPk−1(ただし、k=1の場合は入力端子Vin)に接続される。なお、最終段(k=n)の昇圧ノードPnは、出力端子Voutに対応する。
容量素子1.kの一端は、昇圧ノードPkに接続される。容量素子1.kの他端には、最終段(k=n)の容量素子1.nを除いて、チャージポンプを駆動するためのクロック信号CLK、およびクロック信号CLKを反転した逆位相の反転クロック信号CLKBのいずれか一方が印加される。具体的には、奇数段の昇圧セルC1,C3・・・に設けられた容量素子1.1,1.3・・・の他端は、反転クロック信号CLKB(第1のクロック信号)の入力端子に接続される。偶数段の昇圧セルC2,C4・・・に設けられた容量素子1.2,1.4・・・の他端は、クロック信号CLK(第2のクロック信号)の入力端子に接続される。また、最終段(k=n)の容量素子1.nの他端は、接地ノードGNDに接続される。
初期充電用のNMOSトランジスタ3.kは、ドレインとゲートとバックゲートとが互いに接続される。このような接続はダイオード接続と呼ばれ、NMOSトランジスタ3.kのソースが整流素子のカソードに対応し、NMOSトランジスタ3.kのドレインが整流素子のアノードに対応する。NMOSトランジスタ3.kのソースは、昇圧ノードPkに接続される。ダイオード接続されたNMOSトランジスタの場合、ドレイン・ソース間電圧が閾値電圧Vthより大きい場合にドレインからソースに電流が流れる。
PMOSトランジスタ4.kのドレインは、NMOSトランジスタ3.kのドレインと接続される。PMOSトランジスタ4.kのソースは入力端子Vinに接続され、電源電圧VDDが印加される。また、PMOSトランジスタ4.kのバックゲートとドレインとは、相互に接続される。PMOSトランジスタ4.kのゲートはゲート電圧制御回路5に接続される。なお、初段(k=1)についてはPMOSトランジスタ4.1を除去した構成としても初期充電の効果にほとんど影響がない。この場合、NMOSトランジスタ3.1のドレインが入力端子Vinに接続される。
ゲート電圧制御回路5は、昇圧動作の開始する前に、接地電圧をPMOSトランジスタ4.kのゲートに与えることによって、PMOSトランジスタ4.kをオン状態にする。このとき、昇圧ノードPkには、NMOSトランジスタ3.kおよびPMOSトランジスタ4.kを介して電源電圧VDDが供給されることになる。したがって、容量素子1.kは、電源電圧VDDからNMOSトランジスタ3.1の閾値電圧Vthを減じた電圧VDD−Vthまで初期充電される。
昇圧動作の開始後に、ゲート電圧制御回路5は、電源電圧VDDより高電圧の外部電源電圧VCCをPMOSトランジスタ4.kのゲートに与える。この場合の電源電圧VCCは、PMOSトランジスタ4.kをオフさせるのに十分なゲート電圧である。これによって、PMOSトランジスタ4.kのオフリーク電流を減少させることができる。
ゲート電圧制御回路5は、例えば図2に示すようにコンパレータで構成することができる。コンパレータは、出力端子Voutの電圧と入力端子Vinの電圧とをモニターし、出力端子Voutの電圧が入力端子Vinの電圧より大きくなった場合に、PMOSトランジスタ4.kのゲートに電圧VCCを印加する。
図3は、伝達用NMOSトランジスタ2.kの構造を模式的に示す断面図である。図1、図2のチャージポンプ回路30では、バックゲートバイアス効果を抑制するために、NMOSトランジスタ2.kのドレインとバックゲートとが接続されている。このため、NMOSトランジスタ2のバックゲートを相互に電気的に分離する必要がある。そこで、NMOSトランジスタ2.kは、図3に示すようなトリプルウェルの構造となっている。
図3を参照して、トリプルウェル構造では、P型基板100上にNウェル110が設けられ、さらに、Nウェル110上にPウェル120が設けられる。NMOSトランジスタ2.kは、Pウェル120上に形成される。Pウェル120内のN+拡散層122,123が、ドレインおよびソースとして用いられる。ドレイン領域であるN+拡散層122は、Pウェル120内のP+拡散層121およびNウェル110内のN+拡散層111と接続される。これによって、NMOSトランジスタ2.kのドレインとバックゲートとが接続される。昇圧時には、昇圧されたNウェル110と接地されたP型基板100とが逆バイアスになるので、Nウェル110およびPウェル120はP型基板100と電気的に分離される。
図4は、チャージポンプ回路30に印加されるクロック信号CLKおよび反転クロック信号CLKBの波形を模式的に示すタイミング図である。図4の上側の波形がクロック信号CLKの波形を示し、下側の波形が反転クロック信号CLKBの波形を示す。図4に示すように、クロック信号CLKおよび反転クロック信号CLKBは、ともに、0と電源電圧VDDとの間で振動する矩形波である。
次に、上記構成のチャージポンプ回路30の動作を説明する前に、基本的なチャージポンプ回路の動作について説明する。
図5は、チャージポンプ回路の基本動作を説明するための図である。また、図6は、図5のチャージポンプ回路40に含まれる1つの昇圧セルCCkの構成を示す回路図である。
図5、図6に示すチャージポンプ回路40は、IEEE Journal of Solid-State Circuits、vol.SC-11、No.3、June 1976、p.374-378に記載のチャージポンプ回路であり、一般にDicksonチャージポンプ回路と呼ばれる。チャージポンプ回路40は、チャージポンプ回路の基本構成を示すものであり、電荷を充電するための容量素子12(12.1〜12.n)と、電荷を転送するための伝達用NMOSトランジスタ13(13.1〜13.n)とを含む。容量素子12およびNMOSトランジスタ13は、図1の容量素子1および伝達用NMOSトランジスタ2にそれぞれ対応する。以下、図5、図6を参照して、Dicksonチャージポンプ回路40の構成と動作について説明する。
チャージポンプ回路40は、入力端子Vinと出力端子Voutとの間に図6の昇圧セルCCk(ただし、kは1〜nの整数)がn個直列に接続された構成である。各昇圧セルCkは、容量素子12.kと、伝達用NMOSトランジスタ13.kとを含む。伝達用NMOSトランジスタ13.kのゲートとドレインとが接続され、ソースが昇圧ノードPkに接続される。伝達用NMOSトランジスタ13.kのドレインは前段の昇圧セルCCk−1の昇圧ノードPk−1(ただし、k=1の場合は入力端子Vin)に接続される。
また、昇圧ノードPkには、容量素子12.kの一端が接続される。最終段(k=n)の容量素子12.nを除く容量素子12.1〜12.n−1の他端には、チャージポンプを駆動するために、図4に示すようなクロック信号CLKとCLKを反転した反転クロック信号CLKBとが印加される。クロック信号CLK,CLKBは直列接続された昇圧セルCC1〜CCnに対して交互に印加される。チャージポンプ回路40は、入力された電荷を各昇圧セルCC1〜CCnに順番に伝達することで、最終的に出力端子Voutに接続された最終段の容量素子12.nに電荷を充電し、昇圧電圧を得る。
次に、図4および図5を参照して、上記チャージポンプ回路40の動作について説明する。チャージポンプ回路40の入力端子Vinには、電源電圧VDDが入力されている。
まず、図4の時刻t1では、初段(k=1)の昇圧セルCC1の昇圧ノードP1に印加された反転クロック信号CLKBはLレベル(0V)になる。このとき、伝達用NMOSトランジスタ13.1を介して、容量素子12.1は、電源電圧VDDと伝達用NMOSトランジスタ13の閾値電圧Vthとの差である電圧VDD−Vthまで充電される。
次に、図4の時刻t2では、反転クロック信号CLKBがHレベル(VDD)になることによって、昇圧ノードP1の電圧が持ち上げられる。このときの持ち上げられた電圧Vclkは、各容量素子12の容量をCpとし、各昇圧ノードPkの浮遊容量をCfとすると、
Vclk=VDD×Cp/(Cp+Cf) …(1)
と表わされる。
Vclk=VDD×Cp/(Cp+Cf) …(1)
と表わされる。
持ち上げられた電圧は、伝達用NMOSトランジスタ13.2を介して2段目(k=2)の容量素子12.2に充電され、初段の容量素子12.1と2段目の容量素子12.2の電圧がつりあうまで電荷の移動が行われる。同様の動作を繰り返すことで最終的に2段目の昇圧ノードP2の電圧はVDD−Vth+Vclk−Vthとなる。時刻t3以降、各昇圧セルCCkで上記動作を繰り返すことで各昇圧ノードPkの電圧が上昇し、n段チャージポンプの最終段(k=n)の容量素子12.nにはVDD−Vth+(Vclk−Vth)×nの電圧が充電される。
次に、実施の形態1のチャージポンプ回路30の動作を説明する。図1、図2を参照して、チャージポンプ回路30は、図5のチャージポンプ回路40に、初期充電用のNMOSトランジスタ3およびPMOSトランジスタ4を付加した構成となっている。したがって、チャージポンプ回路30は、図5のチャージポンプ回路40の機能に加えて、次のような機能を有する。
まず、電源投入直後に各昇圧セルCkの容量素子1.kは、初期充電用のNMOSトランジスタ3.kおよびPMOSトランジスタ4.kを介して充電電流が流れることによって、VDD−Vthまで充電される。このため、昇圧動作初期にVDD−Vthまで昇圧する必要がなくなるので、昇圧初期の昇圧時間が短縮される。
さらに、チャージポンプ回路30では、昇圧動作によって出力電圧が上昇した場合に、各昇圧セルCkごとに容量素子1.kから入力端子Vinへ流れる電流がPMOSトランジスタ4.kによって制限される。この結果、PMOSトランジスタ4のドレイン・ソース間に電位差が発生するので、初期充電用NMOSトランジスタ3のドレイン・ソース間の電圧の上昇は抑えられる。したがって、閾値電圧Vthの低いMOSFETを用いる場合にも、オフリークによる容量素子1.kから入力端子Vinへの電荷の移動が抑制される。したがって、チャージポンプ回路30では、最終的に得られる昇圧電圧の低下を防ぐことができる。
ここで、初期充電時には、PMOSトランジスタ4およびNMOSトランジスタ3を介して容量素子1へ電荷が充電される。このとき、PMOSトランジスタ4のオン抵抗によって初期電荷が初期充電の機能を低下させないためにPMOSトランジスタ4のゲート幅は、初期充電用NMOSトランジスタ3のゲート幅より大きく設定する。好ましくは、PMOSトランジスタ4のゲート幅をNMOSトランジスタ3の10倍以上とする。
[実施の形態1の変形例]
図7は、図1のチャージポンプ回路30の変形例であるチャージポンプ回路31の構成を示す回路図である。図7のチャージポンプ回路31は、図1の伝達用NMOSトランジスタ2(2.1〜2.n)に代えてPMOSトランジスタ6(6.1〜6.n)を含む点で、実施の形態1のチャージポンプ回路30と異なる。さらに、チャージポンプ回路31は、図1の初期充電用のNMOSトランジスタ3(3.1〜3.n)に代えてPMOSトランジスタ7(7.1〜7.n)を含む点で、実施の形態1のチャージポンプ回路30と異なる。このように、NMOSトランジスタをPMOSトランジスタに変更しても、チャージポンプ回路31は、図1のチャージポンプ回路30と同様の動作をし、同様の効果を奏する。
図7は、図1のチャージポンプ回路30の変形例であるチャージポンプ回路31の構成を示す回路図である。図7のチャージポンプ回路31は、図1の伝達用NMOSトランジスタ2(2.1〜2.n)に代えてPMOSトランジスタ6(6.1〜6.n)を含む点で、実施の形態1のチャージポンプ回路30と異なる。さらに、チャージポンプ回路31は、図1の初期充電用のNMOSトランジスタ3(3.1〜3.n)に代えてPMOSトランジスタ7(7.1〜7.n)を含む点で、実施の形態1のチャージポンプ回路30と異なる。このように、NMOSトランジスタをPMOSトランジスタに変更しても、チャージポンプ回路31は、図1のチャージポンプ回路30と同様の動作をし、同様の効果を奏する。
図7の場合、各PMOSトランジスタ6.k(ただし、kは1〜nの整数)のドレインとゲートとバックゲートとが互いに接続されるとともに、各PMOSトランジスタ6.kのドレインは昇圧ノードPkにも接続される。PMOSトランジスタ6.kのソースは、前段の昇圧ノードPk−1に接続される(k=1の場合は、入力端子Vinに接続される)。また、各PMOSトランジスタ7.kのドレインとゲートとバックゲートとが互いに接続されるとともに、各PMOSトランジスタ7.kのドレインは昇圧ノードPkにも接続される。各PMOSトランジスタ7.kのソースは、PMOSトランジスタ4.kのドレインに接続される。図7のその他の点は、図1のチャージポンプ回路30と同様であるので、共通する部分には同一の参照符号を付して説明を繰返さない。
図8は、伝達用PMOSトランジスタ6.kの構造を模式的に示す断面図である。図7のチャージポンプ回路30では、バックゲートバイアス効果を受けないようにするため、PMOSトランジスタ6.kのドレインとバックゲートとが接続されている。したがって、PMOSトランジスタ6のバックゲートを相互に電気的に分離するために、PMOSトランジスタ6.kは、図8に示すようなNウェルの構造となっている。
図8を参照して、Nウェル110はP型基板100上に設けられ、PMOSトランジスタ6.kは、Nウェル110上に形成される。Nウェル110内のP+拡散層112,113が、ドレインおよびソースとして用いられる。ドレイン領域であるP+拡散層112は、Nウェル110内のN+拡散層111と接続される。これによって、PMOSトランジスタ6.kのドレインとバックゲートとが接続される。昇圧時には、昇圧されたNウェル110と接地されたP型基板100とが逆バイアスとなるので、Nウェル110はP型基板100と電気的に分離される。
[実施の形態2]
図9は、本発明の実施の形態2のチャージポンプ回路32の構成を示す回路図である。図9を参照して、チャージポンプ回路32は、電荷を充電するための容量素子1(1.1〜1.n)と、電荷を転送するための伝達用NMOSトランジスタ2(2.1〜2.n)と、初期充電用のNMOSトランジスタ3(3.1〜3.n)およびPMOSトランジスタ4(4.1〜4.n)とを含む。チャージポンプ回路32は、図1のゲート電圧制御回路を含まず、これに代えてPMOSトランジスタ4の各ゲートを出力端子に接続している点で、図1のチャージポンプ回路30と異なる。容量素子1、伝達用NMOSトランジスタ2、初期充電用NMOSトランジスタ3の構成および接続は実施の形態1と同様であるため説明を繰返さない。
図9は、本発明の実施の形態2のチャージポンプ回路32の構成を示す回路図である。図9を参照して、チャージポンプ回路32は、電荷を充電するための容量素子1(1.1〜1.n)と、電荷を転送するための伝達用NMOSトランジスタ2(2.1〜2.n)と、初期充電用のNMOSトランジスタ3(3.1〜3.n)およびPMOSトランジスタ4(4.1〜4.n)とを含む。チャージポンプ回路32は、図1のゲート電圧制御回路を含まず、これに代えてPMOSトランジスタ4の各ゲートを出力端子に接続している点で、図1のチャージポンプ回路30と異なる。容量素子1、伝達用NMOSトランジスタ2、初期充電用NMOSトランジスタ3の構成および接続は実施の形態1と同様であるため説明を繰返さない。
実施の形態1の場合と同様に、各PMOSトランジスタ4.k(ただし、kは1〜nの整数)のソースは、入力端子Vinに接続される。また、各PMOSトランジスタ4.kのドレインおよびバックゲートが相互に接続される。各PMOSトランジスタ4.kのドレインは、初期充電用NMOSトランジスタ3.kのドレインに接続される。
実施の形態1と異なる点は、各PMOSトランジスタ4.kのゲートが出力端子Voutに接続されている点である。したがって、昇圧動作開始前の初期状態では、出力端子Voutの電圧が0であるので、各PMOSトランジスタ4.kのゲート電圧が0となる。この結果、PMOSトランジスタ4.kはオン状態になるので、容量素子1は、PMOSトランジスタ4およびNMOSトランジスタ3を介して初期充電されることになる。なお、初期充電の機能を低下させないために、PMOSトランジスタ4のゲート幅は、NMOSトランジスタ3のゲート幅より大きいこと、好ましくは10倍以上であることが望ましい。
一方、昇圧動作開始後に、出力端子Voutの電圧が入力端子Vinの電圧よりも高くなると、PMOSトランジスタ4.kはオフ状態になる。このように、チャージポンプ回路32のうち最も電圧が高い最終段(k=n)の出力端子Voutの電圧をゲート電圧として利用することによって、PMOSトランジスタ4を確実にオフ状態にすることができる。したがって、オフリーク電流の低減が可能となる。また、図1のゲート電圧制御回路5を必要としないため、実施の形態1と比較して回路規模を小さくできる。
[実施の形態2の変形例]
図10は、図9のチャージポンプ回路32の変形例であるチャージポンプ回路33の構成を示す回路図である。図10のチャージポンプ回路33は、図9の伝達用NMOSトランジスタ2(2.1〜2.n)に代えてPMOSトランジスタ6(6.1〜6.n)を含む点で、実施の形態2のチャージポンプ回路32と異なる。さらに、チャージポンプ回路33は、図9の初期充電用のNMOSトランジスタ3(3.1〜3.n)に代えてPMOSトランジスタ7(7.1〜7.n)を含む点で、実施の形態2のチャージポンプ回路32と異なる。このように、NMOSトランジスタをPMOSトランジスタに変更しても、チャージポンプ回路33は、図9のチャージポンプ回路32と同様の動作をし、同様の効果を奏する。
図10は、図9のチャージポンプ回路32の変形例であるチャージポンプ回路33の構成を示す回路図である。図10のチャージポンプ回路33は、図9の伝達用NMOSトランジスタ2(2.1〜2.n)に代えてPMOSトランジスタ6(6.1〜6.n)を含む点で、実施の形態2のチャージポンプ回路32と異なる。さらに、チャージポンプ回路33は、図9の初期充電用のNMOSトランジスタ3(3.1〜3.n)に代えてPMOSトランジスタ7(7.1〜7.n)を含む点で、実施の形態2のチャージポンプ回路32と異なる。このように、NMOSトランジスタをPMOSトランジスタに変更しても、チャージポンプ回路33は、図9のチャージポンプ回路32と同様の動作をし、同様の効果を奏する。
図10の場合、各PMOSトランジスタ6.k(ただし、kは1〜nの整数)のドレインとゲートとバックゲートとが互いに接続されるとともに、各PMOSトランジスタ6.kのドレインは昇圧ノードPkにも接続される。PMOSトランジスタ6.kのソースは、前段の昇圧ノードPk−1に接続される(k=1の場合は、入力端子Vinに接続される)。また、各PMOSトランジスタ7.kのドレインとゲートとバックゲートとが互いに接続されるとともに、各PMOSトランジスタ7.kのドレインは昇圧ノードPkにも接続される。各PMOSトランジスタ7.kのソースは、PMOSトランジスタ4.kのドレインに接続される。図10のその他の点は、図9のチャージポンプ回路32と同様であるので、共通する部分には同一の参照符号を付して説明を繰返さない。
[実施の形態3]
図11は、本発明の実施の形態3のチャージポンプ回路34の構成を示す回路図である。図11のチャージポンプ回路34は、本発明の実施の形態2の構成を4相クロック駆動のチャージポンプ回路に適用したものである。
図11は、本発明の実施の形態3のチャージポンプ回路34の構成を示す回路図である。図11のチャージポンプ回路34は、本発明の実施の形態2の構成を4相クロック駆動のチャージポンプ回路に適用したものである。
図11を参照して、チャージポンプ回路34は、実施の形態2の場合と同様に、電荷を充電するための容量素子1(1.1〜1.n)と、容量素子1に電荷を転送するための伝達用NMOSトランジスタ2(2.1〜2.n)と、初期充電用のNMOSトランジスタ3(3.1〜3.n)およびPMOSトランジスタ4(4.1〜4.n)とを含む。一方、実施の形態2の場合と異なり、チャージポンプ回路34は、さらに、伝達用NMOSトランジスタ2(2.1〜2.n)のゲートにそれぞれ接続される容量素子21(21.1〜21.n)と、容量素子21に電荷を転送するための補助伝達用NMOSトランジスタ22(21.1〜21.n)とを含む。
チャージポンプ回路34は、入力端子Vinと出力端子Voutとの間にn個の昇圧セルが直列に接続された構成と考えることができる。k段目の昇圧セル(ただし、kは1〜nの整数)は、容量素子1.k、NMOSトランジスタ2.k、NMOSトランジスタ3、PMOSトランジスタ4.k、容量素子21.k、およびNMOSトランジスタ22.kを含む。まず、これらの接続について説明する。
伝達用NMOSトランジスタ2.kのドレインとバックゲートとは、前段の昇圧ノードPk−1(ただし、k=1の場合は入力端子Vin)に接続される。NMOSトランジスタ2.kのソースは昇圧ノードPkに接続される。
補助伝達用NMOSトランジスタ22.kのドレインとバックゲートとは、前段の昇圧ノードPk−1(ただし、k=1の場合は入力端子Vin)に接続される。NMOSトランジスタ22.kのソースは、NMOSトランジスタ22.kのゲートに接続される。また、NMOSトランジスタ22.kのゲートは昇圧ノードPkに接続される。
容量素子1.kの一端は昇圧ノードPkに接続される。最終段(k=n)を除いて、奇数段の容量素子1の他端にはクロック信号#1(第1のクロック信号)が供給され、偶数段の容量素子1の他端にはクロック信号#3(第2のクロック信号)が供給される。最終段の容量素子1.nの他端は接地される。
容量素子21.kの一端は、伝達用NMOSトランジスタ2.kのゲートに接続される。また、奇数段の容量素子21の他端にはクロック信号#4(第3のクロック信号)が供給され、偶数段の容量素子21の他端にはクロック信号#2(第4のクロック信号)が供給される。
初期充電用のNMOSトランジスタ3.kおよびPMOSトランジスタ4.kの接続については、実施の形態2と同様であるので説明を繰返さない。
次に、実施の形態3のチャージポンプ回路34の動作について説明する。
図12は、チャージポンプ回路34に印加されるクロック信号#1〜#4の波形を模式的に示すタイミング図である。図12は、上から順に、クロック信号#1,#2,#3,#4をそれぞれ示す。クロック信号#1〜#4は、いずれも0と電源電圧VDDとの間で振動する矩形波である。クロック信号#1はクロック信号#4と逆位相であり、クロック信号#2はクロック信号#3と逆位相である。また、クロック信号#1は、クロック信号#2と同周期であり、クロック信号#2が立上がる前に立上がり、クロック信号#4が立下がった後に立下がる。
図12は、チャージポンプ回路34に印加されるクロック信号#1〜#4の波形を模式的に示すタイミング図である。図12は、上から順に、クロック信号#1,#2,#3,#4をそれぞれ示す。クロック信号#1〜#4は、いずれも0と電源電圧VDDとの間で振動する矩形波である。クロック信号#1はクロック信号#4と逆位相であり、クロック信号#2はクロック信号#3と逆位相である。また、クロック信号#1は、クロック信号#2と同周期であり、クロック信号#2が立上がる前に立上がり、クロック信号#4が立下がった後に立下がる。
図11,図12を参照して、時刻t1以前に、1段目の容量素子1.1が充電されているとする。また、クロック信号#3がHレベルであるので、NMOSトランジスタ22.2はオン状態である。この状態で、時刻t1にクロック信号#1がHレベルになるので、容量素子1.1の電圧が持ち上げられて、ゲート充電用の容量素子21.2が充電される。
次の時刻t2では、クロック信号#1がHレベルの状態で、クロック信号#2がHレベルになり、クロック信号#3がLレベルになる。この結果、NMOSトランジスタ2.2のゲート電圧が持ち上げられるので、NMOSトランジスタ2.2が導通する。そうすると、容量素子1.1の電荷がNMOSトランジスタ2.2を通って2段目の容量素子1.2に転送される。
次の時刻t3で、クロック信号#1がHレベルの状態で、クロック信号#2がLレベルになり、クロック信号#3がHレベルになる。これによって、2段目の容量素子1.2の電圧が持ち上げられて、ゲート充電用の容量素子21.3が充電される。
次の時刻t4では、クロック信号#3がHレベルの状態で、クロック信号#1がHレベルになり、クロック信号#4がLレベルになる。この結果、NMOSトランジスタ2.3のゲート電圧が持ち上げられるので、NMOSトランジスタ2.3が導通する。そうすると、容量素子1.2の電荷がNMOSトランジスタ2.3を通って3段目の容量素子1.3に転送される。
次の時刻t5で、クロック信号#3がHレベルの状態で、クロック信号#1がLレベルになり、クロック信号#4がHレベルになる。これによって、3段目の容量素子の1.3の電圧が持ち上げられて、ゲート充電用の容量素子21.4が充電される。以下、同様の動作を繰返すことによって、実施の形態2の2相クロック方式の場合よりも高効率で電源電圧を昇圧することができる。
ここで、実施の形態2の場合と同様に、初期充電用のNMOSトランジスタ3およびPMOSトランジスタ4を介して、電源投入直後に各容量素子1.kがVDD−Vthまで充電される。このため、昇圧動作初期にVDD−Vthまでは昇圧する必要がなく、昇圧初期の昇圧時間が短縮される。
さらに、チャージポンプ回路34の昇圧開始後に出力電圧が上昇した場合には、各容量素子1.kから入力端子Vinへ流れるリーク電流がPMOSトランジスタ4によって制限される。このように、MOSFETが閾値電圧Vthが低い場合であってもオフリーク電流が抑制されるので、実施の形態2の場合と同様に、最終的に得られる昇圧電圧の低下を防ぐことができる。
[比較例との対比]
図13は、実施の形態2のチャージポンプ回路32の比較例であるチャージポンプ回路41の構成を示す回路図である。
図13は、実施の形態2のチャージポンプ回路32の比較例であるチャージポンプ回路41の構成を示す回路図である。
また、図14は、図13のチャージポンプ回路41に含まれる1つの昇圧セルCCCkの構成を示す回路図である。チャージポンプ回路41は、入力端子Vinと出力端子Voutの間に複数の昇圧セルCCCk(ただし、kは1〜nの整数)が直列に接続される。
図13、図14を参照して、チャージポンプ回路41は、電荷を充電するための容量素子12(12.1〜12.n)と、電荷を転送するための伝達用NMOSトランジスタ14(14.1〜14.n)と、初期充電用のNMOSトランジスタ15(15.1〜15.n)とを含む。チャージポンプ回路41は、図9のチャージポンプ回路32で、PMOSトランジスタ4を含まない構成となっている。すなわち、各NMOSトランジスタ15.kのドレインは、図9の場合と異なり、PMOSトランジスタ4.kを介さずに入力端子Vinと直接接続される。したがって、図13の場合には、昇圧時に、容量素子12から入力端子VinにNMOSトランジスタ15を介してオフリーク電流19が流れる。オフリーク電流19は、出力電圧が高電圧になるほど増加する。
その他のNMOSトランジスタ15の接続については、図9のNMOSトランジスタ3と同様であるので説明を繰返さない。また、容量素子12およびNMOSトランジスタ14の構成および接続についても、対応する図9の容量素子1およびNMOSトランジスタ2と同様であるので説明を繰返さない。以下、図15〜図17を参照して、図9の実施の形態2のチャージポンプ回路32のシミュレーション結果と図13の比較例のチャージポンプ回路41のシミュレーション結果とを比較する。
図15は、昇圧電圧に対する各昇圧セルの初期充電用NMOSトランジスタのリーク電流を表すグラフである。図15の横軸は昇圧電圧(図9、図15の出力端子Voutの電圧)を表わし、図15の縦軸は初期充電用NMOSトランジスタ(図9の参照符号3、図15の参照符号15)のリーク電流を表わす。図15に示すように、実施の形態2のチャージポンプ回路32を用いた場合のリーク電流(図15の実線8)は、比較例のチャージポンプ回路41の場合のリーク電流(図15の破線9)に比べて低減している。特に、昇圧電圧が高くなるほど、両者の差が顕著である。
図16は、昇圧開始から昇圧完了までのチャージポンプ回路の昇圧電圧の時間変化を表わすグラフである。図16に示すように、昇圧電圧の立上がり時の昇圧速度について比較すると、実施の形態2のチャージポンプ回路32を用いた場合(図16の実線10)の昇圧速度は、比較例のチャージポンプ回路41を用いた場合(図16の破線11)の昇圧速度と同等である。一方、昇圧完了時の到達電圧については、実施の形態2のチャージポンプ回路32を用いた場合(図16の実線10)の到達電圧は、比較例のチャージポンプ回路41を用いた場合(図16の破線11)の到達電圧より大きい。このように、実施の形態2のチャージポンプ回路32では、最終的に得られる昇圧電圧の低下を防止することができることがわかる。
図17は、昇圧開始から昇圧完了までのチャージポンプ回路の昇圧電圧の時間変化を表わすグラフである。図17では、図5のDicksonチャージポンプ回路40のシミュレーション結果(図17の実線16)と、図13の比較例のチャージポンプ回路41のシミュレーション結果(図17の破線17)とを比較している。
図17に示すように、昇圧電圧の立上がり時の昇圧速度については、比較例のチャージポンプ回路41(図17の破線17)の昇圧速度は、Dicksonチャージポンプ回路40(図17の実線16)の昇圧速度よりも速い。この理由は、比較例のチャージポンプ回路41では、昇圧開始前に容量素子1に初期充電を行っているからである。一方、昇圧完了時の到達電圧については、比較例のチャージポンプ回路41(図17の破線17)の到達電圧は、Dicksonチャージポンプ回路40(図17の実線16)の到達電圧より低い。この理由は、比較例のチャージポンプ回路41では、初期充電用のNMOSトランジスタ15を介したオフリーク電流19が無視できないからである。したがって、本発明によれば、比較例のチャージポンプ回路41と同等の昇圧速度を達成するとともに、比較例のチャージポンプ回路41に観測される昇圧電圧の低下を防止できることがわかる。
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,21 容量素子、2 伝達用NMOSトランジスタ、3 初期充電用NMOSトランジスタ、4 初期充電量PMOSトランジスタ、5 ゲート電圧制御回路、6 伝達用PMOSトランジスタ、7 初期充電用NMOSトランジスタ、22 補助伝達用NMOSトランジスタ、30〜34 チャージポンプ回路、CLK クロック信号、CLKB 反転クロック信号、GND 接地ノード、Pk 昇圧ノード、VCC 外部電源電圧、VDD 電源電圧、Vin 入力端子、Vout 出力端子、Vth 閾値電圧。
Claims (8)
- 第1の電源電圧を受ける入力端子と出力端子との間に直列に接続され、各々が前記入力端子から前記出力端子の方向へ電荷を転送する複数の第1のトランジスタと、
前記複数の第1のトランジスタにそれぞれ対応して設けられ、各々が対応する第1のトランジスタの出力ノードに接続され、転送された電荷を蓄積する複数の容量素子と、
前記複数の第1のトランジスタにそれぞれ対応して設けられ、各々のカソードが対応する第1のトランジスタの出力ノードに接続される複数の整流素子と、
前記複数の整流素子にそれぞれ対応して設けられ、各々のドレインが対応する整流素子のアノードに接続され、各々のソースが前記第1の電源電圧を受けるPチャネルのMOS型の複数の第2のトランジスタと、
前記第1の電源電圧より高い第2の電源電圧を受け、前記複数の第1のトランジスタによる電荷の転送開始後に、前記複数の第2のトランジスタの各ゲートに前記第2の電源電圧を出力する制御回路とを備える、チャージポンプ回路。 - 前記制御回路は、前記出力端子の電圧を検出し、前記出力端子の電圧が前記第1の電源電圧よりも大きい場合に、前記複数の第2のトランジスタの各ゲートに前記第2の電源電圧を出力する、請求項1に記載のチャージポンプ回路。
- 第1の電源電圧を受ける入力端子と出力端子との間に直列に接続され、各々が前記入力端子から前記出力端子の方向へ電荷を転送する複数の第1のトランジスタと、
前記複数の第1のトランジスタにそれぞれ対応して設けられ、各々が対応する第1のトランジスタの出力ノードに接続され、転送された電荷を蓄積する複数の容量素子と、
前記複数の第1のトランジスタにそれぞれ対応して設けられ、各々のカソードが対応する第1のトランジスタの出力ノードに接続される複数の整流素子と、
前記複数の整流素子にそれぞれ対応して設けられ、各々のドレインが対応する整流素子のアノードに接続され、各々のソースが前記第1の電源電圧を受け、各々のゲートが前記出力端子に接続される、PチャネルのMOS型の複数の第2のトランジスタとを備える、チャージポンプ回路。 - 前記複数の整流素子の各々は、ゲートとドレインとが互いに接続されたMOS型のトランジスタであり、
前記複数の第2のトランジスタの各ゲート幅は、前記複数の整流素子の各ゲート幅よりも大きい、請求項1〜3のいずれか1項に記載のチャージポンプ回路。 - 前記複数の第1のトランジスタの各々は、ゲートとドレインとが互いに接続されたMOS型のトランジスタであり、
前記複数の容量素子は、前記出力端子に接続された第1のトランジスタに対応する第1の容量素子と、前記第1の容量素子以外の複数の第2の容量素子とを含み、
奇数段の第1のトランジスタの出力ノードに一端が接続された第2の容量素子の他端は、第1のクロック信号を受け、
偶数段の第1のトランジスタの出力ノードに一端が接続された第2の容量素子の他端は、前記第1のクロック信号と逆位相の第2のクロック信号を受ける、請求項4に記載のチャージポンプ回路。 - 前記複数の第1、第2のトランジスタおよび前記複数の整流素子の各々は、バックゲートとドレインとが互いに接続される、請求項5に記載のチャージポンプ回路。
- 前記チャージポンプ回路は、第1〜第4のクロック信号を受け、
前記第1のクロック信号は、前記第3のクロック信号と逆位相であり、
前記第2のクロック信号は、前記第4のクロック信号と逆位相であり、
前記第1のクロック信号は、前記第4のクロック信号と同周期であり、前記第4クロック信号が立上がる前に立上がり、前記第4のクロック信号が立下がった後に立下がり、
前記複数の第1のトランジスタの各々は、NチャネルのMOS型のトランジスタであり、
前記複数の容量素子は、前記出力端子に接続された第1のトランジスタに対応する第1の容量素子と、前記第1の容量素子以外の複数の第2の容量素子とを含み、
奇数段の第1のトランジスタの出力ノードに一端が接続された第2の容量素子の他端は、前記第1のクロック信号を受け、
偶数段の第1のトランジスタの出力ノードに一端が接続された第2の容量素子の他端は、前記第2のクロック信号を受け、
前記チャージポンプ回路は、
前記複数の第1のトランジスタにそれぞれ対応して設けられ、各々が対応する第1のトランジスタのゲートとドレインの間に接続され、各々のゲートが対応する第1のトランジスタのソースに接続されるNチャネルのMOS型の複数の第3のトランジスタと、
前記複数の第1のトランジスタにそれぞれ対応して設けられる複数の第3の容量素子とをさらに備え、
奇数段の第1のトランジスタに対応する第3の容量素子の一端は、対応する第1のトランジスタのゲートに接続され、他端は前記第3のクロック信号を受け、
偶数段の第1のトランジスタに対応する第3の容量素子の一端は、対応する第1のトランジスタのゲートに接続され、他端は前記第4のクロック信号を受ける、請求項4に記載のチャージポンプ回路。 - 前記複数の第1〜第3のトランジスタおよび前記複数の整流素子の各々は、バックゲートとドレインとが互いに接続される、請求項7に記載のチャージポンプ回路。
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Cited By (2)
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JP2015164386A (ja) * | 2013-08-21 | 2015-09-10 | 株式会社半導体エネルギー研究所 | チャージポンプ回路、およびそれを備えた半導体装置 |
JP2019198067A (ja) * | 2018-04-24 | 2019-11-14 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | デバイス回路用ドライバ回路 |
-
2008
- 2008-03-17 JP JP2008067967A patent/JP2009225580A/ja not_active Withdrawn
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