CN108962820B - 处理衬底的方法 - Google Patents
处理衬底的方法 Download PDFInfo
- Publication number
- CN108962820B CN108962820B CN201810469524.3A CN201810469524A CN108962820B CN 108962820 B CN108962820 B CN 108962820B CN 201810469524 A CN201810469524 A CN 201810469524A CN 108962820 B CN108962820 B CN 108962820B
- Authority
- CN
- China
- Prior art keywords
- substrate
- providing
- heat transfer
- transfer medium
- exposing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 175
- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000000463 material Substances 0.000 claims abstract description 101
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000007788 liquid Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 238000007710 freezing Methods 0.000 claims description 3
- 230000008014 freezing Effects 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 116
- 235000012431 wafers Nutrition 0.000 description 89
- 230000008569 process Effects 0.000 description 23
- 239000012530 fluid Substances 0.000 description 22
- 230000001681 protective effect Effects 0.000 description 12
- 238000000926 separation method Methods 0.000 description 11
- 238000005520 cutting process Methods 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 239000008367 deionised water Substances 0.000 description 5
- 229910021641 deionized water Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000000977 initiatory effect Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 239000010935 stainless steel Substances 0.000 description 3
- 229910001220 stainless steel Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011253 protective coating Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000009623 Bosch process Methods 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000012809 cooling fluid Substances 0.000 description 1
- 239000004078 cryogenic material Substances 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005489 elastic deformation Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- -1 such as a dielectric Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
本发明提供了一种处理衬底的方法,包括提供衬底,所述衬底具有作为所述衬底的一部分形成并且通过空间彼此分离的管芯,其中所述衬底具有相对的第一主表面和第二主表面,并且其中材料层形成在所述第二主表面的顶上。所述方法包括将所述衬底放置到载体衬底上,以及通过所述空间移除所述衬底的部分以在邻接管芯之间形成间隙。所述间隙至少部分地穿过所述衬底朝向所述第二主表面延伸。所述方法包括将所述材料层暴露于降低的温度,同时所述衬底沿第一方向在板结构和支撑结构之间被约束,其中所述暴露步骤沿第二方向扩展所述邻接管芯之间的间隙以分离所述材料层的至少部分。所述方法提供了可靠且有效的方式来分批分离至少所述材料层。
Description
相关申请的交叉引用
本申请要求2017年5月24日提交的美国临时申请62/510,538的优先权,该申请的内容据此以引用方式并入。
背景技术
本说明书整体涉及电子器件,并且更具体地讲,涉及用于形成电子设备诸如半导体管芯的方法,该电子设备具有设置在其表面顶上的一个或多个背层。
过去,电子工业利用各种方法和设备来从半导体晶圆切割单个半导体管芯,在该半导体晶圆上制造管芯。通常,称为刻划或切割的技术用于部分或完全切穿晶圆,其中金刚石切割轮沿着在各个管芯之间的晶圆上形成的刻划栅格或切割线。为了允许切割轮的对准和宽度,每个刻划栅格通常具有较大宽度,通常为约一百五十(150)微米,这消耗了半导体晶圆的大部分。另外,在半导体晶圆上刻划每条切割线所需的时间可能花费超过一小时或更长时间。该时间降低了生产设施的吞吐量和制造能力。
包括热激光分离(TLS)、激光烧蚀切割和等离子体切割在内的其他方法已被作为刻划的替代形式进行探索。与刻划和其他替代工艺相比,等离子体切割是有前途的工艺,因为它支持更窄的刻划线,提高了吞吐量,并且可以不同且灵活的模式切割管芯。然而,等离子体切割已面临着制造实施挑战。此类挑战包括与晶圆背侧层(诸如背金属层)不兼容,因为蚀刻工艺已经不能有效地将背侧层从切割线移除或分离。为了便于随后的处理(诸如拾取和放置以及组装过程),需要从刻划线移除或分离背侧层。
因此,期望具有用于切割或分离与晶圆的切割线相邻的背侧层的方法和装置。方法具有成本效益并且使分离的管芯的任何损坏或污染最小化将是有益的。另外,如果方法和装置也可以将晶圆上的部分分离的管芯分离或切割,将是有益的。
发明内容
根据第一方面,提供一种处理衬底的方法,包括:提供衬底,所述衬底具有形成为所述衬底的一部分并且通过空间彼此分离的管芯,其中所述衬底具有相对的第一主表面和第二主表面,并且其中材料层形成在所述第二主表面的顶上;将所述衬底放置到载体衬底上;通过所述空间移除所述衬底的部分以在邻接管芯之间形成间隙,其中所述间隙至少部分地穿过所述衬底朝向所述第二主表面延伸;以及将所述材料层暴露于降低的温度,同时所述衬底沿第一方向在板结构和支撑结构之间被约束,其中所述暴露步骤沿第二方向扩展所述邻接管芯之间的间隙以分离所述材料层的至少部分。
根据第二方面,提供一种处理衬底的方法,包括:提供衬底,所述衬底具有形成为所述衬底的一部分并且通过空间彼此分离的管芯,其中所述衬底具有相对的第一主表面和第二主表面,并且其中材料层形成在所述第二主表面的顶上;将所述衬底放置到载体衬底上;通过所述空间移除所述衬底的部分以在邻接管芯之间形成间隙,其中所述间隙至少部分地穿过所述衬底朝向所述第二主表面延伸;以及将所述材料层暴露于降低的温度,同时所述衬底沿第一方向被约束,其中所述暴露步骤沿第二方向扩展所述邻接管芯之间的间隙以分离所述材料层的至少部分。
根据第三方面,提供一种处理衬底的方法,包括:提供衬底,所述衬底具有形成为所述衬底的一部分并且通过空间彼此分离的管芯,其中所述衬底包括相对的第一主表面和第二主表面,并且其中材料层形成在所述第二主表面的顶上;将所述衬底放置到载体衬底上;移除所述衬底在所述空间内的至少部分以在邻接管芯之间形成间隙;提供装置,所述装置包括板结构和具有凹槽的支撑结构;以及使用低温流体将所述材料层暴露于降低的温度,同时所述衬底沿第一方向在所述板结构和所述支撑结构之间被约束,其中所述暴露步骤沿第二方向扩展所述邻接管芯之间的间隙以分离所述材料层的至少部分。
附图说明
图1示出根据本说明书的晶圆的示例的缩小平面图;
图2示出根据本说明书的示例的安装到载体衬底的图1的晶圆的剖视图;
图3示出图2的示例的顶视图;
图4-图5示出根据本说明书的示例的在从晶圆切割管芯的过程中的各个阶段处的图1的晶圆的局部剖视图;
图6A、图6B和图6C示出根据本说明书的替代示例的在从晶圆部分地切割管芯之后晶圆的局部剖视图;以及
图7-图12示出根据本说明书的示例的在用于分离或切割背层的方法中的各个步骤处的背层分离装置的剖视图。
为使图示清晰简明,图中的元件未必按比例绘制,而且不同图中的相同参考标号指示相同的元件。此外,为使描述简单,省略了公知步骤和元件的描述和细节。为了附图的清楚,器件结构的某些区域诸如掺杂区或介电区可以被示为具有大致直线的边缘和精确角度的拐角。然而,本领域的技术人员理解,由于掺杂物的扩散和激活或层的形成,此类区域的边缘通常可不为直线并且拐角可不为精确角度。另外,术语“主表面”在结合半导体区域、晶圆或衬底使用时,是指半导体区域、晶圆或衬底的下述表面:该表面与另一种材料(诸如电介质、绝缘体、导体或多晶半导体材料)形成界面。主表面可具有沿X、Y、Z方向变化的形貌特征。如本文所用,术语“和/或”,包括列出的一个或多个相关联条目的任意组合和所有组合。此外,本文所用的术语仅用于描述特定示例的目的,而并非旨在对本公开进行限制。如本文所用,单数形式旨在还包括复数形式,除非语境中另外明确地指出其他情况。还应当理解,当在本说明书中使用术语包含和/或包括时,规定了所述特征、数字、步骤、操作、元件和/或部件的存在,但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解,尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段,但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以,在不背离本发明教导内容的前提下,举例来说,下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解,本文所用的与电路操作相关的短语“在……期间”、“在……同时”和“当……时”并不确切地指称某个动作在引发动作后立即发生,而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟,诸如传播延迟。另外,短语“在……同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。词语“约”、“大约”或“基本上”,用来表示预期某个元件的值接近声明的值或位置。然而,本领域众所周知,始终存在一些微小偏差妨碍实际的值或位置恰好等于提到的值或位置。除非另外指明,否则本文使用的短语“在……上方”或“在……上”涉及指定的元件可直接或间接物理接触的取向、放置位置或彼此的关系。除非另外指明,否则如本文所用,短语“与……重叠”涉及指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对准的取向、放置位置或关系。还应当理解,下文将适当举例说明并描述的示例可缺少本文未明确公开的任何元件,并且/或者可在缺少本文未明确公开的任何元件的情况下实施。
具体实施方式
除了其他特征之外,本说明书还包括用于处理衬底的方法,该衬底具有设置在作为衬底的一部分形成的邻接管芯之间的间隙,该方法包括分批分离、断裂或切割设置在衬底的表面顶上的材料层。在一些示例中,材料层暴露于降低的温度同时沿一个方向被约束,使得衬底沿另一个方向扩展以增加间隙的宽度,由此分离背层。在其他示例中,衬底的部分也可以类似的方式分离。该方法和相关联的装置提供了以成本有效的方式分批分离整个衬底的方法。此外,该方法和相关联的装置对于更具挑战性类型的背层材料实现分批分离,诸如晶圆背面涂层材料(WBC)、厚金属层(例如,大于20微米厚)和管芯附接膜(DAF)等等。另外,该方法和相关联的装置支持较窄的刻划栅格,支持部分切割方法,减少背层填角结构的存在,并且支持各种衬底材料,包括例如碳化硅衬底。
更具体地讲,在一个示例中,处理衬底的方法包括提供衬底,该衬底具有作为衬底的一部分形成并且通过空间彼此分离的管芯,其中衬底具有相对的第一主表面和第二主表面,并且其中材料层形成在第二主表面的顶上。该方法包括将衬底放置到载体衬底上,以及通过空间移除衬底的部分以在邻接管芯之间形成间隙。间隙至少部分地穿过衬底朝向第二主表面延伸。该方法包括将材料层暴露于降低的温度,同时衬底沿第一方向在板结构和支撑结构之间被约束,其中暴露步骤沿第二方向扩展邻接管芯之间的间隙以分离材料层的至少部分。在另一个示例中,暴露步骤包括使用低温流体暴露。
在另外的示例中,处理衬底的方法包括提供衬底,该衬底具有作为衬底的一部分形成并且通过空间彼此分离的管芯,其中衬底具有相对的第一主表面和第二主表面,并且其中材料层形成在第二主表面的顶上。该方法包括将衬底放置到载体衬底上,以及通过空间移除衬底的部分以在邻接管芯之间形成间隙,其中间隙至少部分地穿过衬底朝向第二主表面延伸。该方法包括将材料层暴露于降低的温度,同时衬底沿第一方向被约束,其中暴露步骤沿第二方向扩展邻接管芯之间的间隙以分离材料层的至少部分。在又一个示例中,提供衬底可包括提供半导体晶圆。在另一个示例中,提供材料层可包括提供包括金属的材料层。
在另一个示例中,处理衬底的方法包括提供衬底,该衬底具有作为衬底的一部分形成并且通过空间彼此分离的管芯,其中衬底包括相对的第一主表面和第二主表面,并且其中材料层形成在第二主表面的顶上。该方法包括将衬底放置到载体衬底上,以及在空间内移除衬底的至少部分以在邻接管芯之间形成间隙。该方法包括提供装置,该装置包括板结构和具有凹槽的支撑结构。该方法包括使用低温流体将材料层暴露于降低的温度,同时衬底沿第一方向在板结构和支撑结构之间被约束,其中暴露步骤沿第二方向扩展邻接管芯之间的间隙以分离材料层的至少部分。在另外的示例中,该方法还可包括在凹槽内提供传热介质并且使传热介质暴露于降低温度,由此使传热介质从第一状态转变到第二状态。在又一个示例中,提供传热介质可包括提供液体,并且暴露可包括冷冻液体。
其他示例包括在本公开中。此类示例可见于附图中,权利要求书中和/或本公开的说明书中。
图1是缩小平面图,其以图形方式示出了在稍后的制造步骤中的工件10、衬底10或晶圆10的视图。在一个示例中,晶圆10可以是半导体材料的主体,诸如半导体衬底或半导体晶圆。晶圆10包括多个半导体管芯,诸如管芯12,14,16和18,所述半导体管芯在半导体晶圆10上或作为半导体晶圆10的一部分形成。管芯12,14,16和18通过空间在晶圆10上彼此间隔开,其中要形成或限定切割线或间隙,诸如刻划线、切割线、或间隙13,15,17和19。如本领域技术人员所知,晶圆10上的所有半导体管芯通常通过区域或空间在所有侧面上彼此分离,其中要形成刻划线、间隙或切割线(诸如切割线13,15,17和19)。应当理解,在一些示例中,邻接管芯之间的切割线或间隙可具有其他形状。管芯12,14,16和18可以是包括半导体器件的任何种类的电子设备,诸如二极管、晶体管、分立设备、集成电路、传感器设备、光学器件或本领域普通技术人员已知的其他设备。管芯12,14,16和18可以是任何形状,并且不必是相同的形状。在一个示例中,晶圆10已完成晶圆处理,包括形成稍后描述材料的背侧层或背层。
图2示出根据示例的在管芯切割方法中的早期步骤处的晶圆10的放大剖视图。在一个示例中,晶圆10被附接到载体衬底30、转移带30、或载体带30,这有利于在管芯被切割或分离成单独的管芯之后支撑晶圆10上的多个管芯。此类载体带是本领域技术人员所熟知的。在一些示例中,载体衬底30包括背衬层顶上的粘合剂层或部分。在一个示例中,载体带30可被附接到支撑结构40或框架40,该支撑结构或框架可包括框架部分401和框架部分402。在一些示例中,框架40由刚性材料(诸如不锈钢)制成。如图2所示,载体带30可使用例如载体带30的粘合剂部分附接到框架部分401的表面4010,并且附接到框架部分402的表面4020。在其他示例中,载体带30可被附接到框架40的相对侧。应当理解,其他支撑结构可与载体衬底30以及除框架40之外使用的那些一起使用。
在一些示例中,晶圆10可包括体衬底11,诸如硅衬底,该体衬底可包括相对主表面21和22。体衬底11可具有各种直径,例如100毫米(mm)、150mm、200mm、300mm和450mm。体衬底11可具有约300微米至约500微米或更大范围内的厚度,这取决于应用和直径。在其他示例中,体衬底11可包括其他半导体材料,诸如异质结半导体材料,或者体衬底11可以是绝缘材料,诸如陶瓷材料。在一个示例中,体衬底11包含硅。在另一个示例中,体衬底11包含碳化硅。在另外的示例中,体衬底11包含氮化镓、硅锗、任何III-IV材料、和/或任何IV-IV材料。
在一个示例中,接触焊盘24可沿着主表面21的部分、在主表面21的部分中、在主表面21的部分上、部分地在主表面21的部分中、部分地在主表面21的部分上、或在主表面21的部分之上形成以在体衬底11内形成的结构与下一级组件或外部元件之间提供电接触。例如,可形成接触焊盘24以接收随后可附接到接触焊盘24的接合线或夹片,或者可形成接触焊盘24以接收焊球、凸块或其他类型的附接结构。接触焊盘24通常可以是一种或多种金属或其他导电材料。应当理解,对于每个管芯可提供多个接触焊盘24。
在一些示例中,介电材料26(诸如毯式沉积介电层)可形成在主表面21上或覆盖在主表面21上面,以用作晶圆10的钝化层。在一个示例中,介电材料26可以是以比体衬底11更慢的速率蚀刻的材料。在一个示例中,当衬底11是硅时,介电材料26可以是氧化硅、氮化硅或聚酰亚胺。还应当注意,可以使用单独的聚合物保护层(诸如图案化保护层)来保护在后续处理期间不打算蚀刻的区域。在一个示例中,图案化保护层可以是图案化光致抗蚀剂层。这样的保护层的示例在稍后描述的图4中被指出为元件35。可使用其他类型的保护材料。
在一个示例中,开口可形成在介电材料26(以及可形成在介电材料26之上或之下的其他介电层)中以暴露接触焊盘24的下面表面以及衬底11的表面,其中要形成切割线13,15,17和19。在一个示例中,前述图案化光致抗蚀剂层可用于通过蚀刻工艺或其他移除工艺来形成开口。如图2所示并且根据本示例,晶圆10还包括形成在晶圆10的主表面22顶上、其上或覆盖在其上面的材料层28或层28。更具体地讲,材料层28不同于体衬底11。在一些示例中,材料层28包括连续且非图案化的层,如图2所示。
在一个示例中,材料层28可以是包含一种或多种金属的导电背部金属结构。材料层28可以是适用于电子技术的任何合适的材料。在一些示例中,材料层28包含导电材料。在一个示例中,材料层28可以是多层金属***,诸如钛/镍/银、钛/镍/银/钨、铬/镍/金、铜、铜合金、金或本领域技术人员已知的其他材料。在一些示例中,层28的厚度大于约1微米。在其他示例中,层28的厚度大于约2微米。在另外的其他示例中,层28的厚度大于约3微米。在另一个示例中,层28可以是晶圆背侧涂层(WBC)膜,诸如管芯附接涂层或膜(DAF),该膜可以是导电且导热的、导热的、或绝缘的。在一个示例中,层28可被形成为在至少一些相邻管芯之间具有或设置有凹槽、间隙、空间或通道。在另外的示例中,间隙与晶圆10的相对侧上的对应空间基本上对准,其中切割线13,15,17,19将会形成。在另一个示例中,层28与管芯中的至少一些的边缘分离。换句话讲,层28可具有在体衬底11的主表面22远侧的非平面表面。
图3示出在晶圆10被安装在载体带30上之后根据图2的剖视图的晶圆10的顶视图,其中层28抵靠或邻接载体带30可拆卸地固定、设置。在一个示例中,载体带30被安装到框架40。如图3所示,框架40可被配置有对准部分或凹口417A和417B以更好地协助将框架40放置到诸如本文所述的设备之类的处理设备中。
图4示出根据本示例的在切割工艺期间的后续步骤处的晶圆10的放大剖视图。在图4中,示出了等离子体或干法蚀刻切割工艺。应当理解,可使用其他切割工艺。在一个示例中,然后将安装或固定到载体带30或膜30上的晶圆10放置在诸如等离子体蚀刻装置之类的蚀刻装置300内。在一个示例中,晶圆10可被蚀刻穿过开口以形成或限定从主表面21大致向内延伸的切割线或开口13,15,17和19。蚀刻工艺可使用以比电介质和/或金属(诸如介电材料26和接触焊盘24)高得多的速率选择性地蚀刻硅或体衬底11的材料的化学品(通常表示为箭头31)来执行。
在一个示例中,可使用通常称为波希法的工艺来蚀刻晶圆10。在一个示例中,可在深反应离子蚀刻***中使用波希法来蚀刻晶圆10。在一些示例中,切割线13,15,17和19的宽度可在约五微米至约二十微米的范围内。由于蚀刻选择性,这样的宽度足以确保形成切割线13,15,17和19的开口可完全穿过靠近层28或在层28上停止的体衬底11而形成,如大致在图5中所示。在一个示例中,层28可用作等离子体蚀刻切割工艺的停止层。在一个示例中,切割线13,15,17和19可使用波希法在约五分钟至约三十分钟内形成。合适的蚀刻装置可得自美国佛罗里达州圣彼得堡的Plasma-Therm有限责任公司(Plasma-Therm LLC,St.Petersburg,Florida,U.S.A)。在其他示例中,在切割线13,15,17和19完全延伸穿过体衬底11之前,切割工艺可终止,使得体衬底11的一部分保留在背层28和切割线13,15,17和19的下表面之间。在一些示例中,在切割线13,15,17和19中移除至少50%的体衬底11(参见例如图6A中的切割线13A和15A);在其他示例中,在切割线13,15,17和19中移除至少75%的体衬底(参见例如图6B中的切割线13B和15B);并且在另外的示例中,在切割线13,15,17和19中移除至少90%的体衬底11(参见例如图6C中的切割线13C和15C)。
图7示出在背层切割或分离工艺中的早期步骤处的背层分离装置60的剖视图。在一个示例中,装置60被配置为保持包括框架40和载体带30的晶圆10。在一些示例中,分离装置60可被配置为处理单个晶圆并且提供背层分离工艺,其中与仅一次分离层28的局部部分的其他工艺相比,晶圆10上的层28基本上同时被分离(即,分批分离)。在其他示例中,分离装置60可被配置为以类似的方式,但是以分批配置处理多个晶圆(例如,一次处理多个晶圆)。
装置60可包括室62,诸如压缩室62,该室的尺寸被设计成容纳晶圆10和框架40,这取决于此类结构的尺寸。例如,室62可被配置为适应各种晶圆直径,包括100mm、150mm、200mm、300mm、450mm等。在一个示例中,室62可在所有侧上由多个大致竖直的侧壁63界定,该侧壁从下室壁或表面67大致向上延伸。侧壁63可使用任何合适的附接设备附接到下室壁67,或者侧壁63和下室壁67可具有整体构造。在一些示例中,室62还包括上室壁或表面68,该上室壁或表面可包括开口69以容纳工件71或板结构71,诸如压缩结构71或转移板71,或者在一些示例中,为不可压缩流体提供入口。室62可以是适用于处理晶圆10和框架40或其他处理、保持和/或转移结构的任何合适的形状。在另一个示例中,装置60可被设置为不具有侧壁63和上室壁68,而是设置有下室壁67,该下室壁被配置为例如用于保持框架40基本上静止的压紧结构。在大多数示例中,室62包括刚性材料,诸如金属、复合材料或本领域技术人员已知的其他合适材料。在一个优选示例中,室62包含不锈钢。
根据本示例,装置60进一步设置有支撑结构81或热处理结构81,该支撑结构或热处理结构具有凹槽83、贮存器83,诸如被配置为包封或容纳传热介质的流体贮存器83,稍后将对此进行更详细的描述。在一些示例中,保护涂层84或保护膜84沿着凹槽83的下表面的至少一部分设置。在一些示例中,保护膜84包含合成树脂材料。在一些示例中,保护膜84可以是可拆卸地附接的膜,该膜可以以所选的间隔进行替换。在其他示例中,保护膜84可以是沉积在凹槽83的表面上的更永久的膜。保护膜84可被配置为在背层28的分离或切割期间保护晶圆10。在一些示例中,支撑结构81包括适于容纳低温流体并且适合于有效热传递到凹槽83并提供合适的低摩擦表面的材料。在一些示例中,支撑结构81包含不锈钢或其他金属合金材料。
在一些示例中,环形结构86或边缘结构86沿着凹槽83的周边表面设置。根据本示例,边缘结构86包含可压缩材料或沿施加负载的方向变形或缩短的材料。在一些示例中,边缘结构86包含呈现高弹性变形的一种或多种交联聚合物材料。在本示例中,边缘结构86被配置为变形以提供用于使传热介质在背层28的分离或切割期间扩展的空间。
在一些示例中,转移板71在室62内可移动地相关联或附接,并且适于在背层28的分离期间将载体衬底30和晶圆10物理地移动或转移到凹槽83中。在一些示例中,转移板71的宽度大于或等于晶圆10的宽度,以确保晶圆10的有效转移。在一个示例中,转移板71包括设置在转移板71的至少表面上的保护涂层73或保护膜73,该表面靠近或面向载体衬底30和晶圆10。在一些示例中,保护膜73包含合成树脂材料。在一些示例中,保护膜73可以是可拆卸地附接的膜,该膜可以以所选的间隔进行替换。在其他示例中,保护膜73可以是沉积在转移板71的表面上的更永久的膜。保护膜73可被配置为在背层28的分离和切割期间保护载体衬底30和晶圆10,并且提供合适的低摩擦表面。在一些示例中,轴710与转移板71接合或附接到转移板71,该轴被配置为在晶圆10的后续处理期间将转移板71朝向和远离晶圆10移动。
图8示出在背层切割或分离工艺的后期步骤处包括晶圆10和载体衬底30的背层分离装置60的剖视图。在一个示例中,传热介质88被设置在凹槽83内。在一些示例中,传热介质88最初包含流体。在一些示例中,传热介质最初包含液体,诸如去离子水或脱气水。在一个示例中,传热介质88包含冷却的去离子水。例如,传热介质88最初包含处于约2摄氏度至约8摄氏度范围内的温度下的去离子水。在一个示例中,去离子水在约4摄氏度的温度下提供。在一些示例中,传热介质88包含一种或多种材料,所述材料最初可在第一状态(例如,液态)下提供,并且在暴露于热响应时,该第一状态改变为第二状态(例如,固态)。在一些示例中,第二状态被表征为这样的状态,该状态被配置为在晶圆10上施加力(诸如横向力)以扩展晶圆10上的相邻管芯(例如,管芯12,14,16和18)之间的间隙(例如,切割线13,15,17和19)而不造成对管芯的损坏。
图9示出在背层切割或分离工艺的另外步骤处包括晶圆10和载体衬底30的背层分离装置60的剖视图。在一个示例中,转移板71可用于将载体衬底30和晶圆10向下移动到传热介质88中。在一些示例中,转移板71可用于移动载体衬底30和晶圆10,使得最小的背层28浸没在传热介质88内。在一些示例中,背层28的在体衬底11的主表面22远侧的表面在传热介质88的上表面之下。在一些示例中,晶圆10的前侧(即,在背层28远侧的侧面)物理地接触保护膜84。作为背层切割或分离工艺中的该步骤的结果,管芯12,14,16和18被传热介质88包围。如前所述,在一个示例中,在工艺的该步骤处,传热介质88可包含处于约2摄氏度至约8摄氏度范围内的温度下的去离子水。
图10示出在背层切割或分离工艺的又一个步骤处包括晶圆10和载体衬底30的背层分离装置60的剖视图。在一个示例中,传热介质88暴露于降低温度,从而将传热介质的状态从第一状态(诸如液态)改变为第二状态(诸如固态)。在一个示例中,低温流体(由箭头92表示)可经过嵌入支撑结构81内的导管或通道91,该支撑结构靠近凹槽83放置,由此降低传热介质88的温度。在一些示例中,低温流体冷冻传热介质88。通过示例,低温流体(诸如沸点低于约112度开氏温度的低温流体)可用于冷冻传热介质88。在一个示例中,可使用液氮来冷冻传热介质88。在其他示例中,可使用液态空气、液态氟、液态氩或其他低温流体。在其他示例中,可使用低温气体。在另一个示例中,可使用其他方法,诸如热电冷却技术(例如,珀尔帖冷却设备)。在一些示例中,材料层28暴露于低于约零下(-)150摄氏度的温度。应当理解,背层分离装置60进一步被配置为包括适用于低温材料的适当的容纳和转移结构(未示出)。
根据本示例,在到第二状态的转变期间,冷冻传热介质88扩展管芯之间的间隙或切割线13,15,17和19以断裂或分离体衬底11的任何剩余部分以及相邻切割线13,15,17和19的背层28的部分。在一些示例中,转移板71、凹槽83的下表面和保护层84被配置为沿第一方向,诸如竖直方向约束(即,竖直地限制)晶圆10,这导致晶圆10在该步骤期间沿第二方向,诸如横向方向或水平(大致由箭头94表示)扩展。边缘结构86被配置为吸收传热介质88和晶圆10的横向移动。在一些示例中,切割线13,15,17和19的宽度在该步骤期间增加约10%。本领域技术人员将认识到,可以使用其他装置来改变传热介质88的状态。
图11示出在背层切割或分离工艺的附加步骤处包括晶圆10和载体衬底30的背层分离装置60的剖视图。在一个示例中,将传热介质88从第二状态转变回第一状态。在一些示例中,使用热量将传热介质88熔化回到液体形式。在一些示例中,热空气(由箭头93表示)被输送通过导管92以将传热介质88转变成第一状态。在其他示例中,电阻加热元件或其他加热技术可用于该步骤。在一个示例中,在该步骤之后,将管芯12,14,16和18浸没在熔化的去离子水中。
图12示出在背层切割或分离工艺的附加步骤处包括晶圆10和载体衬底30的背层分离装置60的剖视图。在一个示例中,将转移板71移动远离载体衬底30和晶圆10,可将传热介质88从凹槽83移除,将框架40从装置60释放,并且切割的晶圆10然后可被清洁和干燥。在后续处理中,管芯12,14,16和18可从载体衬底30移除并且根据规定的组装要求来封装。在其他示例中,晶圆10可在装置60内被冲洗和干燥,然后将该晶圆移除以用于后续处理。
在其他示例中,晶圆10和载体衬底30可被颠倒,使得载体衬底30邻接凹槽83的底部设置,并且晶圆10邻接转移板71。在一些示例中,晶圆10和材料层28完全浸没在传热介质88内。
从前述所有内容中,本领域技术人员可以确定,根据另一个示例,用于分离设置在切割的体衬底的主表面上的连续材料层的方法包括使用低温流体将材料层暴露于降低温度。
从前述所有内容中,本领域技术人员可以确定,根据另外的示例,用于分离设置在切割的体衬底的主表面上的连续材料层的方法包括将材料层放置到流体中;以及将流体和材料层暴露于低温温度,同时体衬底沿一个方向被约束,其中低温温度使得体衬底沿另一个方向移动,由此在切割线内分离材料层。
从前述所有内容中,本领域技术人员可以确定,根据另外的示例,切割晶圆的方法包括将流体和材料层暴露于低温温度,同时体衬底沿一个方向被约束,其中低温温度使得体衬底沿另一个方向移动,由此在切割线内分离材料层。该方法包括将晶圆放置到载体衬底上,以及通过空间切割晶圆以形成切割线,其中切割包括邻近材料层停止。该方法包括将晶圆放置到具有压缩结构和支撑结构的室中,以及将材料层暴露于低温温度,同时使晶圆被压缩结构和支撑结构竖直地约束,从而横向扩展管芯之间的空间以在切割线中分离材料层。
从前述所有内容中,本领域技术人员可以确定,根据又一个示例,移除衬底的部分可包括在间隙中移除50%的衬底。在另一个示例中,提供传热介质包括提供液体,并且暴露包括冷冻液体。在另外的示例中,提供液体包括提供水。在又一个实施方案中,方法还可包括在暴露步骤之后加热衬底。在又一个示例中,暴露可包括使用低温流体。
从前述所有内容中,本领域技术人员可以确定,根据另一个示例,提供支撑结构包括在凹槽内提供边缘结构,该边缘结构被配置为变形以在暴露步骤期间为传热介质提供用以扩展的空间。在另外的示例中,将材料层暴露于降低温度可包括在凹槽内提供传热介质;以及将传热介质暴露于降低温度,从而将传热介质从第一状态转变为第二状态。
在另一个示例中,暴露包括使用液氮(LN2)暴露材料层。在另外的示例中,该方法包括在暴露步骤之后加热晶圆。在又一个示例中,将晶圆放置到室中包括为支撑结构提供流体贮存器。在另一个示例中,该方法还可包括用流体填充贮存器;以及抵靠晶圆移动压缩结构,从而在将材料层暴露于低温温度范围的步骤之前将晶圆和材料层放置到冷却流体中。在另一个示例中,该方法还可包括在暴露步骤之后从流体贮存器移除流体。在一些示例中,载体衬底包括载体带。在一些示例中,在移除步骤之后(例如当只有体衬底的部分被移除以形成间隙时),将载体衬底添加到衬底。
鉴于上述全部内容,显然公开了新颖的方法和相关联的装置。除了其他特征之外,还包括提供衬底,该衬底具有作为衬底的一部分形成并且通过空间彼此分离的管芯,其中衬底具有相对的第一主表面和第二主表面,并且其中材料层形成在第二主表面的顶上。衬底被放置到载体衬底上,并且衬底的部分通过空间移除以在邻接管芯之间形成间隙。间隙至少部分地穿过衬底朝向第二主表面延伸。材料层暴露于降低温度,同时衬底沿第一方向在板结构和支撑结构之间被约束。暴露步骤沿第二方向扩展相邻管芯之间的间隙以分离材料层的至少部分。在另一个示例中,暴露步骤包括使用低温流体暴露。该方法和相关联的装置提供了以成本有效的方式分批分离整个衬底的方法。此外,该方法和相关联的装置对于更具挑战性类型的背层材料实现分批分离,诸如晶圆背面涂层材料(WBC)、厚金属层(例如,大于20微米厚)和管芯附接膜(DAF)等等。另外,该方法和相关联的装置支持较窄的刻划栅格,支持部分切割方法,减少背层填角结构的存在,并且支持各种衬底材料,包括例如碳化硅衬底。
尽管结合具体的优选示例和示例性示例描述了说明书的主题,但前述附图及其描述仅描绘主题的典型示例,因此不应被视作限制主题的范围。很明显,许多替代方案和变型形式对本领域技术人员来说将是显而易见的。例如,可使用其他形式的可移除支撑材料来代替载体带。
如下文的权利要求所反映,本发明的各方面具有的特征可少于前文公开的单个示例的所有特征。因此,下文表述的权利要求特此明确地并入具体实施方式中,且每项权利要求本身都代表说明书的独立示例。此外,尽管本文描述的一些示例包含其他示例中包含的一些特征,却未包含其中包含的其他特征,但本领域的技术人员应当理解,不同示例的特征的组合意在属于说明书的范围,而且意在形成不同的示例。
Claims (10)
1.一种处理衬底的方法,包括:
提供衬底,所述衬底具有形成为所述衬底的一部分并且通过空间彼此分离的管芯,其中所述衬底具有相对的第一主表面和第二主表面,并且其中材料层形成在所述第二主表面的顶上;
将所述衬底放置到载体衬底上;
通过所述空间移除所述衬底的部分以在邻接管芯之间形成间隙,其中所述间隙至少部分地穿过所述衬底朝向所述第二主表面延伸;以及
通过将所述材料层暴露于降低的温度并同时将所述衬底置于板结构和支撑结构之间以沿第一方向约束所述衬底的方式分离所述材料层的至少部分,其中,所述暴露步骤沿不同于所述第一方向的第二方向扩展所述邻接管芯之间的间隙。
2.根据权利要求1所述的方法,其中移除所述衬底的部分包括等离子体蚀刻所述衬底并且在邻近所述材料层处停止。
3.根据权利要求1所述的方法,其中暴露所述材料层包括:
提供包括所述板结构和所述支撑结构的室,所述支撑结构包括凹槽;
将所述衬底放置在所述凹槽内;
在所述凹槽内提供传热介质;以及
将所述传热介质暴露于所述降低的温度,从而将所述传热介质从第一状态转变为第二状态。
4.根据权利要求3所述的方法,其中:
提供所述支撑结构包括在所述凹槽内提供边缘结构,所述边缘结构被配置为在所述暴露步骤期间变形以为所述传热介质提供用以扩展的空间。
5.根据权利要求1所述的方法,其中:
提供所述衬底包括提供半导体晶圆;
提供所述材料层包括提供包括金属的材料层;以及
暴露所述材料层包括暴露于低于约零下150摄氏度的温度。
6.一种处理衬底的方法,包括:
提供衬底,所述衬底具有形成为所述衬底的一部分并且通过空间彼此分离的管芯,其中所述衬底具有相对的第一主表面和第二主表面,并且其中材料层形成在所述第二主表面的顶上;
将所述衬底放置到载体衬底上;
通过所述空间移除所述衬底的部分以在邻接管芯之间形成间隙,其中所述间隙至少部分地穿过所述衬底朝向所述第二主表面延伸;
提供板结构和具有凹槽的支撑衬底;
将至少所述材料层放置在所述凹槽内;
使用所述板结构来沿第一方向约束所述衬底;
在所述凹槽内提供传热介质;以及
将所述传热介质暴露于降低的温度,从而将所述传热介质从第一状态转变为第二状态,
其中,所述暴露步骤沿不同于所述第一方向的第二方向扩展所述邻接管芯之间的间隙以分离所述材料层的至少部分。
7.根据权利要求6所述的方法,其中:
提供传热介质包括提供液体;以及
所述暴露步骤包括冷冻所述液体。
8.根据权利要求6所述的方法,其中:
提供所述衬底包括提供半导体晶圆;
提供所述材料层包括提供包括金属的材料层;以及
所述暴露步骤包括使用低温液体。
9.一种处理半导体衬底的方法,包括:
提供所述半导体衬底,所述半导体衬底具有形成为所述半导体衬底的一部分并且通过空间彼此分离的管芯,其中,所述半导体衬底包括第一主表面以及与所述第一主表面相对的第二主表面,接触焊盘位于所述第一主表面上,并且材料层位于所述第二主表面之下;
蚀刻所述半导体衬底在所述空间内的至少部分以在邻接管芯之间形成间隙;以及
在蚀刻后,通过将所述材料层暴露于降低的温度并同时将所述半导体衬底沿第一方向约束的方式分离所述材料层的至少部分,其中,所述暴露步骤沿不同于所述第一方向的第二方向扩展所述邻接管芯之间的间隙。
10.根据权利要求9所述的方法,其中:
提供所述材料层包括提供包括金属材料、晶圆背面涂层或管芯附接膜中至少一个的所述材料层;
所述暴露步骤包括:
提供传热介质;
将所述半导体衬底放置于所述传热介质中;以及
将所述传热介质暴露于所述降低的温度,从而将所述传热介质从第一状态转变为第二状态。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762510538P | 2017-05-24 | 2017-05-24 | |
US62/510,538 | 2017-05-24 | ||
US15/938,115 | 2018-03-28 | ||
US15/938,115 US10373869B2 (en) | 2017-05-24 | 2018-03-28 | Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108962820A CN108962820A (zh) | 2018-12-07 |
CN108962820B true CN108962820B (zh) | 2023-11-07 |
Family
ID=64401344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810469524.3A Active CN108962820B (zh) | 2017-05-24 | 2018-05-16 | 处理衬底的方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US10373869B2 (zh) |
CN (1) | CN108962820B (zh) |
MY (1) | MY194264A (zh) |
PH (1) | PH12018050190B1 (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10186458B2 (en) * | 2012-07-05 | 2019-01-22 | Infineon Technologies Ag | Component and method of manufacturing a component using an ultrathin carrier |
US10373869B2 (en) * | 2017-05-24 | 2019-08-06 | Semiconductor Components Industries, Llc | Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus |
US10834853B2 (en) * | 2018-03-02 | 2020-11-10 | Micron Technology, Inc. | Electronic device with a card-level thermal regulator mechanism and associated systems, devices, and methods |
JP7030006B2 (ja) | 2018-04-12 | 2022-03-04 | 株式会社ディスコ | 拡張方法及び拡張装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030022465A1 (en) * | 2001-07-27 | 2003-01-30 | Wachtler Kurt P. | Method of separating semiconductor dies from a wafer |
CN102130022A (zh) * | 2010-01-18 | 2011-07-20 | 半导体元件工业有限责任公司 | 形成半导体管芯的方法 |
CN104871295A (zh) * | 2012-12-26 | 2015-08-26 | 日立化成株式会社 | 扩展方法、半导体装置的制造方法、及半导体装置 |
US20150357241A1 (en) * | 2014-06-04 | 2015-12-10 | Semiconductor Components Industries, Llc | Method of reducing residual contamination in singulated semiconductor die |
Family Cites Families (136)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4820377A (en) | 1987-07-16 | 1989-04-11 | Texas Instruments Incorporated | Method for cleanup processing chamber and vacuum process module |
US5075253A (en) | 1989-04-12 | 1991-12-24 | Advanced Micro Devices, Inc. | Method of coplanar integration of semiconductor IC devices |
US5166097A (en) | 1990-11-26 | 1992-11-24 | The Boeing Company | Silicon wafers containing conductive feedthroughs |
US5300461A (en) | 1993-01-25 | 1994-04-05 | Intel Corporation | Process for fabricating sealed semiconductor chip using silicon nitride passivation film |
US5401690A (en) | 1993-07-08 | 1995-03-28 | Goodark Electronic Corp. | Method for making circular diode chips through glass passivation |
JP3156896B2 (ja) | 1994-01-28 | 2001-04-16 | 富士通株式会社 | 半導体装置の製造方法およびかかる製造方法により製造された半導体装置 |
JP3197788B2 (ja) | 1995-05-18 | 2001-08-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
US5753418A (en) | 1996-09-03 | 1998-05-19 | Taiwan Semiconductor Manufacturing Company Ltd | 0.3 Micron aperture width patterning process |
US5937296A (en) | 1996-12-20 | 1999-08-10 | Siemens Aktiengesellschaft | Memory cell that includes a vertical transistor and a trench capacitor |
US6030885A (en) | 1997-04-18 | 2000-02-29 | Vlsi Technology, Inc. | Hexagonal semiconductor die, semiconductor substrates, and methods of forming a semiconductor die |
US5982018A (en) | 1997-05-23 | 1999-11-09 | Micron Technology, Inc. | Thin film capacitor coupons for memory modules and multi-chip modules |
US5863813A (en) | 1997-08-20 | 1999-01-26 | Micron Communications, Inc. | Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips |
US6140151A (en) | 1998-05-22 | 2000-10-31 | Micron Technology, Inc. | Semiconductor wafer processing method |
US6465329B1 (en) | 1999-01-20 | 2002-10-15 | Amkor Technology, Inc. | Microcircuit die-sawing protector and method |
US6214703B1 (en) | 1999-04-15 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Method to increase wafer utility by implementing deep trench in scribe line |
JP2003521120A (ja) | 2000-01-26 | 2003-07-08 | トル−シ・テクノロジーズ・インコーポレイテッド | ドライエッチングを用いた半導体ウェーハのシンニング及びダイシング、並びに半導体チップの底部のエッジ及び角を丸める方法 |
DE10031252A1 (de) | 2000-06-27 | 2002-01-10 | Bosch Gmbh Robert | Verfahren zur Zertrennung eines Substratwafers in eine Anzahl von Substratchips |
CN1233041C (zh) | 2000-09-21 | 2005-12-21 | 剑桥半导体有限公司 | 半导体器件及其制作方法 |
US6642127B2 (en) | 2001-10-19 | 2003-11-04 | Applied Materials, Inc. | Method for dicing a semiconductor wafer |
US7332819B2 (en) | 2002-01-09 | 2008-02-19 | Micron Technology, Inc. | Stacked die in die BGA package |
GB0130870D0 (en) | 2001-12-21 | 2002-02-06 | Accentus Plc | Solid-state antenna |
US6849554B2 (en) | 2002-05-01 | 2005-02-01 | Applied Materials, Inc. | Method of etching a deep trench having a tapered profile in silicon |
JP3923368B2 (ja) | 2002-05-22 | 2007-05-30 | シャープ株式会社 | 半導体素子の製造方法 |
US6713366B2 (en) | 2002-06-12 | 2004-03-30 | Intel Corporation | Method of thinning a wafer utilizing a laminated reinforcing layer over the device side |
JP2004055860A (ja) | 2002-07-22 | 2004-02-19 | Renesas Technology Corp | 半導体装置の製造方法 |
EP1873824B1 (en) | 2002-09-13 | 2009-03-11 | Towa-Intercon Technology, Inc. | Jet singulation of a substrate |
US20040058478A1 (en) | 2002-09-25 | 2004-03-25 | Shafidul Islam | Taped lead frames and methods of making and using the same in semiconductor packaging |
US6897128B2 (en) | 2002-11-20 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method |
US20040102022A1 (en) | 2002-11-22 | 2004-05-27 | Tongbi Jiang | Methods of fabricating integrated circuitry |
JP4013753B2 (ja) | 2002-12-11 | 2007-11-28 | 松下電器産業株式会社 | 半導体ウェハの切断方法 |
JP3991872B2 (ja) | 2003-01-23 | 2007-10-17 | 松下電器産業株式会社 | 半導体装置の製造方法 |
DE112004000395T5 (de) | 2003-03-13 | 2006-02-02 | PDF Solutions, Inc., San Jose | Halbleiterwafer mit nichtrechteckig geformten Chips |
KR20040086869A (ko) | 2003-03-22 | 2004-10-13 | 삼성전자주식회사 | 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법 |
US7339110B1 (en) | 2003-04-10 | 2008-03-04 | Sunpower Corporation | Solar cell and method of manufacture |
US6982211B2 (en) | 2003-12-02 | 2006-01-03 | Disco Corporation | Water jet processing method |
EP1557875A1 (en) | 2003-12-29 | 2005-07-27 | STMicroelectronics S.r.l. | Process for forming tapered trenches in a dielectric material |
US7098077B2 (en) | 2004-01-20 | 2006-08-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor chip singulation method |
JP2005244198A (ja) | 2004-01-26 | 2005-09-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US7129114B2 (en) | 2004-03-10 | 2006-10-31 | Micron Technology, Inc. | Methods relating to singulating semiconductor wafers and wafer scale assemblies |
DE102004022178B4 (de) | 2004-05-05 | 2008-03-20 | Atmel Germany Gmbh | Verfahren zur Herstellung einer Leiterbahn auf einem Substrat und Bauelement mit einer derart hergestellten Leiterbahn |
JP4677758B2 (ja) | 2004-10-14 | 2011-04-27 | 日立化成工業株式会社 | ダイボンドダイシングシート及びその製造方法、並びに、半導体装置の製造方法 |
JP2006041005A (ja) | 2004-07-23 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体素子形成領域の配置決定方法及び装置、半導体素子形成領域の配置決定用プログラム、並びに半導体素子の製造方法 |
JP4018088B2 (ja) | 2004-08-02 | 2007-12-05 | 松下電器産業株式会社 | 半導体ウェハの分割方法及び半導体素子の製造方法 |
US7288489B2 (en) | 2004-08-20 | 2007-10-30 | Semitool, Inc. | Process for thinning a semiconductor workpiece |
US20070148807A1 (en) | 2005-08-22 | 2007-06-28 | Salman Akram | Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers |
US7335576B2 (en) | 2004-10-08 | 2008-02-26 | Irvine Sensors Corp. | Method for precision integrated circuit die singulation using differential etch rates |
GB2420443B (en) | 2004-11-01 | 2009-09-16 | Xsil Technology Ltd | Increasing die strength by etching during or after dicing |
CA2490849C (en) | 2004-12-22 | 2009-12-22 | Ibm Canada Limited - Ibm Canada Limitee | An automated singularization tool for brittle insulating arrays |
JP4288229B2 (ja) | 2004-12-24 | 2009-07-01 | パナソニック株式会社 | 半導体チップの製造方法 |
US20060154388A1 (en) | 2005-01-08 | 2006-07-13 | Richard Lewington | Integrated metrology chamber for transparent substrates |
GB0500393D0 (en) | 2005-01-10 | 2005-02-16 | Univ Warwick | Microheaters |
JP4624813B2 (ja) | 2005-01-21 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体製造装置 |
US7253477B2 (en) | 2005-02-15 | 2007-08-07 | Semiconductor Components Industries, L.L.C. | Semiconductor device edge termination structure |
US7956459B2 (en) | 2005-02-28 | 2011-06-07 | Infineon Technologies Ag | Semiconductor device and method of assembly |
JP4275095B2 (ja) | 2005-04-14 | 2009-06-10 | パナソニック株式会社 | 半導体チップの製造方法 |
SG126885A1 (en) | 2005-04-27 | 2006-11-29 | Disco Corp | Semiconductor wafer and processing method for same |
JP4285455B2 (ja) | 2005-07-11 | 2009-06-24 | パナソニック株式会社 | 半導体チップの製造方法 |
DE102005053274A1 (de) | 2005-09-30 | 2007-04-12 | Osram Opto Semiconductors Gmbh | Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips und Halbleiterbauelement |
US8153464B2 (en) | 2005-10-18 | 2012-04-10 | International Rectifier Corporation | Wafer singulation process |
WO2007055010A1 (ja) | 2005-11-10 | 2007-05-18 | Renesas Technology Corp. | 半導体装置の製造方法および半導体装置 |
US7662668B2 (en) | 2005-11-16 | 2010-02-16 | Denso Corporation | Method for separating a semiconductor substrate into a plurality of chips along with a cutting line on the semiconductor substrate |
US20070132034A1 (en) | 2005-12-14 | 2007-06-14 | Giuseppe Curello | Isolation body for semiconductor devices and method to form the same |
JP2007294612A (ja) | 2006-04-24 | 2007-11-08 | Oki Data Corp | 半導体装置、半導体装置の製造方法、半導体製造装置、ledヘッド、および画像形成装置 |
JP5023614B2 (ja) | 2006-08-24 | 2012-09-12 | パナソニック株式会社 | 半導体チップの製造方法及び半導体ウエハの処理方法 |
JP4544231B2 (ja) | 2006-10-06 | 2010-09-15 | パナソニック株式会社 | 半導体チップの製造方法 |
JP4879702B2 (ja) | 2006-10-20 | 2012-02-22 | リンテック株式会社 | ダイソート用シートおよび接着剤層を有するチップの移送方法 |
US7935568B2 (en) | 2006-10-31 | 2011-05-03 | Tessera Technologies Ireland Limited | Wafer-level fabrication of lidded chips with electrodeposited dielectric coating |
JP2008159985A (ja) | 2006-12-26 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体チップの製造方法 |
US7569409B2 (en) | 2007-01-04 | 2009-08-04 | Visera Technologies Company Limited | Isolation structures for CMOS image sensor chip scale packages |
JP4840174B2 (ja) | 2007-02-08 | 2011-12-21 | パナソニック株式会社 | 半導体チップの製造方法 |
JP5166899B2 (ja) | 2007-02-13 | 2013-03-21 | 株式会社ディスコ | ウエーハの分割方法 |
US7651925B2 (en) | 2007-03-01 | 2010-01-26 | Delphi Technologies, Inc. | Vacuum expansion of integrated circuits at sort |
JP5196838B2 (ja) | 2007-04-17 | 2013-05-15 | リンテック株式会社 | 接着剤付きチップの製造方法 |
JP4853872B2 (ja) | 2007-05-24 | 2012-01-11 | ラピスセミコンダクタ株式会社 | チップの製造方法 |
TWI473183B (zh) | 2007-06-19 | 2015-02-11 | Invensas Corp | 可堆疊的積體電路晶片的晶圓水平表面鈍化 |
US7781310B2 (en) | 2007-08-07 | 2010-08-24 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
JP4985199B2 (ja) | 2007-08-07 | 2012-07-25 | パナソニック株式会社 | 半導体ウェハの個片化方法 |
US8859396B2 (en) | 2007-08-07 | 2014-10-14 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US8012857B2 (en) | 2007-08-07 | 2011-09-06 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US7989319B2 (en) | 2007-08-07 | 2011-08-02 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
DE102007041885B4 (de) | 2007-09-04 | 2009-12-24 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterschaltungsanordnung |
US20090075459A1 (en) | 2007-09-06 | 2009-03-19 | Kabushiki Kaisha Shinkawa | Apparatus and method for picking-up semiconductor dies |
US7705440B2 (en) | 2007-09-07 | 2010-04-27 | Freescale Semiconductor, Inc. | Substrate having through-wafer vias and method of forming |
KR101176431B1 (ko) | 2007-10-09 | 2012-08-30 | 히다치 가세고교 가부시끼가이샤 | 접착 필름이 부착된 반도체칩의 제조 방법, 이 제조 방법에 사용되는 반도체용 접착 필름, 및 반도체 장치의 제조 방법 |
KR20120002556A (ko) | 2007-10-09 | 2012-01-05 | 히다치 가세고교 가부시끼가이샤 | 접착 필름이 부착된 반도체칩의 제조 방법 및 이 제조 방법에 사용되는 반도체용 접착 필름, 및 반도체 장치의 제조 방법 |
JP5178733B2 (ja) | 2007-10-16 | 2013-04-10 | 電気化学工業株式会社 | 粘着剤、粘着シート、多層粘着シート及び電子部品の製造方法 |
TW200935506A (en) | 2007-11-16 | 2009-08-16 | Panasonic Corp | Plasma dicing apparatus and semiconductor chip manufacturing method |
JP4717086B2 (ja) | 2008-01-18 | 2011-07-06 | 日東電工株式会社 | ダイシング・ダイボンドフィルム |
JP2009272421A (ja) | 2008-05-07 | 2009-11-19 | Disco Abrasive Syst Ltd | デバイスの製造方法 |
JP2010056544A (ja) | 2008-08-01 | 2010-03-11 | Nitto Denko Corp | ダイシング・ダイボンドフィルム |
JP4718629B2 (ja) | 2008-08-04 | 2011-07-06 | 日東電工株式会社 | ダイシング・ダイボンドフィルム |
JP5519971B2 (ja) | 2008-11-26 | 2014-06-11 | 日東電工株式会社 | ダイシング・ダイボンドフィルム及び半導体装置の製造方法 |
JP4810565B2 (ja) | 2008-11-26 | 2011-11-09 | 日東電工株式会社 | ダイシング・ダイボンドフィルム及び半導体装置の製造方法 |
JP2010129699A (ja) | 2008-11-26 | 2010-06-10 | Nitto Denko Corp | ダイシング・ダイボンドフィルム及び半導体装置の製造方法 |
JP2010129700A (ja) | 2008-11-26 | 2010-06-10 | Nitto Denko Corp | ダイシング・ダイボンドフィルム及び半導体装置の製造方法 |
JP2010206044A (ja) | 2009-03-05 | 2010-09-16 | Toshiba Corp | 半導体装置の製造方法 |
US8609512B2 (en) | 2009-03-27 | 2013-12-17 | Electro Scientific Industries, Inc. | Method for laser singulation of chip scale packages on glass substrates |
JP2010263041A (ja) | 2009-05-01 | 2010-11-18 | Nitto Denko Corp | ダイアタッチフィルム付きダイシングテープおよび半導体装置の製造方法 |
CN101924056A (zh) | 2009-06-15 | 2010-12-22 | 日东电工株式会社 | 半导体背面用切割带集成膜 |
JP2011108979A (ja) | 2009-11-20 | 2011-06-02 | Disco Abrasive Syst Ltd | 被加工物の切削方法 |
JP2011151362A (ja) | 2009-12-24 | 2011-08-04 | Nitto Denko Corp | ダイシングテープ一体型半導体裏面用フィルム |
US20110175209A1 (en) | 2010-01-18 | 2011-07-21 | Seddon Michael J | Method of forming an em protected semiconductor die |
US9299664B2 (en) | 2010-01-18 | 2016-03-29 | Semiconductor Components Industries, Llc | Method of forming an EM protected semiconductor die |
US9165833B2 (en) | 2010-01-18 | 2015-10-20 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
JP2011174042A (ja) | 2010-02-01 | 2011-09-08 | Nitto Denko Corp | 半導体装置製造用フィルム及び半導体装置の製造方法 |
JP2011204806A (ja) | 2010-03-24 | 2011-10-13 | Nitto Denko Corp | ウエハの加工方法 |
WO2011132648A1 (ja) | 2010-04-20 | 2011-10-27 | 日東電工株式会社 | フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、半導体装置の製造方法、及び、フリップチップ型半導体装置 |
JP2011243906A (ja) | 2010-05-21 | 2011-12-01 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
JP5623791B2 (ja) | 2010-06-01 | 2014-11-12 | 株式会社ディスコ | サファイア基板の加工方法 |
JP5641641B2 (ja) | 2010-07-29 | 2014-12-17 | 日東電工株式会社 | ダイシングテープ一体型半導体裏面用フィルム及び半導体装置の製造方法 |
JP5580701B2 (ja) | 2010-09-13 | 2014-08-27 | 日東電工株式会社 | ダイシング・ダイボンドフィルム |
JP2012069586A (ja) | 2010-09-21 | 2012-04-05 | Nitto Denko Corp | ダイシング・ダイボンドフィルム、ダイシング・ダイボンドフィルムの製造方法、及び、半導体装置の製造方法 |
CN102986007B (zh) | 2010-09-30 | 2015-06-10 | 三井化学东赛璐株式会社 | 扩张性膜、切割膜以及半导体装置的制造方法 |
JP2012079936A (ja) | 2010-10-01 | 2012-04-19 | Nitto Denko Corp | ダイシング・ダイボンドフィルム、及び、半導体装置の製造方法 |
US8802545B2 (en) | 2011-03-14 | 2014-08-12 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
US8946058B2 (en) | 2011-03-14 | 2015-02-03 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
JP5755043B2 (ja) | 2011-06-20 | 2015-07-29 | 株式会社ディスコ | 半導体ウエーハの加工方法 |
CN102842512A (zh) | 2011-06-22 | 2012-12-26 | 日东电工株式会社 | 半导体装置的制造方法 |
JP2013021105A (ja) | 2011-07-11 | 2013-01-31 | Nitto Denko Corp | ダイシング用粘着シート、及び、ダイシング用粘着シートを用いた半導体装置の製造方法 |
KR101504461B1 (ko) | 2011-07-29 | 2015-03-24 | 헨켈 아이피 앤드 홀딩 게엠베하 | 반도체 웨이퍼를 개개의 반도체 다이로 개별화하는 방법 |
US8450188B1 (en) | 2011-08-02 | 2013-05-28 | Micro Processing Technology, Inc. | Method of removing back metal from an etched semiconductor scribe street |
JP5798834B2 (ja) | 2011-08-08 | 2015-10-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
CN103165474A (zh) | 2011-12-16 | 2013-06-19 | 日东电工株式会社 | 半导体装置的制造方法 |
JP5964580B2 (ja) | 2011-12-26 | 2016-08-03 | 株式会社ディスコ | ウェーハの加工方法 |
KR20130081949A (ko) | 2012-01-10 | 2013-07-18 | 삼성전자주식회사 | 웨이퍼 다이싱 방법 및 이를 사용하는 발광 소자 칩의 제조 방법 |
US20130264686A1 (en) | 2012-04-05 | 2013-10-10 | Texas Instruments Incorporated | Semiconductor wafer processing |
US9034733B2 (en) | 2012-08-20 | 2015-05-19 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US8664089B1 (en) | 2012-08-20 | 2014-03-04 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US9368404B2 (en) | 2012-09-28 | 2016-06-14 | Plasma-Therm Llc | Method for dicing a substrate with back metal |
US9484260B2 (en) | 2012-11-07 | 2016-11-01 | Semiconductor Components Industries, Llc | Heated carrier substrate semiconductor die singulation method |
US9136173B2 (en) | 2012-11-07 | 2015-09-15 | Semiconductor Components Industries, Llc | Singulation method for semiconductor die having a layer of material along one major surface |
US9153493B1 (en) | 2013-01-16 | 2015-10-06 | Micro Processing Technology, Inc. | System for separating devices from a semiconductor wafer |
US8906745B1 (en) | 2013-09-12 | 2014-12-09 | Micro Processing Technology, Inc. | Method using fluid pressure to remove back metal from semiconductor wafer scribe streets |
US9418894B2 (en) * | 2014-03-21 | 2016-08-16 | Semiconductor Components Industries, Llc | Electronic die singulation method |
US10366923B2 (en) * | 2016-06-02 | 2019-07-30 | Semiconductor Components Industries, Llc | Method of separating electronic devices having a back layer and apparatus |
US10373869B2 (en) * | 2017-05-24 | 2019-08-06 | Semiconductor Components Industries, Llc | Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus |
-
2018
- 2018-03-28 US US15/938,115 patent/US10373869B2/en active Active
- 2018-05-15 PH PH12018050190A patent/PH12018050190B1/en unknown
- 2018-05-16 CN CN201810469524.3A patent/CN108962820B/zh active Active
- 2018-05-16 MY MYPI2018000758A patent/MY194264A/en unknown
-
2019
- 2019-06-06 US US16/433,717 patent/US10854516B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030022465A1 (en) * | 2001-07-27 | 2003-01-30 | Wachtler Kurt P. | Method of separating semiconductor dies from a wafer |
CN102130022A (zh) * | 2010-01-18 | 2011-07-20 | 半导体元件工业有限责任公司 | 形成半导体管芯的方法 |
CN104871295A (zh) * | 2012-12-26 | 2015-08-26 | 日立化成株式会社 | 扩展方法、半导体装置的制造方法、及半导体装置 |
US20150357241A1 (en) * | 2014-06-04 | 2015-12-10 | Semiconductor Components Industries, Llc | Method of reducing residual contamination in singulated semiconductor die |
Also Published As
Publication number | Publication date |
---|---|
PH12018050190A1 (en) | 2019-10-07 |
MY194264A (en) | 2022-11-25 |
US10854516B2 (en) | 2020-12-01 |
US10373869B2 (en) | 2019-08-06 |
US20190287855A1 (en) | 2019-09-19 |
US20180342423A1 (en) | 2018-11-29 |
CN108962820A (zh) | 2018-12-07 |
PH12018050190B1 (en) | 2019-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108962820B (zh) | 处理衬底的方法 | |
US10553491B2 (en) | Method of separating a back layer on a singulated semiconductor wafer attached to carrier substrates | |
EP2701188B1 (en) | A method of singulating semiconductor die from a semiconductor wafer | |
US10950503B2 (en) | Method of separating electronic devices having a back layer and apparatus | |
US9847219B2 (en) | Semiconductor die singulation method | |
TW559876B (en) | Method and apparatus for dicing a semiconductor wafer | |
US9773689B2 (en) | Semiconductor die singulation method using varied carrier substrate temperature | |
US20160104626A1 (en) | Methods for singulating semiconductor wafer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |