JP5023614B2 - 半導体チップの製造方法及び半導体ウエハの処理方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 189
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000003672 processing method Methods 0.000 title claims description 10
- 239000007789 gas Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 38
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 35
- 229910001882 dioxygen Inorganic materials 0.000 claims description 35
- 238000001020 plasma etching Methods 0.000 claims description 29
- 238000009499 grossing Methods 0.000 claims description 25
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 21
- 239000011737 fluorine Substances 0.000 claims description 21
- 229910052731 fluorine Inorganic materials 0.000 claims description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 15
- 239000001301 oxygen Substances 0.000 claims description 15
- 229910052760 oxygen Inorganic materials 0.000 claims description 15
- 238000005520 cutting process Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 6
- 230000007261 regionalization Effects 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 104
- 238000013500 data storage Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000001816 cooling Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000003507 refrigerant Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 235000002918 Fraxinus excelsior Nutrition 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002956 ash Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000006552 photochemical reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000010792 warming Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
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- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/36—Removing material
- B23K26/40—Removing material taking account of the properties of the material involved
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- B28—WORKING CEMENT, CLAY, OR STONE
- B28D—WORKING STONE OR STONE-LIKE MATERIALS
- B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K2103/00—Materials to be soldered, welded or cut
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- Manufacturing & Machinery (AREA)
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- Optics & Photonics (AREA)
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Description
本発明は、複数の半導体素子が形成された半導体ウエハをプラズマエッチングにより切り分けて半導体チップを製造する半導体チップの製造方法及び半導体ウエハの処理方法に関するものである。
半導体ウエハは厚さ数十μｍ程度にまで薄化してきており、加工や運搬工程においては曲げや反り、衝撃などの外力をなるべく与えないようにする取り扱いが必要である。半導体ウエハを個々の半導体チップに切り分けるダイシング工程では従来、円形刃等を用いた機械的な切断方法が一般的であったが、近年、機械的な切断によるウエハへのダメージを軽減し得るプラズマダイシングと呼ばれる方法が提案されている。プラズマダイシングは、半導体ウエハの一方の面に形成したレジスト膜にマスクを通してダイシングパターンを露光転写することによってレジスト膜に半導体素子同士を区分する境界溝を形成し、その境界溝に露出した半導体ウエハの表面をプラズマエッチングによって除去して半導体ウエハを境界溝に沿って個々の半導体チップに切り分けるというものである。
また、ダイシングパターンを露光転写によって形成させるのではなく、ダイシングパターンによって形成される境界溝に相当する部分にレーザ光を照射してその部分のレジスト膜を除去していく方法が提案されている（特許文献１）。この方法では高価な露光転写装置を用いる必要がないので、プラズマダイシングを低コストで行うことができる。
特開２００５−１９１０３９号公報
しかしながら、レーザ光の照射によってレジスト膜に形成された境界溝の表面は滑らかではなく、鋭角に尖ったギザギザな凹凸形状となっている。このような境界溝の表面形状は、脈動のあるレーザ光によってレジスト膜を切断したためにそのレジスト膜の切断面に凹凸部ができたり、レジスト膜の切断時に周囲に飛散した残渣が境界溝の表面に付着したりしたことなどによって形成されたものである。このように境界溝の表面がギザギザな凹凸形状のままプラズマエッチングを行って個々の半導体チップに切り分けると、切り分けられた半導体チップの側面もギザギザな形状になってしまうが、半導体チップの側面の微小な凹凸部分、いわゆるチッピング部分には、外力が加わったときに応力集中が起き易く、その応力集中が起きた部分を基点に亀裂が生じて半導体チップが割れ易いという問題がある。
そこで本発明は、チッピングのない割れにくい半導体チップを製造することができる半導体チップの製造方法及び半導体ウエハの処理方法を提供することを目的とする。
請求項１に記載の半導体チップの製造方法は、複数の半導体素子が形成された半導体ウエハの一方の面に有機物であるレジスト膜を形成するレジスト膜形成工程と、レジスト膜の半導体素子同士の境界部にレーザ光を照射してレジスト膜に半導体素子同士を区分する境界溝を形成し、その境界溝に半導体ウエハの表面を露出させるレーザ加工工程と、境界溝に露出した半導体ウエハの表面をフッ素系ガスのプラズマによりエッチングし、半導体ウエハを境界溝に沿って個々の半導体チップに切り分けるプラズマエッチング工程とを含み、前記レーザ加工工程と前記プラズマエッチング工程の間に、前記レーザ加工工程において凹凸形状となった境界溝の表面の凹凸部を酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより灰化して平滑化する境界溝表面平滑化工程を実行する。
請求項２に記載の半導体チップの製造方法は、請求項１に記載の半導体チップの製造方法において、境界溝表面平滑化工程における境界溝の表面の平滑化は、境界溝の表面の凹凸部を酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより均して凹凸部の凹凸周期を大きくして行う。
請求項３に記載の半導体チップの製造方法は、請求項１又は２に記載の半導体チップの製造方法において、プラズマエッチング工程の後、レジスト膜を酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより除去するレジスト膜除去工程を実行する。
請求項４に記載の半導体チップの製造方法は、請求項１乃至３のいずれかに記載の半導体チップの製造方法において、レジスト膜を半導体ウエハの半導体素子が形成された回路パターン形成面とは反対側の面に形成する。
請求項５に記載の半導体ウエハの処理方法は、複数の半導体素子が形成された半導体ウエハの一方の面に有機物であるレジスト膜を形成するレジスト膜形成工程と、レジスト膜の半導体素子同士の境界部にレーザ光を照射してレジスト膜に半導体素子同士を区分する境界溝を形成し、その境界溝に半導体ウエハの表面を露出させるレーザ加工工程と、レーザ加工工程が済んだ半導体ウエハをプラズマ処理装置の真空チャンバ内に搬入するウエハ搬入工程と、真空チャンバ内に発生させた酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより前記レーザ加工工程において凹凸形状となった境界溝の表面の凹凸部を灰化して平滑化する境界溝表面平滑化工程と、境界溝平滑化工程の後、境界溝に露出した半導体ウエハの表面をフッ素系ガスのプラズマによりエッチングし、半導体ウエハを境界溝に沿って個々の半導体チップに切り分けるプラズマエッチング工程と、プラズマエッチング工程が済んだ半導体ウエハを真空チャンバから搬出するウエハ搬出工程とを含む。
請求項６に記載の半導体ウエハの処理方法は、請求項５に記載の半導体ウエハの処理方法において、前記プラズマエッチング工程と前記ウエハ搬出工程の間に、真空チャンバ内に発生させた酸素ガスもしくは酸素を主成分とする混合ガスのプラズマによりレジスト膜を除去するレジスト膜除去工程を実行する。
本発明では、有機物であるレジスト膜の半導体素子同士の境界部にレーザ光を照射してレジスト膜に半導体素子同士を区分する境界溝を形成し、その境界溝に半導体ウエハの表面を露出させた後、フッ素系ガスのプラズマによるエッチングを行って半導体ウエハを境界溝に沿って個々の半導体チップに切り分けるのであるが、そのフッ素系ガスのプラズマによるエッチングを行う前に、レーザ加工工程において凹凸形状となった境界溝の表面の凹凸部を酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより灰化して平滑化するようにしている。このため、プラズマエッチングによる半導体ウエハの切断面、すなわち切り分けられた半導体チップの側面を平坦なものとすることができ、チッピングのない割れにくい半導体チップが得られる。
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明の一実施の形態における半導体チップの製造方法の実施に使用されるレーザ加工装置の斜視図、図２は本発明の一実施の形態における半導体チップの製造方法の実施に使用されるプラズマ処理装置の断面図、図３及び図４は本発明の一実施の形態における半導体チップの製造方法の工程説明図、図５は本発明の一実施の形態における半導体チップの製造方法の工程の流れを示すフローチャート、図６は本発明の一実施の形態における半導体チップの製造方法の境界溝表面平滑化工程の前後における境界溝の表面の変化の様子を（ａ），（ｂ）の順で示す図である。
先ず、図１及び図２を用いて本発明の一実施の形態における半導体チップの製造方法の実施に使用されるレーザ加工装置１０とプラズマ処理装置３０の構成について説明する。
図１において、レーザ加工装置１０は加工対象となる半導体ウエハ１を水平姿勢に保持するウエハ保持部１１、ウエハ保持部１１の上方において移動自在に設けられた移動プレート１２、移動プレート１２に固定されたレーザ照射部１３及びカメラ１４のほか、移動プレート１２を移動させる移動機構１５、レーザ照射部１３にレーザ光を発生させるレーザ発生部１６、移動機構１５の駆動制御及びレーザ発生部１６におけるレーザ発生制御を行う制御部１７、カメラ１４の撮像画像から半導体ウエハ１の位置認識を行う認識部１８、制御部１７に操作信号・入力信号を与える操作・入力部１９等を有して成る。
ウエハ保持部１１は上面に半導体ウエハ１を固定保持する真空チャック等の固定保持具を有しており、半導体ウエハ１はこの固定保持具によりレーザ加工が行われる面（後述するレジスト膜４が形成された面）を上に向けて固定保持される。移動プレート１２は移動機構１５を介して制御部１７によって移動制御がなされ、移動プレート１２に固定されたレーザ照射部１３及びカメラ１４は半導体ウエハ１の上方において三次元的に移動される。レーザ発生部１６は制御部１７より制御されてレーザ照射部１３にレーザを発生させ、レーザ照射部１３は発生したレーザを下方に照射する。カメラ１４は直下に位置する半導体ウエハ１を赤外光により撮像する。認識部１８はカメラ１４の撮像画像から半導体ウエハ１の位置認識を行い、その結果得られた半導体ウエハ１の位置情報を制御部１７へ送信する。制御部１７は、認識部１８から送信された半導体ウエハ１の位置情報に基づいて半導体ウエハ１とレーザ照射部１３との位置関係を把握し、レーザ照射部１３から照射されるレーザ光１３ａの照射位置を算出する。操作・入力部１９はオペレータの操作に応じ、移動機構１５の操作信号やレーザ発生部１６の作動に関する入力信号等を制御部１７に与える。
図２において、プラズマ処理装置３０は真空チャンバ３１、真空チャンバ３１内に設けられた下部電極３２と上部電極３３、下部電極３２に高周波電圧を印加する高周波電源部３４、冷媒を下部電極３２内に循環させる冷却ユニット３５、上部電極３３内から真空チャンバ３１の外部に延び、真空チャンバ３１の外部において二股に分かれたガス供給路３６、二股に分かれたガス供給路３６の一方側の分岐路（第１分岐路３６ａとする）に接続された酸素ガス供給部３７、二股に分かれたガス供給路３６の他方側の分岐路（第２分岐路３６ｂとする）に接続されたフッ素系ガス供給部３８、第１分岐路３６ａ中に介装された第１開閉弁３９及び第１流量制御弁４０、第２分岐路３６ｂ中に介装された第２開閉弁４１及び第２流量制御弁４２から成っている。
真空チャンバ３１の内部は半導体ウエハ１に対してプラズマ処理を行うための密閉空間
となっている。下部電極３２は真空チャンバ３１内において半導体ウエハ１の保持面を上にして設けられており、上部電極３３の下面は下部電極３２の上方において上部電極３２の上面と対向するように設けられている。
となっている。下部電極３２は真空チャンバ３１内において半導体ウエハ１の保持面を上にして設けられており、上部電極３３の下面は下部電極３２の上方において上部電極３２の上面と対向するように設けられている。
下部電極３２の上面には真空チャックや静電吸引機構等から成るウエハ保持機構（図示せず）と電気絶縁性材料から成るリング状のフレーム３２ａが設けられており、半導体ウエハ１はプラズマ処理が施される面を上に向け、フレーム３２ａによって周囲が囲まれるように支持されて、ウエハ保持機構によって下部電極３２の上面に固定される。
酸素ガス供給部３７内には酸素ガス（酸素を主成分とする混合ガスであってもよい）が封入されており、その酸素ガスは、第１開閉弁３９が開弁されているとき（第２開閉弁４１は閉弁される）、第１分岐路３６ａ及びガス供給路３６を介して上部電極３３に供給される。酸素ガス供給部３７から上部電極３３に供給される酸素ガスの流量は、第１流量制御弁４０の開度調節によって行う。また、フッ素系ガス供給部３８内には例えば六弗化硫黄（ＳＦ６）等のフッ素系ガスが封入されており、そのフッ素系ガスは、第２開閉弁４１が開弁されているとき（第１開閉弁３９は閉弁される）、第２分岐路３６ｂ及びガス供給路３６を介して上部電極３３に供給される。フッ素系ガス供給部３８から上部電極３３に供給されるフッ素系ガスの流量は、第２流量制御弁４２の開度調節によって行う。
上部電極３３の下面には平板状の多孔質プレート３３ａが設けられており、ガス供給路３６を介して供給された酸素ガスやフッ素系ガスは、この多孔質プレート３３ａを介して下部電極３２の上面に均一に吹き付けられる。
次に、図３、図４及び図５を参照して半導体チップの製造方法を説明する。図３（ａ）において、半導体ウエハ１の回路パターン形成面１ａには複数の半導体素子２が形成されており、隣接する半導体素子２の間の境界部を切断すれば複数の半導体チップに切り分けられる状態となっている。
この半導体ウエハ１から半導体チップを製造するには、先ず図３（ａ）に示すように、半導体ウエハ１の回路パターン形成面１ａに粘着質のシート状のＵＶテープ３を貼り付ける（図５に示すＵＶテープ貼付工程Ｓ１）。このＵＶテープ３は、最終的に半導体ウエハ１が半導体チップごとに切り出されたときに、半導体チップ同士がばらばらになってしまわないようにするために設けられるものである。
半導体ウエハ１の回路パターン形成面１ａにＵＶテープ３を貼付したら、図３（ｂ）に示すように、半導体ウエハ１の一方の面にレジスト膜４を形成する（図５に示すレジスト膜形成工程Ｓ２）。本実施の形態では、半導体ウエハ１の回路パターン形成面１ａとは反対側の面にレジスト膜４を形成する。このレジスト膜４はフッ素系ガスのプラズマに対して耐性を有する材質、例えばアルミニウムや樹脂等で形成される。アルミニウムを用いる場合には、蒸着処理による方法や、箔状のアルミ膜を貼り付ける方法などが用いられる。また、樹脂を用いる場合には、膜状に形成された樹脂を貼り付ける方法や、液状の樹脂をスピンコーティングにより塗布する方法等が用いられる。
半導体ウエハ１の一方の面にレジスト膜４を形成したら、半導体ウエハ１をレーザ加工装置１０のウエハ保持部１１に設置する。そして、図３（ｃ），（ｄ）に示すように、レジスト膜４の半導体素子２同士の境界部（隣接する半導体素子２の間の部分）にレーザ光１３ａを照射してその部分のレジスト膜４を除去し、レジスト膜４に半導体素子２同士を区分する境界溝５を形成する（図５に示すレーザ加工工程Ｓ３）。
このレーザ加工は、半導体ウエハ１に対してレーザ光１３ａを相対的に移動させながら
行う。レーザ加工装置１０のワークデータ記憶部２０には境界溝５の位置に関するデータが記憶されており、制御部１７はこのワークデータ記憶部２０に記憶されたデータに基づいてレーザ照射部１３を移動させる。具体的には、制御部１７は、カメラ１４及び認識部１８を介して得られたレーザ光１３ａの照射位置と、ワークデータ記憶部２０に記憶された境界溝５の位置のデータとを比較し、レーザ光１３ａの照射位置がワークデータ記憶部２０に記憶された境界溝５上を移動するように移動機構１５を駆動する。また、ワークデータ記憶部２０には境界溝５の幅のデータも記憶されており、制御部１７はレーザ照射部１３からレーザ光１３ａを照射させる際、レーザ照射部１３の出力を変化させてレーザ光１３ａのビーム径を調節し、実際に形成される境界溝５の幅がワークデータ記憶部２０に記憶された境界溝５の幅よりもやや狭くなるようにする。
行う。レーザ加工装置１０のワークデータ記憶部２０には境界溝５の位置に関するデータが記憶されており、制御部１７はこのワークデータ記憶部２０に記憶されたデータに基づいてレーザ照射部１３を移動させる。具体的には、制御部１７は、カメラ１４及び認識部１８を介して得られたレーザ光１３ａの照射位置と、ワークデータ記憶部２０に記憶された境界溝５の位置のデータとを比較し、レーザ光１３ａの照射位置がワークデータ記憶部２０に記憶された境界溝５上を移動するように移動機構１５を駆動する。また、ワークデータ記憶部２０には境界溝５の幅のデータも記憶されており、制御部１７はレーザ照射部１３からレーザ光１３ａを照射させる際、レーザ照射部１３の出力を変化させてレーザ光１３ａのビーム径を調節し、実際に形成される境界溝５の幅がワークデータ記憶部２０に記憶された境界溝５の幅よりもやや狭くなるようにする。
レーザ加工工程Ｓ３が終了したら、半導体ウエハ１をレーザ加工装置１０のウエハ保持部１１から取り外し、プラズマ処理装置３０の真空チャンバ３１内に搬入して、半導体ウエハ１を下部電極３２の上面に固定する（図５に示すウエハ搬入工程Ｓ４）。このとき、半導体ウエハ１は、レジスト膜４が形成された面が上方に向くようにする。
この段階において、レーザ加工された境界溝５の表面は、鋭角に尖ったギザギザな凹凸形状となっている。ここで「境界溝５の表面」とは、レーザ光１３ａでレジスト膜４を切り裂くことによって生じたレジスト膜４の対向する２つの切断面４ａと、これら２つの切断面４ａの間から境界溝５に露出した半導体ウエハ１の表面１ｂから成る面を指す（図３（ｄ）の部分拡大図参照）。境界溝５の表面がギザギザな凹凸形状となるのは、脈動のあるレーザ光１３ａによってレジスト膜４を切断したためにそのレジスト膜４の切断面４ａに凹凸部４ｂができたり、レジスト膜４の切断時に周囲に飛散した残渣４ｃが境界溝５の表面に付着したりすること等による（図６（ａ））。
この状態で後述のプラズマエッチング工程Ｓ６（図５）を行うと、切り分けられた半導体チップの側面もギザギザな形状になってしまい、そこに応力集中が発生し易くなる。このため半導体ウエハ１を真空チャンバ３１内に搬入したら、プラズマエッチングを行う前に、真空チャンバ３１内に発生させた酸素ガスのプラズマによって、レーザ加工工程Ｓ３において凹凸形状となった境界溝５の表面の平滑化を行う（図５に示す境界溝表面平滑化工程Ｓ５）。
境界溝表面平滑化工程Ｓ５では、先ず、プラズマ処理装置３０の第２開閉弁４１を閉じた状態で第１開閉弁３９を開き、酸素ガス供給部３７から上部電極３３へ酸素ガスを供給させる。これにより上部電極３３から多孔質プレート３３ａを介して半導体ウエハ１の上面に酸素ガスが吹き付けられる。この状態で高周波電源部３４を駆動して下部電極３２に高周波電圧を印加すると、下部電極３２と上部電極３３の間に酸素ガスのプラズマＰｏが発生する（図４（ａ））。この酸素ガスのプラズマＰｏは有機物であるレジスト膜４を灰化するので、境界溝５の表面は平滑化される（図４（ｂ）、図６（ｂ））。
この境界溝５の表面の平滑化は、具体的には、酸素ガス（若しくは酸素ガスを主成分とする混合ガス）のプラズマＰｏによって境界溝５の表面（レジスト膜４の対向する２つの切断面４ａ）の凹凸部４ｂを除去し、境界溝５の表面に付着したレジスト膜４の残渣４ｃを除去し、境界溝５の表面（レジスト膜４の対向する２つの切断面４ａ）の凹凸部４ｂを均してその凹凸部４ｂの凹凸周期を大きくすることによって行う（図６（ｂ）参照）。なお、酸素ガスのプラズマにより境界溝５の表面の平滑化を行っている間は、冷却ユニット３５を駆動して冷媒を下部電極３２内に循環させ、プラズマの熱によって半導体ウエハ１が昇温するのを防止するようにする。
酸素ガスのプラズマＰｏ中にレジスト膜４が曝露される時間が長ければ長いほどレジス
ト膜４の灰化は進行するが、この境界溝表面平滑化工程Ｓ５においてレジスト膜４を酸素ガスのプラズマＰｏ中に曝露する時間は、レジスト膜４の境界溝５の表面が平滑化されるのに必要な最小限度のものとする。目安として、曝露時間はレジスト膜４の表面が１〜３μｍ程度除去されるものであることが好ましい。
ト膜４の灰化は進行するが、この境界溝表面平滑化工程Ｓ５においてレジスト膜４を酸素ガスのプラズマＰｏ中に曝露する時間は、レジスト膜４の境界溝５の表面が平滑化されるのに必要な最小限度のものとする。目安として、曝露時間はレジスト膜４の表面が１〜３μｍ程度除去されるものであることが好ましい。
境界溝５の表面の平滑化が終了したら、次いでフッ素系ガスのプラズマによって半導体ウエハ１を境界溝５に沿って個々の半導体チップに切り分けるプラズマエッチングを行う（図５に示すプラズマエッチング工程Ｓ６）。
プラズマエッチング工程Ｓ６では、先ず、第１開閉弁３９を開から閉に切り換えた状態で第２開閉弁４１を開き、フッ素系ガス供給部３８から上部電極３３へフッ素系ガスを供給させる。これにより上部電極３３から多孔質プレート３３ａを介して半導体ウエハ１の上面にフッ素系ガスが吹き付けられる。この状態で高周波電源部３４を駆動して下部電極３２に高周波電圧を印加すると、下部電極３２と上部電極３３の間にフッ素系ガスのプラズマＰｆが発生する（図４（ｃ））。
発生したフッ素系ガスのプラズマＰｆは、境界溝５に露出しているシリコン製の半導体ウエハ１の表面１ｂをエッチングするので、半導体ウエハ１は境界溝５に沿って一括して切り分けられて複数の半導体チップ１′が生成される（図４（ｄ））。このとき境界溝５の表面はその前の工程（境界溝表面平滑化工程Ｓ５）において平滑化されているので、プラズマエッチングによって形成される半導体ウエハ１の切断面、すなわち半導体チップ１′の側面は平坦なものとなる。なお、フッ素系ガスのプラズマＰｆにより半導体ウエハ１の表面１ｂのエッチングを行っている間は、冷却ユニット３５を駆動して冷媒を下部電極３２内に循環させ、プラズマの熱によって半導体ウエハ１が昇温するのを防止するようにする。
上記プラズマエッチング工程Ｓ６が終了したら、境界表面平滑化工程Ｓ５の場合と同様の手順により、真空チャンバ３１内に酸素ガスのプラズマＰｏを発生させて（図４（ｅ））、半導体ウエハ１（切り分けられた各半導体チップ１′がＵテープ３によって繋がった状態のもの）の上面に残っているレジスト膜４の灰化除去を行う（図４（ｆ）、図５に示すレジスト膜除去工程Ｓ７）。
このレジスト膜除去工程Ｓ７では、表面に残ったレジスト膜４が完全に灰化除去されるまで半導体ウエハ１を酸素ガスのプラズマＰｏ中へ曝露させる必要があるため、酸素ガスのプラズマＰｏ中に半導体ウエハ１を曝露する時間は、境界溝表面平滑化工程Ｓ５において酸素ガスのプラズマＰｏ中に半導体ウエハ１を曝露した時間よりも長いものとなる（境界溝表面平滑化工程Ｓ５における曝露時間のおよそ１０倍程度）。なお、このレジスト膜除去工程Ｓ７において、酸素ガスのプラズマＰｏによりレジスト膜４の灰化除去を行っている間は、冷却ユニット３５を駆動して冷媒を下部電極３２内に循環させ、プラズマの熱によって半導体ウエハ１が昇温するのを防止するようにする。
レジスト膜４が完全に灰化除去されたら、真空チャンバ３１内から半導体ウエハ１（切り分けられた半導体チップ１′がＵＶテープ３によって繋がった状態のもの）を搬出する（図５に示すウエハ搬出工程Ｓ８）。半導体ウエハ１を真空チャンバ３１から搬出した後、半導体ウエハ１の回路パターン形成面１ａに貼り付けられたＵＶテープ３を引き伸ばすと、切り分けられた半導体チップ１′を互いに引き離した状態にすることができる。そして、その後ＵＶテープ３に紫外線を照射すると、ＵＶテープ３は光化学反応を起こして粘着力が失われ、半導体チップ１′をそれぞれ容易にＵＶテープ３から剥がすことができるようになる。
このように、本実施の形態における半導体チップの製造方法では、レジスト膜４の半導体素子２同士の境界部にレーザ光１３ａを照射してレジスト膜４に半導体素子２同士を区分する境界溝５を形成し、その境界溝５に半導体ウエハ１の表面１ｂを露出させた後、フッ素系ガスのプラズマによるエッチングを行って半導体ウエハ１を境界溝５に沿って個々の半導体チップ１′に切り分けるのであるが、そのフッ素系ガスのプラズマによるエッチングを行う前に、レーザ加工工程Ｓ３において凹凸形状となった境界溝５の表面を酸素ガス（若しくは酸素を主成分とする混合ガス）のプラズマにより平滑化するようにしている。このため、プラズマエッチングによる半導体ウエハ１の切断面、すなわち切り分けられた半導体チップ１′の側面を平坦なものとすることができ、チッピングのない割れにくい半導体チップ１′を製造することができる。
また、この半導体チップの製造方法は、図５に示したように、レジスト膜形成工程Ｓ２、レーザ加工工程Ｓ３、ウエハ搬入工程Ｓ４、境界溝表面平滑化工程Ｓ５、プラズマエッチング工程Ｓ６及びウエハ搬出工程Ｓ８をこの順で行う半導体ウエハ１の処理方法、更にはプラズマエッチング工程Ｓ６とウエハ搬出工程Ｓ８の間にレジスト膜除去工程Ｓ７を行う半導体ウエハ１の処理方法として捉えることができ、このような半導体ウエハ１の処理方法によっても、上記チッピングのない割れにくい半導体チップ１′を製造することができる。
また、図５に示したように、レジスト膜形成工程Ｓ２、レーザ加工工程Ｓ３、ウエハ搬入工程Ｓ４、境界溝表面平滑化工程Ｓ５、プラズマエッチング工程Ｓ６及びウエハ搬出工程Ｓ８をこの順で行う半導体ウエハ１の処理方法、更にはプラズマエッチング工程Ｓ６とウエハ搬出工程Ｓ８の間にレジスト膜除去工程Ｓ７を行う半導体ウエハ１の処理方法によっても、上記チッピングのない割れにくい半導体チップ１′を製造することができる。
これまで本発明の好ましい実施の形態について説明してきたが、本発明は上述の実施の形態に示したものに限定されない。例えば、上述の実施の形態では、レジスト膜４は半導体ウエハ１の回路パターン形成面１ａとは反対側の面に形成されたが、レジスト膜４は半導体ウエハ１の回路パターン形成面１ａに形成されてもよい。但し、レジスト膜４が半導体ウエハ１の回路パターン形成面１ａに形成された場合には、境界溝表面平滑化工程Ｓ５において、レジスト膜４を酸素若しくは酸素を主成分とする混合ガスのプラズマにより除去した際、半導体素子２の表面に設けられた有機物からなる保護膜を傷めるおそれがあるため、レジスト膜４は半導体ウエハ１の回路パターン形成面１ａではなく、上述の実施の形態に示したように、回路パターン形成面１ａとは反対側の面に形成されることが好ましい。
プラズマエッチングによる半導体ウエハの切断面、すなわち切り分けられた半導体チップの側面を平坦なものとすることができ、チッピングのない割れにくい半導体チップを製造することができる。
１ 半導体ウエハ
１′ 半導体チップ
１ａ 回路パターン形成面
１ｂ 露出した半導体ウエハの表面（境界溝の表面）
２ 半導体素子
４ レジスト膜
４ａ レジスト膜の切断面（境界溝の表面）
４ｂ 凹凸部
４ｃ 残渣
５ 境界溝
１０ レーザ加工装置
１３ａ レーザ光
３０ プラズマ処理装置
３１ 真空チャンバ
１′ 半導体チップ
１ａ 回路パターン形成面
１ｂ 露出した半導体ウエハの表面（境界溝の表面）
２ 半導体素子
４ レジスト膜
４ａ レジスト膜の切断面（境界溝の表面）
４ｂ 凹凸部
４ｃ 残渣
５ 境界溝
１０ レーザ加工装置
１３ａ レーザ光
３０ プラズマ処理装置
３１ 真空チャンバ
Claims (6)
- 複数の半導体素子が形成された半導体ウエハの一方の面に有機物であるレジスト膜を形成するレジスト膜形成工程と、レジスト膜の半導体素子同士の境界部にレーザ光を照射してレジスト膜に半導体素子同士を区分する境界溝を形成し、その境界溝に半導体ウエハの表面を露出させるレーザ加工工程と、境界溝に露出した半導体ウエハの表面をフッ素系ガスのプラズマによりエッチングし、半導体ウエハを境界溝に沿って個々の半導体チップに切り分けるプラズマエッチング工程とを含み、
前記レーザ加工工程と前記プラズマエッチング工程の間に、前記レーザ加工工程において凹凸形状となった境界溝の表面の凹凸部を酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより灰化して平滑化する境界溝表面平滑化工程を実行することを特徴とする半導体チップの製造方法。 - 境界溝表面平滑化工程における境界溝の表面の平滑化は、境界溝の表面の凹凸部を酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより均して凹凸部の凹凸周期を大きくして行うことを特徴とする請求項１に記載の半導体チップの製造方法。
- プラズマエッチング工程の後、レジスト膜を酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより除去するレジスト膜除去工程を実行することを特徴とする請求項１又は２に記載の半導体チップの製造方法。
- レジスト膜を半導体ウエハの半導体素子が形成された回路パターン形成面とは反対側の面に形成することを特徴とする請求項１乃至３のいずれかに記載の半導体チップの製造方法。
- 複数の半導体素子が形成された半導体ウエハの一方の面に有機物であるレジスト膜を形成するレジスト膜形成工程と、レジスト膜の半導体素子同士の境界部にレーザ光を照射してレジスト膜に半導体素子同士を区分する境界溝を形成し、その境界溝に半導体ウエハの表面を露出させるレーザ加工工程と、レーザ加工工程が済んだ半導体ウエハをプラズマ処理装置の真空チャンバ内に搬入するウエハ搬入工程と、真空チャンバ内に発生させた酸素ガス若しくは酸素を主成分とする混合ガスのプラズマにより前記レーザ加工工程において凹凸形状となった境界溝の表面の凹凸部を灰化して平滑化する境界溝表面平滑化工程と、境界溝平滑化工程の後、境界溝に露出した半導体ウエハの表面をフッ素系ガスのプラズマによりエッチングし、半導体ウエハを境界溝に沿って個々の半導体チップに切り分けるプラズマエッチング工程と、プラズマエッチング工程が済んだ半導体ウエハを真空チャンバから搬出するウエハ搬出工程とを含むことを特徴とする半導体ウエハの処理方法。
- 前記プラズマエッチング工程と前記ウエハ搬出工程の間に、真空チャンバ内に発生させた酸素ガスもしくは酸素を主成分とする混合ガスのプラズマによりレジスト膜を除去するレジスト膜除去工程を実行することを特徴とする請求項５に記載の半導体ウエハの処理方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006227647A JP5023614B2 (ja) | 2006-08-24 | 2006-08-24 | 半導体チップの製造方法及び半導体ウエハの処理方法 |
| PCT/JP2007/066960 WO2008023849A1 (en) | 2006-08-24 | 2007-08-24 | Method for manufacturing semiconductor chip and method for processing semiconductor wafer |
| US12/373,813 US7964449B2 (en) | 2006-08-24 | 2007-08-24 | Method for manufacturing semiconductor chip and method for processing semiconductor wafer |
| TW096131423A TW200811948A (en) | 2006-08-24 | 2007-08-24 | Method for manufacturing semiconductor chip and method for processing semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006227647A JP5023614B2 (ja) | 2006-08-24 | 2006-08-24 | 半導体チップの製造方法及び半導体ウエハの処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008053417A JP2008053417A (ja) | 2008-03-06 |
| JP5023614B2 true JP5023614B2 (ja) | 2012-09-12 |
Family
ID=38926435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006227647A Active JP5023614B2 (ja) | 2006-08-24 | 2006-08-24 | 半導体チップの製造方法及び半導体ウエハの処理方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7964449B2 (ja) |
| JP (1) | JP5023614B2 (ja) |
| TW (1) | TW200811948A (ja) |
| WO (1) | WO2008023849A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10818553B2 (en) | 2018-03-26 | 2020-10-27 | Panasonic Intellectual Property Management Co., Ltd. | Method for cutting element chip by laser scribing |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4544231B2 (ja) | 2006-10-06 | 2010-09-15 | パナソニック株式会社 | 半導体チップの製造方法 |
| US8859396B2 (en) | 2007-08-07 | 2014-10-14 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
| US7781310B2 (en) | 2007-08-07 | 2010-08-24 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
| US7989319B2 (en) * | 2007-08-07 | 2011-08-02 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
| US8012857B2 (en) * | 2007-08-07 | 2011-09-06 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
| US7967995B2 (en) * | 2008-03-31 | 2011-06-28 | Tokyo Electron Limited | Multi-layer/multi-input/multi-output (MLMIMO) models and method for using |
| JP5354149B2 (ja) * | 2008-04-08 | 2013-11-27 | 株式会社東京精密 | エキスパンド方法 |
| JP2010263145A (ja) * | 2009-05-11 | 2010-11-18 | Panasonic Corp | 半導体装置及びその製造方法 |
| US9165833B2 (en) * | 2010-01-18 | 2015-10-20 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
| US9299664B2 (en) * | 2010-01-18 | 2016-03-29 | Semiconductor Components Industries, Llc | Method of forming an EM protected semiconductor die |
| US20110175209A1 (en) * | 2010-01-18 | 2011-07-21 | Seddon Michael J | Method of forming an em protected semiconductor die |
| US8384231B2 (en) | 2010-01-18 | 2013-02-26 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
| US9343365B2 (en) * | 2011-03-14 | 2016-05-17 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
| US8802545B2 (en) | 2011-03-14 | 2014-08-12 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
| US10163668B2 (en) * | 2011-08-30 | 2018-12-25 | Watlow Electric Manufacturing Company | Thermal dynamic response sensing systems for heaters |
| JP5687647B2 (ja) * | 2012-03-14 | 2015-03-18 | 株式会社東芝 | 半導体装置の製造方法、半導体製造装置 |
| US8772133B2 (en) | 2012-06-11 | 2014-07-08 | Infineon Technologies Ag | Utilization of a metallization scheme as an etching mask |
| US8969177B2 (en) * | 2012-06-29 | 2015-03-03 | Applied Materials, Inc. | Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film |
| US10186458B2 (en) * | 2012-07-05 | 2019-01-22 | Infineon Technologies Ag | Component and method of manufacturing a component using an ultrathin carrier |
| US9136173B2 (en) | 2012-11-07 | 2015-09-15 | Semiconductor Components Industries, Llc | Singulation method for semiconductor die having a layer of material along one major surface |
| US9484260B2 (en) | 2012-11-07 | 2016-11-01 | Semiconductor Components Industries, Llc | Heated carrier substrate semiconductor die singulation method |
| US9418894B2 (en) | 2014-03-21 | 2016-08-16 | Semiconductor Components Industries, Llc | Electronic die singulation method |
| US9385041B2 (en) | 2014-08-26 | 2016-07-05 | Semiconductor Components Industries, Llc | Method for insulating singulated electronic die |
| US10366923B2 (en) | 2016-06-02 | 2019-07-30 | Semiconductor Components Industries, Llc | Method of separating electronic devices having a back layer and apparatus |
| JP6467688B2 (ja) * | 2017-02-08 | 2019-02-13 | パナソニックＩｐマネジメント株式会社 | 素子チップの製造方法 |
| US10373869B2 (en) | 2017-05-24 | 2019-08-06 | Semiconductor Components Industries, Llc | Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus |
| JP7042437B2 (ja) * | 2017-09-07 | 2022-03-28 | パナソニックＩｐマネジメント株式会社 | 素子チップの製造方法 |
| JP6782215B2 (ja) * | 2017-10-18 | 2020-11-11 | 古河電気工業株式会社 | プラズマダイシング用マスク材、マスク一体型表面保護テープおよび半導体チップの製造方法 |
| JP7037412B2 (ja) * | 2018-03-28 | 2022-03-16 | 株式会社ディスコ | ウエーハの加工方法 |
| JP7142323B2 (ja) | 2018-06-05 | 2022-09-27 | パナソニックＩｐマネジメント株式会社 | 素子チップの製造方法 |
| US10818551B2 (en) | 2019-01-09 | 2020-10-27 | Semiconductor Components Industries, Llc | Plasma die singulation systems and related methods |
| JP7357237B2 (ja) | 2019-03-14 | 2023-10-06 | パナソニックＩｐマネジメント株式会社 | 素子チップの製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1433195B1 (en) * | 2001-10-01 | 2006-05-24 | Xsil Technology Limited | Method and apparatus for machining substrates |
| US6642127B2 (en) * | 2001-10-19 | 2003-11-04 | Applied Materials, Inc. | Method for dicing a semiconductor wafer |
| JP2003209096A (ja) * | 2002-01-16 | 2003-07-25 | Sekisui Chem Co Ltd | プラズマエッチング処理方法及びその装置 |
| US6908784B1 (en) * | 2002-03-06 | 2005-06-21 | Micron Technology, Inc. | Method for fabricating encapsulated semiconductor components |
| US6897128B2 (en) * | 2002-11-20 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method |
| JP2005191039A (ja) * | 2003-12-24 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体ウェハの処理方法 |
| JP4018088B2 (ja) * | 2004-08-02 | 2007-12-05 | 松下電器産業株式会社 | 半導体ウェハの分割方法及び半導体素子の製造方法 |
| JP4544231B2 (ja) * | 2006-10-06 | 2010-09-15 | パナソニック株式会社 | 半導体チップの製造方法 |
-
2006
- 2006-08-24 JP JP2006227647A patent/JP5023614B2/ja active Active
-
2007
- 2007-08-24 WO PCT/JP2007/066960 patent/WO2008023849A1/en active Application Filing
- 2007-08-24 US US12/373,813 patent/US7964449B2/en active Active
- 2007-08-24 TW TW096131423A patent/TW200811948A/zh unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10818553B2 (en) | 2018-03-26 | 2020-10-27 | Panasonic Intellectual Property Management Co., Ltd. | Method for cutting element chip by laser scribing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008053417A (ja) | 2008-03-06 |
| WO2008023849A1 (en) | 2008-02-28 |
| TW200811948A (en) | 2008-03-01 |
| US7964449B2 (en) | 2011-06-21 |
| US20100055875A1 (en) | 2010-03-04 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090204 |
|
| RD01 | Notification of change of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120604 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150629 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
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