CN106920774B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

一种半导体装置的制造方法,其包括：在半导体晶片的表面上形成标记，标记的至少一部分布置在预定周边区域中，预定周边区域位于待形成半导体元件的相应的预定元件区域的周围；利用标记在预定元件区域内形成半导体元件；在形成半导体元件之后，形成跨越所述表面上的包括预定元件区域或预定周边区域的范围而延伸的膜从而用膜覆盖标记的至少一部分；以及在形成膜之后，沿着切割区域切断半导体晶片，切割区域位于预定周边区域的周围。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
在半导体装置的制造中，在多个半导体装置一体地形成在单个半导体晶片上之后，沿着切割区域切断半导体晶片，以便从单个半导体晶片上将多个半导体装置分离成各个单片。通常，在切割区域中应用对准标记和其他标记。这种类型的标记被配置为光学可读的，并且被用于在单个半导体晶片上形成半导体元件的工序中。例如，对准标记是用作定位基准的标记，并且基于所读取的对准标记的位置，将处理装置(例如，曝光掩模)相对于半导体晶片进行定位。在公开号为2004-126414的日本专利申请中，描述了利用对准标记的半导体装置的制造方法。
发明内容
在切割中，通常使用切割刀片。用切割刀片切断半导体晶片可能会导致半导体晶片的切面(即，分离成个体片的半导体基板的外周表面)上有碎屑和裂纹。具体地，如果在切割区域中存在有标记，则切割刀片与标记接触，使得标记的切片可能会导致切割刀片阻塞。因此，在标记附近的半导体基板上被施加了高应力，则可能会引起在该位置处的半导体基板出现裂纹。下文中，这种半导体基板的裂纹被称为由标记引起的裂纹。由标记引起的裂纹的发生很可能会导致标记在随后的工序中从半导体基板上掉落，并且掉落的标记变成较大的异物，这可能会导致缺陷。
本发明提供了一种即使在切割中造成了由标记引起的裂纹，也会防止标记在随后的工序中从半导体基板脱落的技术，从而防止由于标记的掉落而产生较大的异物。
本发明的第一方案提供了一种半导体装置的制造方法。根据第一方案的半导体装置的制造方法包括：在半导体晶片的表面上形成标记，所述标记包括与所述半导体晶片的材料不同的材料，所述标记的至少一部分布置在位于所述表面上的预定周边区域的范围内，所述预定周边区域位于待形成半导体元件的相应的预定元件区域的周围；在形成所述标记之后，利用所述标记在所述预定元件区域内形成所述半导体元件；在形成所述半导体之后，形成跨越所述表面上的包括所述预定元件区域或所述预定周边区域的范围而延伸的膜从而用所述膜覆盖所述标记的至少一部分；以及在形成所述膜之后，沿着切割区域切断所述半导体晶片，所述切割区域位于所述预定周边区域的周围。
在上述制造方法中，在切割之前，标记覆盖有保护膜或电极膜。因此，即使切割中导致由标记引起的裂纹，该标记也被保护膜保持，从而防止标记从半导体基板上脱落。与构造半导体基板的半导体材料相比，更难以对树脂材料或金属材料造成裂纹。因此，即使对半导体基板造成了由标记引起的裂纹，也难以认为该裂纹会行进到保护膜或金属膜，并且与保护膜或电极膜一起脱落。由此，即使切割中导致了由标记引起的裂纹，也能够防止每个标记在随后的工序中从半导体基板脱落而成为较大的异物。
在第一方案中，切断半导体晶片可以包括规定基于标记而布置半导体元件的位置。
在第一方案中，形成膜可以包括跨越从预定元件区域延伸到预定周边区域的范围而形成膜。
在第一方案中，膜可以包括由树脂材料形成的保护膜和由金属材料形成的电极膜中的至少一种。
在第一方案中，在形成膜时，可以至少形成保护膜。
在以上方案中，形成所述膜可以包括：跨越所述半导体晶片的表面上的从所述预定元件区域、所述预定周边区域延伸经过所述切割区域的范围而形成所述树脂材料的膜，所述树脂材料的膜构成所述保护膜；以及在形成所述树脂材料的膜之后，移除所述树脂材料的膜的位于所述切割区域的部分。
在第一方案中，树脂材料可以是聚酰亚胺。
根据第一方案的制造方法可以包括，在形成所述标记之前，确定所述半导体晶片中的所述预定元件区域、所述预定周边区域和所述切割区域。
本发明的第二方案提供一种半导体装置。根据第二方案的半导体装置包括：半导体基板，其包括形成半导体元件的元件区域，以及位于所述元件区域周围的周边区域；标记，其布置在位于所述半导体基板的表面上的所述周边区域中的范围内，所述标记包括与所述半导体基板的材料不同的材料；以及膜，其在所述表面上的包括所述周边区域的范围内延伸，从而覆盖所述标记的至少一部分。
在根据第二方案的半导体装置中，位于周边区域中的每个标记覆盖有保护膜或电极膜。根据该结构，即使在切割时半导体基板发生了由标记引起的裂纹，也能够防止标记从半导体基板上脱落。由此，例如，在使用了该半导体装置的产品的制造工序中，能够防止每个标记从半导体基板上脱落而成为较大的异物。
在第二方案中，膜可以定位为跨越所述表面上的从所述元件区域延伸到所述周边区域的范围。
在第二方案中，膜可以由树脂材料制成。
在以上方案中，膜可以由聚酰亚胺制成。
在第二方案中，膜可以是由金属材料制成的电极膜。
附图说明
下面将参考附图描述本发明的示例性实施例的特征、优点以及技术和工业意义，其中相似的附图标记表示相似的元件，并且其中：
图1为实施例的半导体装置10的俯视图；
图2为沿图1的II-II线所截取的剖视图；
图3为图2的III部分的放大视图；
图4为图2的IV部分的放大视图；
图5为示意性地示出了对半导体装置10的半导体基板12造成的大裂纹C的图；
图6为示意性地示出了对半导体装置10的半导体基板12造成的小裂纹C的图；
图7为关于确定工序的图，示意性地示出了在半导体晶片70上被确定的预定元件区域78、预定周边区域76以及切割区域74，且为了图示清楚起见，示出的预定元件区域78比实际的预定元件区域少；
图8为图7的VIII部分的放大视图；
图9为关于标记形成工序的图，示出了在半导体晶片70的预定周边区域76中形成的标记50；
图10为沿图9的X-X线所截取的剖视图；
图11为关于元件形成工序的图，示意性地示出了标记50被读出，以及在预定元件区域78内形成半导体元件；
图12为关于膜形成工序的图，示出了在半导体晶片70的上表面70a上形成的保护膜材料的膜19；
图13为关于移除工序的图，示出了保护膜材料的膜19(即成形的保护膜20)的位于切割区域74上的部分被移除；
图14为关于切割工序的图，示出了沿着切割区域74切断的半导体晶片70(即，分离成各个单片的半导体装置10)；
图15为示出了另一个实施例的半导体装置110的主要部分的图；以及
图16为示出了又一个实施例的半导体装置210的主要部分的图。
具体实施方式
参考附图，将描述实施例的半导体装置10。半导体装置10是一种功率半导体装置，且用于例如使所流经的电流流至诸如电动机的负载的电力供给电路。如图1和图2所示，半导体装置10包括半导体基板12、上表面电极18、保护膜20和下表面电极26。上表面电极18和保护膜20位于半导体基板12的上表面12a(以下称为基板上表面12a)侧。下表面电极26位于半导体基板12的下表面12b(以下称为基板下表面12b)侧。虽然未在附图中示出，包括栅极焊盘的多个信号焊盘设置在基板上表面12a侧。应当注意，表述为基板上表面12a和基板下表面12b是为了解释方便起见而区分半导体基板12中的相对侧上的两个表面。因此，本文提及的基板上表面12a和基板下表面12b不总是成为当使用半导体装置10时半导体装置10在竖直方向上的上表面和下表面。
半导体基板12是包括半导体材料的基板，并且可以通过使用硅(Si)或碳化硅(SiC)来构造。半导体基板12包括元件区域8和周边区域6。元件区域8是形成有多个半导体元件的区域，且是在上表面电极18和下表面电极26之间电流主要流动的区域。除了在上表面电极18和下表面电极26之间电流流动的区域(主要区域)以外，元件区域8还可以具有设置在主要区域周围的防元件击穿结构。周边区域6是位于元件区域8的周边并且位于元件区域8与半导体基板12的外周面12e之间的区域。图1的虚线A表示元件区域8和周边区域6之间的边界面的位置。形成在元件区域8中的半导体元件不限于特定类型的半导体元件。这些半导体元件可以是功率晶体管元件或功率二极管元件，例如IGBT(绝缘栅双极型晶体管)和MOSFET(金属氧化物半导体场效应晶体管)。上述半导体元件例如也可以是功率晶体管元件和功率二极管元件的组合，诸如反向导通IGBT。
如图1至图3所示，上表面电极18包括第一电极膜14和第二电极膜16。第一电极膜14设置在基板上表面12a上以便电连接到元件区域8。第一电极膜14可以通过使用金属材料来构造，且金属材料的示例可以包括铝(Al)、主要包含铝的铝合金等。第二电极膜16可以通过使用金属材料来构造，且金属材料的示例可以包括镍(Ni)、主要包含镍的合金等。下表面电极26可以通过使用金属材料来构造，且金属材料的示例可以包括铝合金等。与上表面电极18一样，下表面电极26可以覆盖有镍金属层或其他的金属层。以上说明只是示例，且上表面电极18和下表面电极26的构造可以不限于特定的构造。
保护膜20包括具有电绝缘性的树脂材料(高分子化合物)。保护膜20具有，例如，确保防止半导体装置10击穿的功能以及保护半导体装置10免于物理接触的功能。作为示例，本实施例的保护膜20通过使用聚酰亚胺来构造。聚酰亚胺在树脂材料中具有更优异的耐热性和更高的机械强度，因此聚酰亚胺作为用于构造保护膜20的材料是优异的。保护膜20沿着基板上表面12a的周缘设置为框架形状。保护膜20的一部分(内侧部分)位于第一电极膜14上，且保护膜20的内周缘21在第一电极膜14上限定了开口。第一电极膜14通过由保护膜20的内周缘21限定的该开口电连接到第二电极膜16。保护膜20不仅设置在元件区域8，还设置在从元件区域8延伸到周边区域6的范围内。
如图3所示，在本实施例的半导体装置10中，在元件区域8中形成有IGBT。参照图3，将描述元件区域8的结构(即，IGBT的结构)。以下描述的结构只是示例，且不旨在限制元件区域8中形成的半导体元件的结构。元件区域8从基板下表面12b侧朝向基板上表面12a侧依次包括集电极区域32、缓冲区域34、漂移区域36、体区域38和发射极区域40。在元件区域8中的基板上表面12a中形成多个条带形式的沟槽42，并且栅电极46布置在各沟槽42中。
集电极区域32是p型区域，并且暴露于基板下表面12b。集电极区域32具有足够高的杂质浓度，并且电连接到下表面电极26。缓冲区域34是n型区域，并且位于集电极区域32和漂移区域36之间。漂移区域36是n型区域，并且位于缓冲区域34和体区域38之间。漂移区域36具有比缓冲区域34的杂质浓度更低的杂质浓度。体区域38是p型区域，并且位于基板上表面12a和漂移区域36之间。体区域38具有比集电极区域32的杂质浓度更低的杂质浓度。体区域38暴露于基板上表面12a，且在体区域38的暴露表面部(也称为接触区域)中的杂质浓度基本上增加到与集电极区域32的杂质浓度一样高。因此，体区域38电连接到基板上表面12a上的上表面电极18。发射极区域40是n型区域，并且暴露于基板上表面12a。发射极区域40通过体区域38与漂移区域36分隔开。发射极区域40具有比漂移区域36的杂质浓度更高的杂质浓度，并且电连接到基板上表面12a上的上表面电极18。
栅电极46包括导电材料，例如，可以包括多晶硅。每个沟槽42的下端到达漂移区域36。在图3中各沟槽42沿竖直方向延伸。在每个沟槽42的内表面和每个栅电极46之间设置有栅极绝缘膜44。栅极绝缘膜44通过使用电绝缘材料来构造，并且可以包括例如氧化硅(SiO2)。每个栅电极46经由每个栅极绝缘膜44而与漂移区域36、体区域38和发射极区40相对。
层间绝缘膜22设置在基板上表面12a上。每个层间绝缘膜22使每个栅电极46与上表面电极18电绝缘。每个层间绝缘膜22被设置为以覆盖每个栅电极46的方式与每个沟槽42的开口相对应，并限定每个接触孔24。每个接触孔24形成在不存在层间绝缘膜22的范围内，并且暴露出位于两个相邻的沟槽42之间的基板上表面12a。由此，体区域38和发射极区域40通过每个接触孔24与上表面电极18电连接。如上所述，元件区域8具有IGBT的结构，并且能够起常关断型功率晶体管的作用，所述功率晶体管供给或者切断从下表面电极26流向上表面电极18的电流。
参照图4、图5和图6，将对半导体基板12的周边区域6的结构进行说明。如图4所示，在半导体基板12的周边区域6中的基板上表面12a上设置有至少一个标记50。标记50包括与半导体基板12不同的材料。标记50被构造为具有特定形状、图案和颜色中的至少一个，并且是光学可读的。标记50例如是对准标记，并且在半导体装置10的制造工序中由光学设备(例如照相机)来读取，然后基于所读取的位置，相对于半导体晶片来定位处理装置(例如曝光掩模)。标记50不限于对准标记，而是可以包括用在半导体装置10的制造工序中的各种标记。标记50用在半导体装置10的制造工序中，并且在半导体装置10中不具有特定功能。通常，半导体基板12的周边区域6中可以存在有多个标记50。保留在半导体装置10中的标记50可以包括在切割工序中有部分会被损坏的一些标记。
如图4所示，标记50的一部分覆盖有从元件区域8延伸的保护膜20。具体地，保护膜20位于从元件区域8延伸到周边区域6的范围内，以覆盖标记50的一部分。保护膜20可以覆盖整个标记50。如果半导体装置10中存在有多个标记50，则可以配置为使完全覆盖有保护膜20的标记50和部分覆盖有保护膜20的标记50混合在一起。另外，没有必要使所有的标记50都覆盖有保护膜20，例如，定位为与半导体基板12的外周面12e分离的一些标记50可以不用覆盖保护膜20。
虽然后文详细描述，但如图14所示，在半导体装置10的制造工序中，其中多个半导体装置10一体形成的半导体晶片70在切割工序中被切断为各个单片。在切割工序中，通常使用切割刀片94。切割刀片94是盘状的旋转刀片，且具有结合有磨粒(诸如金刚石磨粒)的结构。在切割工序中，在半导体基板12的外周面12e上可能会产生碎屑或裂纹。具体地，如果周边区域6中存在有标记50，则切割刀片94与标记50接触，并且标记50的切片可能会导致切割刀片94阻塞。因此，如图5和图6所示，在标记50附近的半导体基板12上造成高应力，使得在该位置的半导体基板12上可能会出现裂纹C。在下文中，在标记50附近的半导体基板12上造成的裂纹C被称为由标记50引起的裂纹C。如果出现由标记50引起的裂纹C，则在随后的工序中标记50可能会从半导体基板12上脱落，并且掉落的碎块可能会变成较大的异物，从而导致缺陷。
为了解决以上问题，在本实施例的半导体装置10中，标记50的至少一部分覆盖有保护膜20。因此，如图5所示，即使出现由标记50引起的裂纹C，标记50也被保护膜20保持，从而防止标记50从半导体基板12上脱落。具体地，保护膜20包括树脂材料，因此与半导体基板12相比，保护膜20更不可能产生裂纹。这可以归因于一些因素，例如树脂材料的韧性优于半导体材料的韧性。因此，即使在半导体基板12上造成了裂纹C，也难以认为该裂纹C会行进到保护膜20，以及标记50与保护膜20一起脱落。具体地，本实施例的保护膜20包括具有高机械强度(拉伸强度)的聚酰亚胺。因此，更难以认为裂纹C会行进到保护膜20。如图6所示，如果由标记50引起的裂纹C相对小，则标记50未覆盖有保护膜20的一部分可能会从半导体基板12脱落。然而，与整个标记50脱落的情况相比，仅产生较小的异物，这对后续工序仅产生较小的影响。
参照图7至图14，将描述半导体装置10的制造方法。在下面的描述中，将仅说明主要工序和处理。因此，如果必要，半导体装置10的制造方法可以包括将不在以下说明书中描述的一个或多个工序。首先，执行确定工序。在该确定工序中，如图7和图8所示，确定在半导体装置10的制造中使用的半导体晶片70上的预定元件区域78、预定周边区域76和切割区域74。每个预定元件区域78是将成为每个半导体装置10的元件区域8的区域，并且之后在其中会形成半导体元件。每个预定周边区域76是将成为每个半导体装置10的周边区域6的区域，并且之后在其中设置一个或多个标记50。切割区域74是在随后的切割工序中将被切断的并且在每个作为成品的半导体装置10中不再存在的区域。每个预定周边区域76位于每个预定元件区域78的周围，并且切割区域74位于每个预定周边区域76的周围。这意味着切割区域74位于每个预定周边区域76的外侧。切割区域74是以网格状延伸的区域，并且预定元件区域78和预定周边区域76都位于由切割区域74分隔的每个单独区域中。
随后，制备半导体晶片70，并执行标记形成工序。在该标记形成工序中，如图9和图10所示，在半导体晶片70的上表面70a上形成一个或多个标记50。标记50形成在每个预定周边区域76中。根据其目的，每个标记50可以具有各种不同的形状、图案和颜色。形成标记50的方法不限于特定的方法。虽然构成每个标记50的材料不限于特定的材料，但是可使用例如与构成半导体晶片70的材料不同的材料，诸如金属材料。标记50的一部分可以布置在切割区域74中。如果必要，一个或多个标记50也可以布置在位于切割区域74中的上表面70a上。尽管在图中未示出，如果必要，对准标记等还可以应用在半导体晶片70的下表面70b上。
随后，执行元件形成工序。在该元件形成工序中，如图11所示，在半导体晶片70的每个预定元件区域78中形成半导体元件(参见图3)。在形成半导体元件的该工序中，执行以下过程：进行离子注入以将导电性杂质引入每个预定单元区域78、进行退火处理以激活半导体晶片70中的导电性杂质、在半导体晶片70的上表面70a上形成层间绝缘膜22的处理等。在元件形成工序中，当由光学设备90读出一个或多个标记50时，执行各种处理。例如，在离子注入中，读出多个标记50(对准标记)，并且基于标记50的位置执行曝光掩模等的定位。如图11中示出的一组箭头B示意性地表示应用于每个预定元件区域78的各种处理，并且不旨在示出特定处理。随后，在半导体晶片70的上表面70a上形成第一电极膜14。
随后，执行膜形成工序。在该膜形成工序中，如图12所示，在半导体晶片70的上表面70a上形成构成保护膜20的树脂材料的膜19(以下称为保护材料膜19)。具体地，在本实施例中，保护材料膜19通过使用聚酰亚胺来形成。保护材料膜19在跨越从预定元件区域78、预定周边区域76延伸经过切割区域74的范围内形成。由此，所有的标记50全部覆盖有保护材料膜19。在该步骤中，所有的标记50都已经完成了它们的作用，并且后面将不再使用标记50。
然后执行移除工序。在该移除工序中，如图13所示，移除保护材料膜19的位于切割区域74上的部分。执行移除工序的方法不限于特定的方法。作为示例，形成在切割区域74上具有开口92a的掩模92，然后执行湿法蚀刻，从而选择性地移除保护材料膜19的位于切割区域74上的部分。此时，也可以移除保护材料膜19的位于每个预定周边区域76上的部分，但是，每个标记50的至少一部分仍保持为覆盖有保护材料膜19。在该移除工序中，还移除保护材料膜19的位于每个预定元件区域78上的部分，从而形成均具有内周缘21的框架形状的保护膜20。具体地，膜形成工序和移除工序配置了保护膜形成工序以形成每个半导体装置10的保护膜20。接着，执行上表面电极18和下表面电极26的第二电极膜16的形成工序。
随后，执行切割工序。如图14所示，半导体晶片70沿着切割区域74被切断以便被分离成作为多个半导体装置10的个个单片。如上所述，在该切割工序中，使用切割刀片94，并且可能会在半导体基板12的外周面12e上造成由标记50引起的裂纹C(参照图5、图6)。然而，标记50的至少一部分覆盖有保护膜20。因此，即使出现由标记50引起的裂纹C，标记50也被保护膜20保持；因此，在随后的工序中防止标记50从半导体基板12脱落。
在上述制造方法中，在通过利用标记50形成半导体元件之后，标记50覆盖有保护膜20。具体地，在标记50覆盖有保护膜20时，标记50已经完成了它们的作用。因此，即使标记50覆盖有保护膜20，也不会由于该覆盖而导致进一步的不便。
在上述制造方法中，标记50覆盖有作为每个半导体装置10的配置部件的保护膜20。具体地，不需要额外的部件来覆盖标记50。因此，与传统的制造方法相比，仅需要改变形成保护膜20的范围，从而避免了半导体装置10的制造工序的复杂化。
在上述制造方法中，每个标记50的至少一部分布置在位于每个预定元件区域78和切割区域74之间的每个预定周边区域76中。因此，能够用保护膜20覆盖每个标记50的至少一部分，而在切割区域74上没有保护膜20。由此，能够防止切割刀片94在切割工序中与保护膜20接触。可能会认为如果切割刀片94与保护膜20接触，会对切割刀片94造成阻塞，使得切割性能变得恶化(例如，频繁产生碎屑和裂纹C)。然而，根据上述制造方法，能够避免这样的问题。
如上所述，已经详细说明了具体示例，而这些示例仅仅是示范，则它们不旨在限制本说明书中公开的技术。例如，只要防止每个标记50从半导体基板12脱落，就没有必要将保护膜20布置在跨越从每个预定元件区域78延伸到每个预定周边区域76的范围内。换句话说，保护膜20可以仅布置在预定元件区域78和预定周边区域76中之一的范围内。
如图15所示，在另一个实施例的半导体装置110中，位于周边区域6中的每个标记50的至少一部分可以覆盖有第一电极膜14而不是保护膜20。第一电极膜14定位为跨越半导体基板12的基板上表面12a上的从元件区域8延伸到周边区域6的范围以便覆盖每个标记50的至少一部分。由于第一电极膜14包括金属材料，所以与半导体基板12相比，更不可能造成裂纹。这可以归因于一些因素，例如金属材料的韧性优于半导体材料的韧性。在该半导体装置110的制造方法中，第一电极膜14形成为跨越半导体晶片70的上表面70a上的从预定元件区域78延伸到预定周边区域76的范围以便覆盖每个标记50的至少一部分。此外，在另一个实施例中，位于周边区域6中的每个标记50的至少一部分可以覆盖有从元件区域8延伸的第二电极膜16或其他电极膜而不是保护膜20或第一电极膜14。通过用半导体装置110的配置部件覆盖每个标记50的至少一部分，能够防止标记50脱落，而不会使半导体装置110的结构及其制造方法复杂化。半导体装置110的配置可以适用于不具有保护膜20的半导体装置。
如图16所示，在又一个实施例的半导体装置210中，位于周边区域6中的每个标记50的至少一部分可以覆盖有第一电极膜14和保护膜20二者。在该半导体装置210中，第一电极膜14和保护膜20都定位为跨越半导体基板12的基板上表面12a上的从元件区域8延伸到周边区域6的范围，因此这两个膜均覆盖每个标记50的至少一部分。在该半导体装置210的制造方法中，第一电极膜14和保护膜20都布置为跨越半导体晶片70的上表面70a上的从预定元件区域78延伸到预定周边区域76的范围以便覆盖每个标记50的至少一部分。在又一个实施例中，位于每个周边区域6中的每个标记50的至少一部分可以覆盖有从元件区域8延伸的第二电极膜16或其他电极膜和保护膜20二者。
在下文中将列出可从本说明书的公开内容获知的技术特征。下面描述的技术特征是各自独立的技术特征，它们独立地或通过其的各种组合来发挥技术有用性。
本说明书中公开的半导体装置10的制造方法包括：确定半导体晶片70中的预定元件区域78、位于预定元件区域78周围的预定周边区域76和位于预定周边区域76周围的切割区域74的确定工序；在确定工序之后的，在位于半导体晶片70的上表面70a上的预定周边区域76的范围内形成标记50的标记形成工序，标记50包括与半导体晶片70不同的材料；在标记形成工序之后的，利用标记50在各个预定元件区域78中形成半导体元件的元件形成工序；在元件形成工序之后的，以定位为跨越半导体晶片70的上表面70a上的从预定元件区域78延伸到预定周边区域76的范围的方式来形成包含金属材料的电极膜14、16和包含树脂材料的保护膜20中的至少一个以便覆盖每个标记50的至少一部分的膜形成工序；以及在膜形成工序之后的，沿切割区域74切断半导体晶片70的切割工序。
在上述制造方法中，在膜形成工序中，优选地至少形成保护膜20。根据该构造，能够制造出这样的半导体装置10：在每个半导体装置10中，半导体基板12的周边区域6均由具有电绝缘性的保护膜20所保护。
在上述制造方法中，膜形成工序可以包括：跨越半导体晶片70的上表面70a上的从预定元件区域78、预定周边区域76延伸经过切割区域74的范围而形成构成保护膜20的树脂材料的膜19的膜形成工序；以及在膜形成工序之后，移除树脂材料的膜19的位于切割区域74上的部分的移除工序。根据该构造，在切割工序中，在切割区域74不存在保护膜20，因此能够避免由于切割刀片94与保护膜20之间的接触而引起的切割刀片94的阻塞，并且防止由该阻塞引起的切割性能的恶化。
在上述制造方法中，构成保护膜20的树脂材料可以是聚酰亚胺。聚酰亚胺与其它树脂材料相比具有更高的机械强度(拉伸强度)。因此，即使造成了由标记50引起的裂纹C，也会进一步抑制该裂纹C行进到保护膜20，从而更可靠地防止在随后工序中标记脱落。

Claims (12)

1.一种半导体装置的制造方法，所述制造方法的特征在于包括：
(a)在半导体晶片的表面上形成标记，所述标记包括与所述半导体晶片的材料不同的材料，所述标记的至少一部分布置在位于所述表面上的预定周边区域的范围内,所述预定周边区域位于待形成半导体元件的相应的预定元件区域的周围；
(b)在步骤(a)之后，利用所述标记在所述预定元件区域内形成所述半导体元件；
(c)在步骤(b)之后，形成跨越所述表面上的包括所述预定元件区域或所述预定周边区域的范围而延伸的膜从而用所述膜覆盖所述标记的至少一部分；以及
(d)在步骤(c)之后，沿着切割区域切断所述半导体晶片，所述切割区域位于所述预定周边区域的周围,
所述膜包括由金属材料形成的电极膜,
所述步骤(c)包括跨越从所述预定元件区域延伸到所述预定周边区域的范围而形成所述膜。
2.根据权利要求1所述的制造方法，其特征在于
步骤(d)包括规定基于所述标记而布置所述半导体元件的位置。
3.根据权利要求1所述的制造方法，其特征在于
所述膜包括由树脂材料形成的保护膜。
4.根据权利要求3所述的制造方法，其特征在于
在所述步骤(c)中，至少形成所述保护膜。
5.根据权利要求4所述的制造方法，其特征在于
所述步骤(c)包括：跨越所述半导体晶片的所述表面上的从所述预定元件区域、所述预定周边区域延伸经过所述切割区域的范围而形成所述树脂材料的膜，所述树脂材料的所述膜构成所述保护膜；以及
在形成所述树脂材料的所述膜之后，移除所述树脂材料的所述膜的位于所述切割区域的部分。
6.根据权利要求3所述的制造方法，其特征在于
所述树脂材料为聚酰亚胺。
7.根据权利要求1所述的制造方法，其特征在于进一步包括
(e)在所述步骤(a)之前，确定所述半导体晶片中的所述预定元件区域、所述预定周边区域，以及所述切割区域。
8.一种半导体装置，所述半导体装置是通过使用权利要求1-7中任一项所述的半导体装置的制造方法而制造的，其特征在于包括：
半导体基板，其包括形成半导体元件的元件区域，以及位于所述元件区域周围的周边区域；
标记，其布置在位于所述半导体基板的表面上的所述周边区域中的范围内，所述标记包括与所述半导体基板的材料不同的材料；以及
膜，其在所述表面上的包括所述周边区域的范围内延伸，从而覆盖所述标记的至少一部分。
9.根据权利要求8所述的半导体装置，其特征在于
所述膜定位为跨越所述表面上的从所述元件区域延伸到所述周边区域的范围。
10.根据权利要求8或9所述的半导体装置，其特征在于
所述膜包括由树脂材料形成的保护膜。
11.根据权利要求10所述的半导体装置，其特征在于
所述树脂材料为聚酰亚胺。
12.根据权利要求8或9所述的半导体装置，其特征在于
所述膜包括由金属材料制成的电极膜。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054172A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
JP6677232B2 (ja) * 2017-09-29 2020-04-08 日亜化学工業株式会社 発光装置の製造方法
JP6999233B2 (ja) * 2018-03-20 2022-01-18 三菱電機株式会社 半導体装置
JP7282450B2 (ja) * 2019-02-05 2023-05-29 株式会社ディスコ パッケージ基板の加工方法
WO2020208990A1 (ja) * 2019-04-08 2020-10-15 住友電気工業株式会社 半導体装置
JP2022024547A (ja) * 2020-07-28 2022-02-09 株式会社ソシオネクスト 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5017512A (en) * 1989-07-27 1991-05-21 Mitsubishi Denki Kabushiki Kaisha Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same
CN1614771A (zh) * 2003-11-04 2005-05-11 松下电器产业株式会社 半导体器件及其制造方法
CN101645392A (zh) * 2008-08-06 2010-02-10 新加坡商通益科技股份有限公司台湾分公司 在绝缘层上覆硅基板中形成对准标记的方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2710935B2 (ja) * 1987-08-08 1998-02-10 三菱電機株式会社 半導体装置
JP2000040773A (ja) * 1998-07-23 2000-02-08 Sony Corp 樹脂封止型半導体装置とその製造方法
JP3065309B1 (ja) * 1999-03-11 2000-07-17 沖電気工業株式会社 半導体装置の製造方法
US6888260B2 (en) * 2003-04-17 2005-05-03 Infineon Technologies Aktiengesellschaft Alignment or overlay marks for semiconductor processing
KR100495920B1 (ko) * 2003-06-25 2005-06-17 주식회사 하이닉스반도체 반도체 장치의 웨이퍼 정렬용 정렬 마크
JP2005101181A (ja) 2003-09-24 2005-04-14 Matsushita Electric Ind Co Ltd 半導体装置のおよびその製造方法
JP3866710B2 (ja) * 2003-12-24 2007-01-10 エルピーダメモリ株式会社 半導体ウェーハ及びそのダイシング方法
JP4377300B2 (ja) * 2004-06-22 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体ウエハおよび半導体装置の製造方法
JP5326282B2 (ja) * 2008-01-10 2013-10-30 富士通セミコンダクター株式会社 半導体装置とその製造方法、及び露光用マスク
EP2282624B1 (en) * 2009-08-05 2012-04-18 ABB Research Ltd. Evaporator and cooling circuit
JP5589576B2 (ja) * 2010-06-10 2014-09-17 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体基板
DE102011004921A1 (de) * 2011-03-01 2012-09-06 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Halbleiterbauelement mit einer Chipumrandung mit einer integrierten Justiermarke
US8987058B2 (en) * 2013-03-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer separation
WO2014019598A1 (de) * 2012-07-30 2014-02-06 Erich Thallner Substratverbund, verfahren und vorrichtung zum bonden von substraten
US8822141B1 (en) * 2013-03-05 2014-09-02 International Business Machines Corporation Front side wafer ID processing
US8987922B2 (en) * 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9318386B2 (en) * 2013-07-17 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer alignment methods in die sawing process
US9633882B2 (en) * 2015-09-29 2017-04-25 Globalfoundries Singapore Pte. Ltd. Integrated circuits with alignment marks and methods of producing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5017512A (en) * 1989-07-27 1991-05-21 Mitsubishi Denki Kabushiki Kaisha Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same
CN1614771A (zh) * 2003-11-04 2005-05-11 松下电器产业株式会社 半导体器件及其制造方法
CN101645392A (zh) * 2008-08-06 2010-02-10 新加坡商通益科技股份有限公司台湾分公司 在绝缘层上覆硅基板中形成对准标记的方法

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