JP2005101181A - 半導体装置のおよびその製造方法 - Google Patents

Abstract

【課題】 半導体ウェーハ表面のダイシングレーン上に表面保護膜や層間絶縁膜が形成されている場合、半導体素子内部にチッピングやクラックのダメージがない切断を可能とする。
【解決手段】 半導体ウェーハ１を個々の半導体素子に分離するダイシングレーン２を有する半導体装置であって、ダイシングレーン２上に形成された表面保護膜、メタル配線層または層間絶縁膜に貫通孔を設けることで等間隔の点パターン６を形成した。これにより、半導体ウェーハ１のダイシングレーン２上の表面保護膜やメタル配線層、層間絶縁膜等が形成されていても、半導体素子内部にチッピングやクラックのダメージがない切削を可能とする。さらに、表面保護膜やメタル配線層、層間絶縁膜の剥離によるかけらが十分小さくなり組立工程での不具合を発生させない半導体ウェーハ１のダイシング方法が提供できる。
【選択図】 図１

Description

この発明は、半導体ウェーハ上に形成された半導体素子を分割するダイシング方法に関し、特に、チッピングや膜剥がれ、クラック等を小さくすることを可能とする、半導体ウェーハのスクライブライン構造についての半導体装置およびその製造方法に関するものである。

従来、半導体ウェーハのダイシング方法には、ダイヤモンドやＣＢＮの粒子をボンド材で保持させた環状のダイシングソーを高速回転させて、破砕加工する手法が最も一般的に用いられてきた。ダイシングソーによる加工は、ダイヤモンド粒子の粒径や、密度、ボンド材等のダイシングソー仕様や、回転速度、送り速度、切り込み深さなどの設備条件の改善と最適化により、加工品質の向上に取り組まれてきた。しかし、ダイシングソーによる加工は破砕加工であるため、必ずチッピングやダイシングレーン上に形成された膜を剥離させるなどの現象が発生し課題となっている。

一方、半導体素子のさらなる微細化を実現するために露光解像度を向上させる必要があり、露光装置のＮＡ（レンズ開口数）の向上と光源の短波長化が進んでいるが、これは同時に焦点深度の減少をもたらす。つまり、ウェーハ表面に大きな凹凸がある場合は狙った解像度が得られないことになり、ウェーハ表面を平坦化する必要がある。平坦化の方法として、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜の塗布やエッチバック法、ＣＭＰ（化学的機械研磨）などを用い、酸化膜やメタル配線の段差をなくしている。この平坦化は、半導体ウェーハ上の半導体素子部のみならず、ダイシングレーン上も行なわれる。その結果、ＳＯＧや層間絶縁膜などが平坦化後の残膜として形成されている。

ダイシングは前述のようにダイヤモンドやＣＢＮの粒子による破砕加工であるため、これらの残膜上をダイシングすると膜が剥離する場合がある。それは、とくに残膜が脆弱であったり下層との密着力が弱い場合に顕著に発生する。

この膜の剥離やクラックは、半導体素子内部へダメージを及ぼす危険性があるだけではなく、剥離した膜のかけらが組立工程などで端子ショートなどの不具合をもたらす。

そのため、ダイシングにおいて従来から様々な対策をしている。

例えば、特許文献１は、図９に示すように半導体ウェーハ１０１のボンディングパッド１０５上の表面保護膜１０６を選択的に除去すると同時に、ダイシングレーン１０２と半導体素子領域１０３との間に前記半導体素子領域１０３を覆う表面保護膜１０６とダイシングレーン１０２上に残る表面保護膜１０６とを分断するスリット１０７を形成し、ダイシングレーン１０２に沿ってダイシングを行なうものである。この方法によると、ダイシング時のダメージにより表面保護膜１０６の剥離１０９やクラック１１０が発生しても、半導体素子領域１０３を覆う表面保護膜１０６とダイシングレーン１０２上に残る表面保護膜１０６とを分断するスリット１０７があるため、半導体素子内部までは、ダメージが至ることはない。また、シリコンのチッピング１０８が大きい場合でも、ある程度まではこのスリット部１０７で止めることが出来る。

しかしながら、この方法によると、半導体素子内部に至るダメージは回避できるが、剥離した表面保護膜のかけらの発生を抑制することは出来ない。この表面保護膜のかけらは、組立工程において不具合をもたらす危険性がある。例えば、ダイスピック時にチップを吸着するコレットに前記の表面保護膜のかけらが付着して、次にピックアップするチップの表面に前記表面保護膜のかけらは突き刺さるなどの不具合が発生する。さらには、飛散した前記表面保護膜のかけらがボンディングパッド上に付着した場合、ワイヤ付着などの不具合が発生する。また、銀ペーストなどの液状導電体を用いて電極接合を行なう場合、飛散した前記表面保護膜のかけらが隣接するボンディングパッド間に付着すると、前記液状導電体が前記表面保護膜のかけらを伝って隣接パッド間ショートに至る。
特開平３−１２９８５５号公報（第１〜４頁、第二図）

しかしながら、前記特許文献１においては、前述のように半導体素子内部に至るダメージは回避できるが、剥離した表面保護膜のかけらの発生を抑制することは出来ない。この表面保護膜のかけらは、組立工程において不具合をもたらす危険性があり回避する必要がある。

したがって、この発明の目的は、半導体ウェーハ表面のダイシングレーン上に表面保護膜や層間絶縁膜が形成されている場合、特に前記の表面保護膜や層間絶縁膜が脆弱または下層との密着力が弱い場合にでも、半導体素子内部にチッピングやクラックのダメージがない切断を可能とする半導体ウェーハのダイシング方法を提供するもので、さらに、前記表面保護膜や層間絶縁膜の剥離によるかけらが発生しない切断を可能とする半導体装置およびその製造方法を提供することである。

上記課題を解決するために、この発明の請求項１記載の半導体装置は、半導体ウェーハを個々の半導体素子に分離するダイシングレーンを有する半導体装置であって、前記ダイシングレーン上に形成された表面保護膜、メタル配線層または層間絶縁膜に貫通孔を設けることで等間隔の点パターンを形成した。

請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭くした。

請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されている。

請求項４記載の半導体装置は、半導体ウェーハを個々の半導体素子に分離するダイシングレーンを有する半導体装置であって、前記ダイシングレーン上に形成された表面保護膜、メタル配線層または層間絶縁膜に貫通孔を設けるとともに、前記貫通孔に金属を埋め込むことで等間隔の点パターンを形成した。

請求項５記載の半導体装置は、請求項４記載の半導体装置において、前記点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭くした。

請求項６記載の半導体装置は、請求項４記載の半導体装置において、前記点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されている。

請求項７記載の半導体装置は、半導体ウェーハを個々の半導体素子に分離するダイシングレーンを有する半導体装置であって、前記ダイシングレーン上に形成されたメタル配線層をエッチングすることで等間隔の点パターンを形成し、その上に表面保護膜をコーティングした。

請求項８記載の半導体装置は、請求項７記載の半導体装置において、前記点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭くした。

請求項９記載の半導体装置は、請求項７記載の半導体装置において、前記点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されている。

請求項９では、点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されているので、点パターンを配置する領域が必ずしもダイシングレーンの端から端までを占めている必要がなく、容易に形成できる。

請求項１０記載の半導体装置の製造方法は、半導体ウェーハ上に集積回路を形成すると同時に、前記半導体ウェーハの半導体素子が形成された面のチップ分割加工領域に貫通孔からなる複数の点パターンを形成する工程と、前記半導体ウェーハをチップ分割加工領域に沿って分離する工程とを含む。

この発明の請求項１記載の半導体装置によれば、ダイシングレーン上に形成された表面保護膜、メタル配線層または層間絶縁膜に貫通孔を設けることで等間隔の点パターンを形成したので、半導体ウェーハ基板のダイシングレーン上の表面保護膜やメタル配線層、層間絶縁膜等が形成されていても、半導体素子内部にチッピングやクラックのダメージがない切削を可能とする。さらに、表面保護膜やメタル配線層、層間絶縁膜の剥離によるかけらが十分小さくなり組立工程での不具合を発生させない半導体ウェーハのダイシング方法が提供できる。

すなわち、ダイシングにより半導体ウェーハを半導体素子に分割する際に、半導体ウェーハ表面のダイシングレーン上に形成された表面保護膜やメタル配線層、層間絶縁膜に剥離やクラックが発生するが、表面保護膜やメタル配線層、層間絶縁膜に形成した貫通孔で剥離やクラックの進行が抑制され、半導体素子に表面保護膜やメタル配線層、層間絶縁膜の剥離やクラックのダメージが伝播しにくくすることを可能としている。

請求項２では、点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭くしたので、貫通孔の配置間隔を十分小さくすることで表面保護膜やメタル配線層、層間絶縁膜の剥離を小さい段階でその進行を抑制することが可能である。そのため、ダイシング時に発生する剥離によるかけらが十分小さくなり、組立工程にて不具合が発生する危険性を低く出来る。

請求項３では、点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されているので、点パターンを配置する領域が必ずしもダイシングレーンの端から端までを占めている必要がなく、容易に形成できる。

この発明の請求項４記載の半導体装置によれば、ダイシングレーン上に形成された表面保護膜、メタル配線層または層間絶縁膜に貫通孔を設けるとともに、貫通孔に金属を埋め込むことで等間隔の点パターンを形成したので、半導体ウェーハ基板のダイシングレーン上の表面保護膜やメタル配線層、層間絶縁膜等が形成されていても、半導体素子内部にチッピングやクラックのダメージがない切削を可能とする。さらに、表面保護膜やメタル配線層、層間絶縁膜の剥離によるかけらが十分小さくなり組立工程での不具合を発生させない半導体ウェーハのダイシング方法が提供できる。

すなわち、表面保護膜やメタル配線層、層間絶縁膜にタングステン、アルミニウム、銅などの金属を埋め込んだ貫通孔を形成したため、膜の密着性が向上し、ダイシングにより半導体ウェーハを半導体素子に分割する際に、半導体ウェーハ表面のダイシングレーン上に形成された表面保護膜やメタル配線層、層間絶縁膜に剥離やクラックが発生するのを抑制することを可能としている。

請求項５では、点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭くしたので、前述の膜の密着性向上の効果は、貫通孔の配置間隔を十分小さくすることでさらに大きくなり、表面保護膜やメタル配線層、層間絶縁膜の剥離を小さい段階で抑制することが可能である。そのため、ダイシング時に発生する剥離によるかけらが十分小さくなり、組立工程にて不具合が発生する危険性を低く出来る。

請求項６では、点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されているので、点パターンを配置する領域が必ずしもダイシングレーンの端から端までを占めている必要がなく、容易に形成できる。

この発明の請求項７記載の半導体装置によれば、ダイシングレーン上に形成されたメタル配線層をエッチングすることで等間隔の点パターンを形成し、その上に表面保護膜をコーティングしたので、半導体ウェーハ基板のダイシングレーン上のメタル配線層が形成されていても、半導体素子内部にチッピングやクラックのダメージがない切削を可能とする。さらに、メタル配線層の剥離によるかけらが十分小さくなり組立工程での不具合を発生させない半導体ウェーハのダイシング方法が提供できる。

すなわち、ダイシングレーン上にメタル配線層の点パターンが形成されており、点パターン上に表面保護膜をコーティングすることで段差によるアンカー効果で層間密着性が向上する。また、点パターンの段差により表面保護膜も追従して凹凸ができるが、これにより表面保護膜の高剛性化が可能となる。これらにより、ダイシングにより半導体ウェーハを半導体素子に分割する際に、半導体ウェーハ表面のダイシングレーン上に形成された表面保護膜に剥離やクラックの発生を抑制することを可能としている。

請求項８では、点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭くしたので、前述の表面保護膜の高剛性化が可能となる効果は、貫通孔の配置間隔を十分小さくすることでさらに大きくなり、メタル配線層の剥離を小さい段階で抑制することが可能である。そのため、ダイシング時に発生する剥離によるかけらが十分小さくなり、組立工程にて不具合が発生する危険性を低く出来る。

この発明の請求項１０記載の半導体装置の製造方法によれば、半導体ウェーハ上に集積回路を形成すると同時に、半導体ウェーハの半導体素子が形成された面のチップ分割加工領域に貫通孔からなる複数の点パターンを形成する工程と、半導体ウェーハをチップ分割加工領域に沿って分離する工程とを含むので、半導体ウェーハ基板のダイシングレーン上の表面保護膜やメタル配線層、層間絶縁膜等が形成されていても、半導体素子内部にチッピングやクラックのダメージがない切削を可能とする。さらに、表面保護膜やメタル配線層、層間絶縁膜の剥離によるかけらが十分小さくなり組立工程での不具合を発生させない半導体ウェーハのダイシング方法が提供できる。

すなわち、ダイシングにより半導体ウェーハを半導体素子に分割する際に、半導体ウェーハ表面のダイシングレーン上に形成された表面保護膜やメタル配線層、層間絶縁膜に剥離やクラックが発生するが、表面保護膜やメタル配線層、層間絶縁膜に形成した貫通孔で剥離やクラックの進行が抑制され、半導体素子に表面保護膜やメタル配線層、層間絶縁膜の剥離やクラックのダメージが伝播しにくくすることを可能としている。

この発明の第１の実施の形態を図１〜図３に基づいて説明する。まず、概要の説明を行なう。

図１（ａ）は、本発明の実施形態の半導体ウェーハのダイシングレーンおよびその周辺を示す平面図で、図１（ｂ）にダイシング後の平面図を示す。また、図１（ｃ）は、図１（ａ）に示すＡ−Ａ断面図であり、図１（ｄ）は、図１（ｂ）に示すＣ−Ｃ断面図である。さらに、図１（ｅ）は、図１（ａ）に示すＢ部分の拡大図であり、図１（ｆ）は、図１（ｂ）に示すＤ部分の拡大図である。図中において、１は半導体ウェーハ、２はダイシングレーン、２ａはダイシングラインの中心、３は半導体素子領域、４はダイシング切削幅の例、５はボンディングパッド、６は点パターンを示している。

半導体ウェーハ１にはダイシングレーン２がある。ダイシングレーン２は、切断を行う仮想ラインである。半導体ウェーハ１上には、トランジスタなどの能動素子や、抵抗素子などの受動素子、配線や、ボンディングパッド５などが半導体素子形成面に形成されており、ダイシングレーン２上にも、層間絶縁膜やメタル配線層、表面保護膜などの残膜が形成される場合がある。

本発明の実施形態の特徴は前記ダイシングレーン２上に点パターン６を形成していることであり、点パターンは、表面保護膜やメタル配線層、層間絶縁膜の貫通孔で形成したり、メタルを埋め込んだ貫通孔で形成したり（第４、５の実施形態）、メタル配線層で点パターン６を形成しその上に表面保護膜を覆ったりすることで形成する（第６の実施形態）。この点パターン６を形成されたダイシングレーンをダイシングすると、ダイシング時に発生するシリコンのチッピングや、表面保護膜やメタル配線層、層間絶縁膜の膜剥がれ、クラックなどが点パターン６で抑止され、半導体素子領域３へのダメージを予防することが出来る。また、前記表面保護膜やメタル配線層、層間絶縁膜の剥離によるかけらが十分小さくなり組立工程での不具合を防ぐことが出来る。

次に前記の点パターンの配置について、図を参照して説明する。

図１（ｅ）および図２（ａ）〜（ｄ）は、本発明の実施形態の半導体ウェーハのダイシングレーンへの点パターン配置を示し、それぞれ第１〜５の実施例とする。すなわち、図１（ｅ）は点パターン配置の第１の実施例、図２（ａ）は、同じく第２の実施例、図２（ｂ）は、同じく第３の実施例、図２（ｃ）は、同じく第４の実施例、図２（ｄ）は、同じく第５の実施例である。図中において、２はダイシングレーン、２ａはダイシングラインの中心、３は半導体素子領域、６は点パターンを示している。

点パターン配置の第１の実施例は、点パターンを碁盤の目に等間隔に配置している。それぞれの点パターン間の間隔は、十分小さい必要があり、少なくともダイシング加工幅よりも狭い必要があり、０.５μｍから２０μｍの範囲から選択する。また、必ずしも等間隔に配置する必要はない。また、点パターンを配置する領域の大きさは、少なくともダイシング加工幅よりも外側まで広い領域を占めている必要がある。必ずしもダイシングレーンの端から端までを占めている必要はない。

点パターン配置の第２の実施例は、実際のダイシング加工の際に必ず切削除去されるダイシングレーン中心付近には点パターンを配置していない例である。ダイシング装置の加工幅のばらつきや加工位置ずれなどを十分考慮し、前記の点パターンを配置したい領域を決定すれば、中心付近には点パターンを形成する必要はない。

点パターン配置の第３の実施例は、点パターンの間隔を切削方向とダイシングレーン幅方向とで変えている例である。

点パターン配置の第４、５の実施例は、点パターンを第１の実施例のように碁盤の目のように縦横一列に配列しておらず、互い違いに配列したり、斜め方向に整列したりしている。このような配列においても変わらず本発明で狙う点パターンによる効果は得られる。

次に、前述の点パターンの形成方法について図３の断面図を参照して解説する。

図３（ａ）〜（ｂ）は、本発明の第１の実施形態の半導体ウェーハのダイシングレーンの断面図を用いた工程図で、図３（ａ）〜（ｂ）において、６は点パターン、７はポリシリコンと第１メタルの間の層間絶縁膜、８は第１メタルと第２メタルの間の層間絶縁膜、９は第２メタルと第３メタルの間の層間絶縁膜、１０は表面保護膜を示している。

ここで、層間絶縁膜７〜９、表面保護膜の構成材料としては、例えば、窒化膜、酸化膜、高誘電膜、低誘電膜、有機膜、金属膜などがあり、各膜の厚みは、１０ｎｍ〜数μｍである。

図３（ａ）に示すように、ダイシングレーン上に、層間絶縁膜７から順に層間絶縁膜８、層間絶縁膜９、表面保護膜１０と形成される。形成方法は、ＣＶＤ法やＰＶＤ法、塗布法などが用いられる。

図３（ｂ）に示すように、最上層に形成した表面保護膜１０にドライエッチング法やウェットエッチング法を用いて点パターン６となる貫通孔を形成する。

前記の工程はすべて、半導体素子領域の製造工程と同時に行なわれる。

この発明の第２の実施の形態を図４に基づいて説明する。

第１の実施形態と同様に、本発明の実施形態の特徴はダイシングレーン２上に点パターン６を形成していることであり、点パターン６は、表面保護膜やメタル配線層、層間絶縁膜の貫通孔で形成している。

図４（ａ）〜（ｊ）は、本発明の第２の実施形態の半導体ウェーハのダイシングレーンの断面図を用いた工程図で、図４（ａ）〜（ｊ）において６は点パターン、７は層間絶縁膜、８は層間絶縁膜、９は層間絶縁膜、１０は表面保護膜を示している。

図４（ａ）に示すように、ダイシングレーン上に層間絶縁膜７を形成する。

次に、図４（ｂ）に示すように、形成した層間絶縁膜７に点パターンの部分のみ選択的にエッチング処理を行ない、点パターン６の貫通孔を形成する。

次に、図４（ｃ）に示すように、層間絶縁膜８を形成し、次に層間絶縁膜７で形成した点パターン６の段差によって出来た層間絶縁膜８の凹凸をなくすため、図４（ｄ）に示すように、高温リフローなどの処理によって平坦化を行なう。

次に、図４（ｅ）に示すように、層間絶縁膜８に点パターン６の部分のみ選択的にエッチング処理を行ない、点パターン６の貫通孔を形成する。このとき、層間絶縁膜８の点パターンのは図中のように層間絶縁膜７の点パターン６と必ずしも同じ位置に形成する必要はない。

次に、層間絶縁膜９についても層間絶縁膜８と同様に、図４（ｆ）で膜形成、図４（ｇ）で平坦化処理、図４（ｈ）で点パターン６の貫通孔形成を行なう。

次に、図４（ｉ）に示すように表面保護膜１０を形成する。

最後に、図４（ｊ）に示すように、表面保護膜１０に点パターン６の貫通孔を形成する。

他の実施形態としては、図４（ｉ）までで完了としてもよい。

また、前記の工程はすべて、半導体素子領域の製造工程と同時に行なわれる。

この発明の第３の実施の形態を図５に基づいて説明する。

第１の実施形態と同様に、本発明の実施形態の特徴はダイシングレーン２上に点パターン６を形成していることであり、点パターン６は、表面保護膜やメタル配線層、層間絶縁膜の貫通孔で形成している。

図５（ａ）〜（ｊ）は、本発明の第３の実施形態の半導体ウェーハのダイシングレーンの断面図を用いた工程図で、図５（ａ）〜（ｊ）において６は点パターン、７は層間絶縁膜、８は層間絶縁膜、９は層間絶縁膜、１０は表面保護膜を示している。

図５（ａ）に示すように、ダイシングレーン上に層間絶縁膜７を形成する。

次に、図５（ｂ）に示すように、形成した層間絶縁膜７に点パターンの部分のみ選択的にエッチング処理を行ない、点パターン６の貫通孔を形成する。

次に、図５（ｃ）に示すように、層間絶縁膜８を形成し、次に層間絶縁膜７で形成した点パターンの段差によって出来た層間絶縁膜８の凹凸をなくすため、図５（ｄ）に示すように、高温リフローなどの処理によって平坦化を行なう。

次に、図５（ｅ）に示すように、層間絶縁膜８に点パターンの部分のみ選択的にエッチング処理を行ない、点パターン６の貫通孔を形成する。このとき、層間絶縁膜８の点パターンのは図中のように層間絶縁膜７の点パターン６と重ならないように層間絶縁膜７の点パターン６の間に位置するように形成する。

次に、層間絶縁膜９についても層間絶縁膜８と同様に、図５（ｆ）で膜形成、図５（ｇ）で平坦化処理、図５（ｈ）で点パターン６の貫通孔形成を行なう。ここでも、層間絶縁膜９の点パターン６は図中のように層間絶縁膜８の点パターン６と重ならないように層間絶縁膜８の点パターン６の間に位置するように形成する。

次に、図５（ｉ）に示すように表面保護膜１０を形成する。

最後に、図５（ｊ）に示すように、表面保護膜１０に点パターン６の貫通孔を形成する。このときも、表面保護膜１０の点パターン６は図中のように層間絶縁膜９の点パターン６と重ならないように層間絶縁膜９の点パターン６の間に位置するように形成する。

他の実施形態としては、図５（ｉ）までで完了としてもよい。

また、前記の工程はすべて、半導体素子領域の製造工程と同時に行なわれる。

本実施形態は、第２の実施形態と違い、上下に位置する点パターンが平面位置で互いに重なり合わないように互い違いに形成している。そのため、上下の膜間でのアンカー効果により、密着性、剛性が向上し、ダイシング時の膜剥がれやクラックがより発生しにくくなる。

この発明の第４の実施の形態を図６に基づいて説明する。

第１の実施形態と同様に、本発明の実施形態の特徴はダイシングレーン２上に点パターン６を形成していることである。点パターン６は、表面保護膜やメタル配線層、層間絶縁膜の貫通孔で形成し、さらにメタルを埋め込んだ貫通孔で形成している。

図６（ａ）〜（ｐ）は、本発明の第４の実施形態の半導体ウェーハのダイシングレーンの断面図を用いた工程図で、図６（ａ）〜（ｐ）において６は点パターン、７は層間絶縁膜、８は層間絶縁膜、９は層間絶縁膜、１０は表面保護膜、１１はポリシリコンと第１メタル間を電気的に結ぶコンタクトプラグ、１２は第１メタルと第２メタル間を結ぶビアプラグ、１３は第２メタルと第３メタル間を結ぶビアプラグを示している。

ここで、層間絶縁膜７〜９、表面保護膜の構成材料としては、例えば、窒化膜、酸化膜、高誘電膜、低誘電膜、有機膜、金属膜などがあり、各膜の厚みは、１０ｎｍ〜数μｍである。また、コンタクトプラグ１１、ビアプラグ１２，１３の構成材料としては、ポリシリコン、タングステン、アルミニウム、銅などがある。

図６（ａ）に示すように、ダイシングレーン上に層間絶縁膜７を形成する。

次に、図６（ｂ）に示すように、形成した層間絶縁膜７に点パターンの部分のみ選択的にエッチング処理を行ない、点パターン６の貫通孔を形成する。

次に、図６（ｃ）に示すように、ＣＶＤ法やＰＶＤ法、めっき法を用いて、コンタクトプラグ１１の構成材料の薄膜を形成し、図６（ｄ）に示すように、を用いて、層間絶縁膜７を表面に露出させると同時に表面段差の平坦化行なう。これにより、メタルの埋め込まれた点パターン６が形成される。

次に、図６（ｅ）に示すように、層間絶縁膜８を形成し、層間絶縁膜８の表面凹凸をなくすため、図６（ｆ）に示すように、エッチバック法やＣＭＰ法、高温リフローなどの処理によって平坦化を行なう。

次に、図６（ｇ）に示すように、層間絶縁膜８に点パターンの部分のみ選択的にエッチング処理を行ない、点パターン６の貫通孔を形成する。このとき、層間絶縁膜８の点パターン６は図中のように層間絶縁膜７の点パターン６と必ずしも同じ位置に形成する必要はない。

次に、ビアプラグ１２についてもコンタクトプラグ１１と同様に、図６（ｈ）で膜形成、図６（ｉ）で平坦化処理を行なう。

次に図６（ｊ）に示すように、層間絶縁膜９を形成し、図６（ｋ）に示すように、エッチバック法やＣＭＰ法、高温リフローなどの処理によって平坦化を行ない、図６（ｌ）で層間絶縁膜９に点パターン６の貫通孔形成を行なう。

次に、ビアプラグ１３についてもコンタクトプラグ１１、ビアプラグ１２と同様に、図６（ｍ）で膜形成、図６（ｎ）で平坦化処理を行なう。

次に、図６（ｏ）に示すように、表面保護膜１０を形成する。

最後に、図６（ｐ）に示すように、表面保護膜１０に点パターンの貫通孔を形成する。

他の実施形態としては、図６（ｏ）までで完了としてもよい。

また、前記の工程はすべて、半導体素子領域の製造工程と同時に行なわれる。

この発明の第５の実施の形態を図７に基づいて説明する。

第１の実施形態と同様に、本発明の実施形態の特徴はダイシングレーン２上に点パターン６を形成していることである。点パターン６は、表面保護膜やメタル配線層、層間絶縁膜の貫通孔で形成し、さらにメタルを埋め込んだ貫通孔で形成している。

図７（ａ）〜（ｂ）は、本発明の第５の実施形態の半導体ウェーハのダイシングレーンの断面図を用いた工程図で、図７（ａ）〜（ｂ）において６は点パターン、７は層間絶縁膜、８は層間絶縁膜、９は層間絶縁膜、１０は表面保護膜、１１はコンタクトプラグ、１２はビアプラグ、１３はビアプラグを示している。

第５の実施形態は、第４の実施形態と同じ形成方法を用いて、点パターン６の位置を上下に接する層において平面位置で互いに重なり合わないように互い違いに形成していることを特徴としている。これにより、上下の膜間でのアンカー効果により、密着性、剛性が向上し、ダイシング時の膜剥がれやクラックがより発生しにくくなる。

この発明の第６の実施の形態を図８に基づいて説明する。

第１の実施形態と同様に、本発明の実施形態の特徴はダイシングレーン２上に点パターン６を形成していることである。点パターン６は、メタル配線層の貫通孔で形成し、その上に表面保護膜を覆ったりすることで形成する。

図８（ａ）〜（ｃ）は、本発明の第６の実施形態の半導体ウェーハのダイシングレーンの断面図を用いた工程図で、図８（ａ）〜（ｃ）において６は点パターン、７は層間絶縁膜、８は層間絶縁膜、９は層間絶縁膜、１０は表面保護膜、１４はメタル配線層（この実施形態では第３メタル）を示している。

ここで、層間絶縁膜７〜９、表面保護膜の構成材料としては、例えば、窒化膜、酸化膜、高誘電膜、低誘電膜、有機膜、金属膜などがあり、各膜の厚みは、１０ｎｍ〜数μｍである。また、メタル配線層１４の構成材料としては、例えば、アルミニウム、銅などがある。

図８（ａ）に示すように、ダイシングレーン上に、層間絶縁膜７から順に層間絶縁膜８、層間絶縁膜９、メタル膜が形成される。形成方法は、ＣＶＤ法やＰＶＤ法、塗布法、めっき法などが用いられる。

図８（ｂ）に示すように、形成したメタル膜にマスクを用いて点パターンをホトレジストに転写−現像してドライエッチング法やウェットエッチング法を用いて点パターン６となる部分を残すように、ダイシングレーン上で点パターンの部分以外のメタル膜を除去する。

最後に、図８（ｃ）に示すように、表面保護膜１０を形成する。

前記の工程はすべて、半導体素子領域の製造工程と同時に行なわれる。

本発明にかかる半導体装置およびその製造方法は、ダイシングレーン上に層間絶縁膜やメタル配線膜、表面保護膜などが形成されている場合でもダイシングにおいて、膜はがれやクラックを十分に小さくすることで、高品質な半導体装置の製造方法として適用できる。特に、ダイシングレーン上の膜が脆弱であったり、密着力が弱い場合の半導体ウェーハの設計とその製造方法として有用である。また、切削幅を狭めることによりダイシングレーンを縮小化し半導体ウェーハ上の半導体素子の採れ数を増大させられる効果も期待できる。

（ａ）は本発明の実施形態の半導体ウェーハのダイシングレーンおよびその周辺を示す平面図、（ｂ）はダイシング後の平面図、（ｃ）は（ａ）に示すＡ−Ａ断面図、（ｄ）は（ｂ）に示すＣ−Ｃ断面図、（ｅ）は（ａ）に示すＢ部分の拡大図、（ｆ）は（ｂ）に示すＤ部分の拡大図である。 （ａ）〜（ｄ）は本発明の実施形態の半導体ウェーハのダイシングレーンへの点パターン配置の実施例を示す平面図である。 本発明の第１の実施形態にかかる半導体ウェーハの製造方法を示す断面図である。 本発明の第２の実施形態にかかる半導体ウェーハの製造方法を示す断面図である。 本発明の第３の実施形態にかかる半導体ウェーハの製造方法を示す断面図である。 本発明の第４の実施形態にかかる半導体ウェーハの製造方法を示す断面図である。 本発明の第５の実施形態にかかる半導体ウェーハの製造方法を示す断面図である。 本発明の第６の実施形態にかかる半導体ウェーハの製造方法を示す断面図である。 （ａ）は従来の半導体ウェーハのダイシングレーンの平面図、（ｂ）はそのダイシング後の状態を示す平面図である。

符号の説明

１，１０１ 半導体ウェーハ
２，１０２ ダイシングレーン
２ａ，１０２ａ ダイシングラインの中心
３，１０３ 半導体素子領域
４，１０４ ダイシング切削幅の例
５，１０５ ボンディングパッド
６ 点パターン
７ 層間絶縁膜（ポリシリコンと第１メタル間）
８ 層間絶縁膜（第１メタルと第２メタル間）
９ 層間絶縁膜（第２メタルと第３メタル間）
１０，１０６ 表面保護膜
１１ コンタクトプラグ（ポリシリコンと第１メタル間）
１２ ビアプラグ（第１メタルと第２メタル間）
１３ ビアプラグ（第２メタルと第３メタル間）
１４ メタル配線層（第３メタル）
１０７ スリット
１０８ シリコンのチッピング
１０９ 表面保護膜や層間絶縁膜の膜剥がれ
１１０ 表面保護膜や層間絶縁膜のクラック（浮きあがったもの）

Claims (10)

1. 半導体ウェーハを個々の半導体素子に分離するダイシングレーンを有する半導体装置であって、前記ダイシングレーン上に形成された表面保護膜、メタル配線層または層間絶縁膜に貫通孔を設けることで等間隔の点パターンを形成したことを特徴とする半導体装置。
2. 前記点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭い請求項１記載の半導体装置。
3. 前記点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されている請求項１記載の半導体装置。
4. 半導体ウェーハを個々の半導体素子に分離するダイシングレーンを有する半導体装置であって、前記ダイシングレーン上に形成された表面保護膜、メタル配線層または層間絶縁膜に貫通孔を設けるとともに、前記貫通孔に金属を埋め込むことで等間隔の点パターンを形成したことを特徴とする半導体装置。
5. 前記点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭い請求項４記載の半導体装置。
6. 前記点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されている請求項４記載の半導体装置。
7. 半導体ウェーハを個々の半導体素子に分離するダイシングレーンを有する半導体装置であって、前記ダイシングレーン上に形成されたメタル配線層をエッチングすることで等間隔の点パターンを形成し、その上に表面保護膜をコーティングしたことを特徴とする半導体装置。
8. 前記点パターンの配置間隔は、半導体ウェーハを半導体素子に分離する際のダイシング加工幅よりも狭い請求項７記載の半導体装置。
9. 前記点パターンは、半導体素子を分割する際の加工幅よりも広い領域に配置されている請求項７記載の半導体装置。
10. 半導体ウェーハ上に集積回路を形成すると同時に、前記半導体ウェーハの半導体素子が形成された面のチップ分割加工領域に貫通孔からなる複数の点パターンを形成する工程と、前記半導体ウェーハをチップ分割加工領域に沿って分離する工程とを含む半導体装置の製造方法。

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