JP2017135273A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体基板処理時に生じる特性低下を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、半導体基板と、第1電極と、第2電極と、を有する。前記半導体基板は、第1部分と、前記第1部分の周りに設けられた第2部分と、を有する。前記第1部分および前記第2部分は、第1面を有する。前記第1部分は、前記第1面と反対側の第2面を有する。前記第2部分は、前記第1面と反対側の第3面を有する。前記第1面と前記第3面との間の前記第1面に対して垂直な第3方向における距離は、前記第1面と前記第2面との間の前記第3方向における距離よりも長い。前記第1電極は、前記第1面上に設けられている。前記第2電極は、前記第2面上および前記第3面上に設けられている。【選択図】図2
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置では、オン抵抗を低減するために、その製造過程において、半導体基板の裏面を機械研磨して厚みを薄くする工程が行われる。しかし、半導体基板の厚みが薄くなると、機械強度が低下し、半導体基板に亀裂が生じたり、半導体基板が割れたりする場合がある。
また、製造された半導体装置は、はんだなどを用いてセラミック基板の上に実装される。このとき、溶融したはんだの一部が半導体装置の外周に流れ出ると、半導体装置と基板との間で、はんだの厚み(以下、はんだ厚という)が部分的に薄くなる。はんだ厚が薄い部分では、熱膨張および収縮の繰り返しによって亀裂が発生しやすく、半導体装置が正常に動作しなくなる場合がある。
また、製造された半導体装置は、はんだなどを用いてセラミック基板の上に実装される。このとき、溶融したはんだの一部が半導体装置の外周に流れ出ると、半導体装置と基板との間で、はんだの厚み(以下、はんだ厚という)が部分的に薄くなる。はんだ厚が薄い部分では、熱膨張および収縮の繰り返しによって亀裂が発生しやすく、半導体装置が正常に動作しなくなる場合がある。
本発明が解決しようとする課題は、半導体基板処理時に生じる特性低下を抑制することができる半導体装置およびその製造方法を提供することである。
実施形態に係る半導体装置は、半導体基板と、第1電極と、第2電極と、を有する。
前記半導体基板は、第1部分と、前記第1部分の周りに設けられた第2部分と、を有する。前記第1部分および前記第2部分は、第1面を有する。前記第1部分は、前記第1面と反対側の第2面を有する。前記第2部分は、前記第1面と反対側の第3面を有する。前記第1面と前記第3面との間の前記第1面に対して垂直な第3方向における距離は、前記第1面と前記第2面との間の前記第3方向における距離よりも長い。
前記第1電極は、前記第1面上に設けられている。
前記第2電極は、前記第2面上および前記第3面上に設けられている。
前記半導体基板は、第1部分と、前記第1部分の周りに設けられた第2部分と、を有する。前記第1部分および前記第2部分は、第1面を有する。前記第1部分は、前記第1面と反対側の第2面を有する。前記第2部分は、前記第1面と反対側の第3面を有する。前記第1面と前記第3面との間の前記第1面に対して垂直な第3方向における距離は、前記第1面と前記第2面との間の前記第3方向における距離よりも長い。
前記第1電極は、前記第1面上に設けられている。
前記第2電極は、前記第2面上および前記第3面上に設けられている。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。半導体基板Sの面S1または半導体基板Saの面S4に対して垂直な方向をZ方向(第3方向)とする。そして、これらの面に平行な方向であって相互に直交する2方向をX方向(第1方向)及びY方向(第2方向)とする。
以下の説明において、n+、n−及びpの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。半導体基板Sの面S1または半導体基板Saの面S4に対して垂直な方向をZ方向(第3方向)とする。そして、これらの面に平行な方向であって相互に直交する2方向をX方向(第1方向)及びY方向(第2方向)とする。
以下の説明において、n+、n−及びpの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
まず、図1および図2を用いて、実施形態に係る半導体装置の一例について説明する。
図1は、実施形態に係る半導体装置100を表す平面図である。
図2は、図1のA−A’断面図である。
なお、図1では、絶縁層20が省略されている。
図1は、実施形態に係る半導体装置100を表す平面図である。
図2は、図1のA−A’断面図である。
なお、図1では、絶縁層20が省略されている。
半導体装置100は、例えば、MOSFETである。
図1および図2に表すように、半導体装置100は、半導体基板Sと、ドレイン電極31(第2電極)と、ソース電極32(第1電極)と、ゲートパッド33と、を有する。
半導体基板Sには、n+形ドレイン領域4と、n−形半導体領域1と、p形ベース領域2と、n+形ソース領域3と、ゲート電極10と、ゲート絶縁層11と、絶縁層20と、が設けられている。
図1および図2に表すように、半導体装置100は、半導体基板Sと、ドレイン電極31(第2電極)と、ソース電極32(第1電極)と、ゲートパッド33と、を有する。
半導体基板Sには、n+形ドレイン領域4と、n−形半導体領域1と、p形ベース領域2と、n+形ソース領域3と、ゲート電極10と、ゲート絶縁層11と、絶縁層20と、が設けられている。
図1に表すように、半導体基板Sは、第1部分P1と、第2部分P2と、を有する。第1部分P1は、半導体基板SのX方向およびY方向の中心を含む部分であり、第2部分P2は、第1部分P1の周りに設けられている。
ソース電極32およびゲートパッド33は、半導体基板Sの第1部分P1の上に、互いに離間して設けられている。
ソース電極32およびゲートパッド33は、半導体基板Sの第1部分P1の上に、互いに離間して設けられている。
図2に表すように、第1部分P1および第2部分P2は、共通の面S1(第1面)を有する。さらに、第1部分P1は面S1と反対側の面S2(第2面)を有し、第2部分P2は面S1と反対側の面S3(第3面)を有する。
また、第2部分P2の厚みは、第1部分P1の厚みよりも厚い。すなわち、面S1と面S3との間のZ方向における距離は、面S1と面S2との間のZ方向における距離よりも長い。
また、第2部分P2の厚みは、第1部分P1の厚みよりも厚い。すなわち、面S1と面S3との間のZ方向における距離は、面S1と面S2との間のZ方向における距離よりも長い。
ドレイン電極31は、面S2上および面S3上に設けられている。
n+形ドレイン領域4は、ドレイン電極31の上に設けられ、ドレイン電極31と電気的に接続されている。n+形ドレイン領域4は、第2部分P2におけるZ方向の厚みが、第1部分P1におけるZ方向の厚みよりも厚い。
n+形ドレイン領域4は、ドレイン電極31の上に設けられ、ドレイン電極31と電気的に接続されている。n+形ドレイン領域4は、第2部分P2におけるZ方向の厚みが、第1部分P1におけるZ方向の厚みよりも厚い。
n−形半導体領域1は、n+形ドレイン領域4の上に設けられている。
p形ベース領域2は、第1部分P1において、n−形半導体領域1の上に選択的に設けられている。
n+形ソース領域3は、p形ベース領域2の上に選択的に設けられている。
p形ベース領域2は、第1部分P1において、n−形半導体領域1の上に選択的に設けられている。
n+形ソース領域3は、p形ベース領域2の上に選択的に設けられている。
ゲート絶縁層11は、n−形半導体領域1、p形ベース領域2、およびn+形ソース領域3と、ゲート電極10と、の間に設けられている。ゲート電極10は、X方向において、p形ベース領域2とゲート絶縁層11を介して対面している。
面S1のうちp形ベース領域2の周りの領域は、絶縁層20に覆われている。
ソース電極32は、第1部分P1において、p形ベース領域2、n+形ソース領域3、および絶縁層20の上に設けられ、p形ベース領域2およびn+形ソース領域3と電気的に接続されている。ゲート電極10とソース電極32との間には、絶縁層20の一部が設けられ、これらの電極は電気的に分離されている。
ソース電極32は、第1部分P1において、p形ベース領域2、n+形ソース領域3、および絶縁層20の上に設けられ、p形ベース領域2およびn+形ソース領域3と電気的に接続されている。ゲート電極10とソース電極32との間には、絶縁層20の一部が設けられ、これらの電極は電気的に分離されている。
ここで、各構成要素の材料の一例を説明する。
n−形半導体領域1、p形ベース領域2、n+形ソース領域3、およびn+形ドレイン領域4は、半導体材料として、シリコンを含む。半導体材料に添加されるn形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。p形不純物としては、ボロンを用いることができる。
ゲート電極10は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層11および絶縁層20は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極31およびソース電極32は、アルミニウムなどの金属を含む。
n−形半導体領域1、p形ベース領域2、n+形ソース領域3、およびn+形ドレイン領域4は、半導体材料として、シリコンを含む。半導体材料に添加されるn形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。p形不純物としては、ボロンを用いることができる。
ゲート電極10は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層11および絶縁層20は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極31およびソース電極32は、アルミニウムなどの金属を含む。
次に、図3〜図5を用いて、実施形態に係る半導体装置の製造方法について説明する。
図3および図5は、実施形態に係る半導体装置の製造方法を表す工程断面図である。
図4は、実施形態に係る半導体装置の製造方法を表す工程平面図である。
なお、図3および図5では、半導体基板Saの端部近傍のみが表されている。
図3および図5は、実施形態に係る半導体装置の製造方法を表す工程断面図である。
図4は、実施形態に係る半導体装置の製造方法を表す工程平面図である。
なお、図3および図5では、半導体基板Saの端部近傍のみが表されている。
まず、n+形半導体層4aと、n+形半導体層4aの上に設けられたn−形半導体層1aと、を有する半導体基板Saを用意する。半導体基板Saは、単結晶シリコンを含む。半導体基板Saは、n−形半導体層1a側の面S4(第1面)と、n+形半導体層4a側の面S5(第2面)と、を有する。
次に、図3(a)に表すように、面S4側に、RIE(Reactive Ion Etching)法を用いて、複数の開口OPを形成する。開口OPは、n−形半導体層1aを貫通し、n+形半導体層4aに達している。
次に、半導体基板Saを、水素ガスなどの還元性ガス雰囲気中で加熱する。このとき、表面エネルギーが最低となるように、半導体基板Saに含まれるシリコン原子の表面マイグレーションが生じる。これにより、複数の開口OPが半導体基板Sa中で連結するとともに、開口が塞がれる。この結果、図3(b)に表すように、半導体基板Sa中(n+形半導体層4a中)に、空間ESが形成される。
空間ESは、面S4と平行に広がっている。すなわち、空間ESの上面である面S6は、半導体基板Saの面S4と平行である。また、空間ESは、半導体基板Sa中の、面S4側に形成される。すなわち、空間ESは、面S4と空間ESとの間の距離D1が、面S5と空間ESとの間の距離D2よりも短くなるように形成される。
このとき、図4に表すように、空間ESは、X方向およびY方向において、互いに離間して複数形成される。すなわち、空間ESは、空間ES同士の間に半導体基板Sの一部である支持部P3が残存するように、形成される。
なお、空間ESの幅や高さ、位置などは、開口OPの幅や深さ、開口OP同士の間隔などを変更することで、調整可能である。
なお、空間ESの幅や高さ、位置などは、開口OPの幅や深さ、開口OP同士の間隔などを変更することで、調整可能である。
次に、半導体基板Saの面S4側に、p形ベース領域2、n+形ソース領域3、ゲート電極10、ゲート絶縁層11、絶縁層20、およびソース電極32を形成する。このとき、これらの構成要素を形成する順序は任意である。続いて、面S4を保護テープ40で覆う。
次に、空間ESの面S6が露出するように、面S5側から半導体基板Saの一部を除去する。この工程は、例えば、半導体基板Saを面S5側から研削することで行われる。または、RIE法などのエッチングプロセスを用いて半導体基板Saの一部を除去してもよい。このとき、図5(a)に表すように、空間ES同士の間に位置していた支持部P3の少なくとも一部を残すように、半導体基板Saを研削することが望ましい。
次に、面S6を含む半導体基板Saの裏面にドレイン電極31を形成する。その後、半導体基板Saを、図5(b)に表す破線で挟まれたダイシングラインDLで切断し、保護テープ40を剥離することで、複数の半導体装置100が得られる。このとき、ダイシングラインDLの幅W1が、支持部P3の幅W2よりも狭くなるように、半導体基板Saを切断することで、図1および図2に表すように、第2部分P2を有する半導体装置100が得られる。
なお、図3〜図5に表した一例では、n+形半導体層4aおよびn−形半導体層1aを有する半導体基板Saを用いた場合について説明したが、半導体基板Saは、n+形半導体層4aを有しておらず、n−形半導体層1aのみを有するものであってもよい。この場合、半導体基板Saを研削した後であって、ドレイン電極31を形成する前に、半導体基板Saの裏面にn形不純物をイオン注入することで、n+形ドレイン領域4を形成する。
ここで、本実施形態による作用および効果について説明する。
実施形態に係る半導体装置100では、半導体基板Sが、第1部分P1と、第1部分P1の周りに設けられ第1部分P1よりも厚い第2部分P2を有する。この半導体装置によれば、はんだを用いて半導体装置をセラミック基板上に実装する際に、溶融したはんだが半導体装置の外周に流れ出にくくなる。これは、半導体装置の外周に向かうはんだの流れが、第2部分P2によって阻害されるためである。
このため、本実施形態によれば、半導体装置を実装する際に、はんだが半導体装置の外周に流れ出ることを抑制でき、半導体装置と基板との間において、はんだ厚の薄い部分が生じる可能性を低減することが可能となる。
実施形態に係る半導体装置100では、半導体基板Sが、第1部分P1と、第1部分P1の周りに設けられ第1部分P1よりも厚い第2部分P2を有する。この半導体装置によれば、はんだを用いて半導体装置をセラミック基板上に実装する際に、溶融したはんだが半導体装置の外周に流れ出にくくなる。これは、半導体装置の外周に向かうはんだの流れが、第2部分P2によって阻害されるためである。
このため、本実施形態によれば、半導体装置を実装する際に、はんだが半導体装置の外周に流れ出ることを抑制でき、半導体装置と基板との間において、はんだ厚の薄い部分が生じる可能性を低減することが可能となる。
また、半導体装置について、オン抵抗を低減するために、Z方向における厚みを薄くすることが望ましい。この点について、本実施形態に係る半導体装置の製造方法では、半導体基板Sa中に空間ESを形成した後に、当該空間の面S6を露出させるように半導体基板Saの一部を除去し、半導体基板Saを薄くしている。
この製造方法によれば、空間ESの面S6を、薄くした後の半導体基板Saの裏面として用いることができる。すなわち、開口OPの深さを調整し、空間ESが形成される位置を調整することで、薄くした後の半導体基板Saの厚みを容易に調整することができる。また、面S6は、シリコン原子の表面マイグレーションによって形成された単結晶面であるため、半導体基板Saの研削によって形成される面よりも損傷が少なく、平坦性が高い。このため、面S6を、半導体基板Saの裏面として用い、この裏面上にドレイン電極31を形成することで、半導体装置100におけるリークパスの発生を抑制することが可能となる。
この製造方法によれば、空間ESの面S6を、薄くした後の半導体基板Saの裏面として用いることができる。すなわち、開口OPの深さを調整し、空間ESが形成される位置を調整することで、薄くした後の半導体基板Saの厚みを容易に調整することができる。また、面S6は、シリコン原子の表面マイグレーションによって形成された単結晶面であるため、半導体基板Saの研削によって形成される面よりも損傷が少なく、平坦性が高い。このため、面S6を、半導体基板Saの裏面として用い、この裏面上にドレイン電極31を形成することで、半導体装置100におけるリークパスの発生を抑制することが可能となる。
空間ESを形成する際は、図3〜図5に表した例に限らず、半導体基板Sa中に、面S4に沿って広がる1つの大きな空間を形成することも可能である。ただし、図3(b)および図4に表したように、本実施形態に係る製造方法では、半導体基板Sa中に支持部P3を残すように空間ESを複数形成し、この支持部P3の少なくとも一部を残すように半導体基板Saの一部を除去することが望ましい。
この製造方法によれば、半導体基板Saを薄くした後に、それぞれの面S6同士の間をX方向およびY方向に延びる支持部P3が残る。半導体基板Saがこのような支持部P3を有することで、半導体基板Saの機械的強度を向上させることが可能となり、その後の半導体基板Saに対する工程において、半導体基板Saの割れなどが発生する可能性を低減することができる。
例えば、図5(b)に表すように、この支持部P3において半導体基板Saをダイシングすることで、ダイシング工程において半導体基板Saの割れが発生する可能性を低減することが可能となる。
この製造方法によれば、半導体基板Saを薄くした後に、それぞれの面S6同士の間をX方向およびY方向に延びる支持部P3が残る。半導体基板Saがこのような支持部P3を有することで、半導体基板Saの機械的強度を向上させることが可能となり、その後の半導体基板Saに対する工程において、半導体基板Saの割れなどが発生する可能性を低減することができる。
例えば、図5(b)に表すように、この支持部P3において半導体基板Saをダイシングすることで、ダイシング工程において半導体基板Saの割れが発生する可能性を低減することが可能となる。
なお、上述した実施形態の説明では、半導体装置100がMOSFETである場合について説明したが、本実施形態に係る発明は、他の半導体装置についても適用可能である。例えば、半導体装置100は、ダイオードやIGBT(Insulated Gate Bipolar Transistor)などであってもよい。半導体装置100がIGBTである場合、ドレイン電極31とn+形ドレイン領域4との間に、ドレイン電極31と電気的に接続されたp形半導体領域が設けられる。
また、上述した実施形態の説明では、半導体装置100が、トレンチ型のゲート電極10を有する場合について説明したが、半導体装置100は、プレーナ型のゲート電極を有していてもよい。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、SCM(走査型静電容量顕微鏡)を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、SCMを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、n−形半導体領域1、p形ベース領域2、n+形ソース領域3、n+形ドレイン領域4、ゲート電極10、ゲート絶縁層11、絶縁層20、ドレイン電極31、ソース電極32などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
1…n−形半導体領域、 2…p形ベース領域、 3…n+形ソース領域、 4…n+形ドレイン領域、 10…ゲート電極、 11…ゲート絶縁層、 20…絶縁層、 31…ドレイン電極、 32…ソース電極、 33…ゲートパッド、 100…半導体装置、 S、Sa…半導体基板
Claims (8)
- 第1面と、前記第1面と反対側の第2面と、を有する半導体基板中に、前記第1面に沿って広がる空間を形成し、
前記半導体基板の一部を除去することで前記空間の内面を露出させる半導体装置の製造方法。 - 前記空間を形成する工程において、前記半導体基板の前記第1面に複数の開口を形成し、前記複数の開口が形成された前記半導体基板を還元性ガス雰囲気中で加熱することで前記空間を形成する請求項1記載の半導体装置の製造方法。
- 前記空間を形成する工程において、前記空間を前記半導体基板中の前記第1面側に形成し、前記半導体基板を前記第2面側から研削することで、前記半導体基板の前記一部を除去する請求項2記載の半導体装置の製造方法。
- 前記空間を形成する工程において、前記空間を、前記半導体基板中に、前記第1面に平行な第1方向と、前記第1面に平行であり前記第1方向と交差する第2方向と、において複数形成する請求項3記載の半導体装置の製造方法。
- 前記半導体基板は、前記空間同士の間に位置する支持部を有し、
前記半導体基板を研削する工程において、前記支持部の少なくとも一部を残すように、前記半導体基板の前記一部を研削する請求項4記載の半導体装置の製造方法。 - 前記半導体基板を研削した後に、前記支持部の前記少なくとも一部が残された位置で前記半導体基板を切断する請求項5記載の半導体装置の製造方法。
- 前記半導体基板を切断する工程において、切断される部分の幅は、前記支持部の前記少なくとも一部の幅よりも狭い請求項6記載の半導体装置の製造方法。
- 第1部分と、前記第1部分の周りに設けられた第2部分と、を有し、前記第1部分および前記第2部分は第1面を有し、前記第1部分は前記第1面と反対側の第2面を有し、前記第2部分は前記第1面と反対側の第3面を有し、前記第1面と前記第3面との間の前記第1面に対して垂直な第3方向における距離は、前記第1面と前記第2面との間の前記第3方向における距離よりも長い半導体基板と、
前記第1面上に設けられた第1電極と、
前記第2面上および前記第3面上に設けられた第2電極と、
を備えた半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023243470A1 (ja) * | 2022-06-14 | 2023-12-21 | ローム株式会社 | ウエハ構造および半導体装置の製造方法 |
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2016
- 2016-01-28 JP JP2016014239A patent/JP2017135273A/ja active Pending
Cited By (1)
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WO2023243470A1 (ja) * | 2022-06-14 | 2023-12-21 | ローム株式会社 | ウエハ構造および半導体装置の製造方法 |
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