CN106449728A - 宽带隙半导体器件 - Google Patents

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Abstract

本发明涉及宽带隙半导体器件，包括第一负载端子、第二负载端子、控制端子及具有漂移区的半导体本体(其由具有比硅的带隙更大的带隙的半导体材料形成)，并被配置成传导第一和第二负载端子间的负载电流。半导体器件包括：源极区，其被布置在半导体本体中并电连接到第一负载端子；毗邻区，其被布置在半导体本体中并将源极区与漂移区隔离；沟道，其沿垂直方向延伸到半导体本体中并包括第一电极和绝缘体。在沟道的底部区域处绝缘体沿垂直方向表现第一厚度并在沟道的顶部区域处沿第一横向方向表现第二厚度，第一厚度比第二厚度大至少1.5倍。毗邻区被布置成与绝缘体接触并且比沟道沿垂直方向延伸得更远，沟道底部区域和毗邻区沿第一横向方向表现重叠。

Description

宽带隙半导体器件
技术领域
本说明书涉及宽带隙半导体器件的实施例，并且涉及操作宽带隙半导体器件的方法的实施例。具体地，本说明书涉及宽带隙半导体器件的实施例，该宽带隙半导体器件可以在包括在沟道中的氧化物之内表现出相对较弱的电场，并且涉及操作宽带隙半导体器件以使得包括在沟道中的氧化物之内的电场为相对较弱的方法。
背景技术
在汽车应用、消费应用和工业应用中的现代装置的许多功能(例如转换电能和驱动电动马达或电动机器)依赖于半导体器件。例如，绝缘栅双极晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管等已经用于包括但不限于电源和电源转换器中的开关的各种应用。
有些时候，半导体器件主要基于具有比硅的带隙更大的带隙的半导体材料(如碳化硅或氮化镓等)。这样的半导体器件也被称为“宽带隙半导体器件”。例如，宽带隙半导体材料可以表现出与硅的相应电气属性显著不同的电气属性，这可以导致关于宽带隙半导体器件的设计如包括栅极电极的沟道的设计的某些规定。
发明内容
根据实施例，提出了进一步的半导体器件。进一步的半导体器件包括：第一负载端子；第二负载端子；控制端子；以及具有漂移区的半导体本体，其中，半导体本体由具有比硅的带隙更大的带隙的半导体材料形成，并且被配置成在第一负载端子和第二负载端子之间传导负载电流。半导体器件包括：源极区，其被布置在半导体本体中，并且被电连接到第一负载端子；毗邻区，其被布置在半导体本体中，并且将源极区与漂移区隔离；以及沟道，其沿垂直方向延伸到半导体本体中，并且包括第一电极以及绝缘体，该第一电极被电连接到控制端子，该绝缘体与毗邻区相接触，绝缘体将第一电极与半导体本体隔离，其中，在沟道的底部区域处，绝缘体沿垂直方向表现出第一厚度，并且在沟道的顶部区域处，绝缘体沿第一横向方向表现出第二厚度，第一厚度比第二厚度大至少1.5倍。另外，毗邻区被布置成与绝缘体相接触，并且与沟道相比，沿垂直方向延伸更远，其中，沟道底部区域和毗邻区沿第一横向方向表现出重叠。
根据另一实施例，提出了另一半导体器件，半导体器件包括第一负载端子、第二负载端子、控制端子以及具有漂移区的半导体本体，其中，半导体本体由具有比硅的带隙更大的带隙的半导体材料形成，并且被配置成在第一负载端子和第二负载端子之间传导负载电流。半导体器件包括：源极区，其被布置在半导体本体中，并且被电连接到第一负载端子；毗邻区，其被布置在半导体本体中，并且将源极区与漂移区隔离；沟道，其沿垂直方向延伸到半导体本体中，并且包括与毗邻区相接触的绝缘体；以及第一电极，其被布置在沟道之内，并且通过绝缘体与半导体本体隔离，其中，第一电极被电连接到控制端子；以及第二电极，其被布置在沟道之内，并且通过绝缘体与半导体本体隔离，其中，绝缘体将第二电极与第一电极隔离。另外，毗邻区沿垂直方向延伸至少与沟道一样远。
根据又一实施例，提出了操作半导体器件的方法，其中，半导体器件包括：第一负载端子、第二负载端子、控制端子以及具有漂移区的半导体本体，并且其中，半导体本体由具有比硅的带隙更大的带隙的半导体材料形成，并且被配置成在第一负载端子和第二负载端子之间传导负载电流。半导体器件包括：源极区，其被布置在半导体本体中，并且被电连接到第一负载端子；毗邻区，其被布置在半导体本体中，并且将源极区与漂移区隔离；沟道，其沿垂直方向延伸到半导体本体中，并且包括与所述毗邻区相接触的绝缘体；以及第一电极，其被布置在沟道之内，并且通过绝缘体与半导体本体隔离，其中，第一电极被电连接到控制端子；以及第二电极，其被布置在沟道之内，并且通过绝缘体与半导体本体隔离，其中，绝缘体将第二电极与第一电极隔离。进一步，毗邻区沿垂直方向延伸至少与沟道一样远。该方法包括控制第一电极与第一负载端子之间的电压，以便将半导体器件设定在导通状态和阻断状态之一，并且将电位施加到第二电极。
本领域的技术人员在阅读以下详细描述并且查看附图时，将意识到另外的特征和优点。
附图说明
附图中的部件未必是按比例绘制，而是重点放在图示本发明的原理。此外，在附图中，相同的附图标记标明相同的部件。在附图中：
图1A示意性地图示了根据一个或多个实施例的半导体器件的垂直截面的一部分；
图1B示意性地图示了与根据一个或多个实施例的半导体器件的一部分等同的电容电路的一部分；
图2示意性地图示了根据一个或多个实施例的具有厚栅极底部氧化物的半导体器件的垂直截面的一部分；
图3A示意性地图示了根据一个或多个实施例的具有第二沟道电极的半导体器件的垂直截面的一部分；
图3B示意性地图示了根据一个或多个实施例的具有第二沟道电极的半导体器件的垂直截面的一部分；以及
图3C示意性地图示了根据一个或多个实施例的具有第二沟道电极的半导体器件的垂直截面的一部分。
具体实施方式
在以下详细描述中，对附图进行参考，附图形成详细描述的一部分，并且其中借助于可以实现本发明的图示具体实施例而示出了附图。
在这方面，可以参考所描述的附图的取向来使用方向术语(如“顶部”、“底部”、“下面”、“正面”、“后面”、“背面”、“前导”、“尾随”、“下方”、“上方”等)。由于可以将实施例的部件放置在多个不同的取向上，所以方向术语用于图示的目的，而绝非限制性的。要了解的是，可以使用其他的实施例，并且在不脱离本发明的范围的情况下，可以进行结构上的变化或逻辑上的变化。因此，不应该以限制性意义来理解以下详细描述，并且本发明的范围由所附的权利要求来限定。
现在将对各个实施例详细地进行参考，其中一个或多个示例在附图中被图示。每个示例借助于说明而被提供，并且并不意味着作为对本发明的限制。例如，可以关于其他实施例或者结合其他实施例来使用作为一个实施例的部分所图示或所描述的特征，以再产生进一步的实施例。目的在于，本发明包括这样的修改和变化。使用特定的语言来对示例进行描述，特定的语言不应该被解释为限制所附的权利要求的范围。未按比例绘制附图，并且附图仅用于图示的目的。为了清楚，如果没有另外声明，则在不同附图中已经由相同的附图标记来标明相同的元素。
本说明书中所使用的术语“水平的”旨在描述基本平行于半导体区域的水平表面或半导体基片的水平表面的取向。例如，这可以是晶片或半导体晶圆的表面。例如，下面所述的第一横向方向X和第二横向方向Y都可以是水平方向，其中第一横向方向X和第二横向方向Y可以是相互垂直的。
本说明书中所使用的术语“垂直的”旨在描述基本垂直于水平面即平行于半导体晶圆的表面的法向方向而进行布置的取向。例如，下面所述的方向Z可以是与第一横向方向X和第二横向方向Y均垂直的垂直方向。
在本说明书中，n型掺杂被称为“第一导电型”，而p型掺杂被称为“第二导电型”。替代地，可以使用相反的掺杂关系，以便第一导电型可以是p型掺杂，并且第二导电型可以是n型掺杂。
进一步，在本说明书之内，术语“掺杂浓度”可以指代平均掺杂物，或者相应地指代平均掺杂浓度或者半导体区或特定的半导体区域的表层电荷载流子浓度。因此，例如，表达以下内容的陈述可以表明半导体区域的相应的平均掺杂浓度彼此不同：相比于另一半导体区域的掺杂浓度，特定的半导体区域表现出更高或更低的一定的掺杂浓度。
在本说明书的上下文中，术语“采用欧姆接触”、“采用电接触”、“采用欧姆连接”以及“电连接”旨在描述在以下部分之间具有低欧姆电连接或低欧姆电流路径：在半导体器件的两个区域、分段、区、部分或部件之间，或者在一个或多个装置的不同端子之间，或者在半导体器件的部件或部分与端子或金属化部或电极之间。进一步，在本发明的上下文中，术语“接触”旨在描述在相应半导体器件的两个元件之间具有直接物理连接，例如，两个彼此相接触的元件之间的过渡可以不包括其他中间元件等。
本说明书中所描述的具体实施例涉及而不限于：功率半导体器件，其可以用于功率转换器或电源内。例如，功率半导体器件可以包括一个或多个功率半导体单元(如单片集成二极管单元、和/或单片集成晶体管单元、和/或单片集成IGBT单元、和/或单片集成MOS栅控二极管(MGD)单元、和/或单片集成MOSFET单元和/或其衍生物)。可以将这样的二极管单元和这样的晶体管单元集成在功率半导体模块中。
本说明书中所使用的术语“功率半导体器件”旨在描述具有高电压阻断能力和/或高电流承载能力的单芯片的半导体器件。换言之，这样的功率半导体器件旨在用于高电流(典型地在安培范围中，如高达几十安培或上百安培)和/或高电压(典型地在5V以上，更典型地15V及以上)。
图1示意性地图示了根据一个或多个实施例的半导体器件1的垂直截面的一部分。半导体器件1包括第一负载端子11和第二负载端子12。半导体本体10被配置成传导第一负载端子11与第二负载端子12之间的负载电流。例如，可以将半导体本体10电耦接到第一负载端子11和第二负载端子12两者。在实施例中，将第一负载端子11布置在半导体本体10的正面上，并且可以将第二负载端子12布置在半导体本体10的背面上。替代地，可以将第一负载端子11和第二负载端子12两者都布置在半导体本体10的正面或背面上。
例如，半导体本体10由具有比硅的带隙更大的带隙的半导体材料形成。举几个例子，所述材料可以是宽带隙半导体材料(如碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)、氮化硼(BN)等)。在实施例中，材料具有显著大于1电子伏特(eV)的带隙。例如，在给定的温度(如302开)处，该带隙比硅的带隙大至少1.0eV。硅的带隙可以达到1.11eV。应该理解的是，也可以通过所述半导体材料(其表现出带隙大于硅的相应的带隙)来形成半导体本体10的某些区(如以下所述的区101、101-1、102、103、103-1和103-2)以及其它区或层。
半导体器件1具有：源极区102，其被布置在半导体本体10中并且被电连接到第一负载端子11。为此，可以设置第一金属化部111，其可以被设置在半导体本体10的表面上，并且可以与源极区102和第一负载端子11中的每一个相接触。例如，源极区102是半导体源极区，并且具有相对较高的掺杂浓度的第一导电型的掺杂物。例如，源极区102是n+区。
半导体器件1进一步包括：本体区103-1和屏蔽区103-2，两者均可以被布置在半导体本体10中，并且其可以形成毗邻区103。例如，本体区103-1和屏蔽区103-2相互接触。由所述区103-1和区103-2所形成的毗邻区103可以将源极区102与半导体本体10的漂移区101隔离。进一步，例如，还可以借助于第一金属化部111(其可以与屏蔽区103-2相接触)来将屏蔽区103-2电连接到第一负载端子11。在实施例中，本体区103-1和屏蔽区103-2两者均包括与第一导电型互补的第二导电型的掺杂物，其中，本体区103-1的掺杂浓度可以低于屏蔽区103-2的掺杂浓度。例如，屏蔽区103-2是p+区，而本体区103-1是p区。
根据实施例，屏蔽区103-2的上部分将本体区103-1耦接到第一金属化部111。与屏蔽区103-2的下部分(其可以沿垂直方向Z延伸得比本体区103-1更深)相比，所述上部分可以具有不同的最大掺杂浓度。例如，与屏蔽区103-2的下部分相比，屏蔽区103-2的上部分可以具有更高的掺杂浓度。屏蔽区103-2的下部分的所述掺杂浓度甚至可以低于本体区103-1的掺杂浓度。进一步，屏蔽区103-2的上部分可以形成抗闭锁区。因此，根据实施例，在屏蔽区103-2与金属化部111相接触的部分处，可以存在非常高的p+浓度。这可以允许良好的欧姆接触，例如还允许在本体区103-1与金属化部111(其如以下将说明的那样可以是半导体器件1的源极端子的一部分)之间的低的欧姆接触。例如，由于屏蔽区103-2的下部分的主要功能可以在某种程度上是静电功能，所以屏蔽区103-2的下部分可以表现出低掺杂浓度。
半导体本体10的漂移区101可以包括较低掺杂浓度的第一导电型的掺杂物。例如，漂移区101是n-区。因此，毗邻区103与漂移区101之间的过渡可以构成pn结，其可以形成耗尽区，该耗尽区可以被配置成在半导体器件1处于阻断状态时阻断第一负载端子11和第二负载端子12之间所施加的电压。当处于导通状态时，半导体器件1可以被配置成至少借助于漂移区101来对第一负载端子11与第二负载端子12之间的所述负载电流进行传送。
半导体器件1进一步包括：沟道14，其沿垂直方向Z延伸到半导体本体10中，并且包括绝缘体141。
绝缘体141可以与毗邻区103相接触。例如，沟道14的绝缘体141可以与漂移区101、源极区102和毗邻区103(如与本体区103-1)中的每一个相接触。绝缘体141可以包括二氧化硅、氮化硅和低k值电介质中的至少一种。例如，将低k值电介质布置在沟道14的底部区14-1处。低k值电介质可以具有比二氧化硅的相对介电常数更低的相对介电常数。低k值电介质可以具有在1和3.9之间的相对介电常数。
可以通过绝缘体141来将在沟道14之内布置的第一电极131与半导体本体10隔离。可以将第一电极131电连接到半导体器件1的控制端子13。例如，可以借助于控制端子13来将控制信号提供到第一电极131，以便将半导体器件1设定为阻断状态或导通状态之一。
如图1A所示，漂移区101可以包括：台面部分101-1，其被布置在本体区103-1的下面，并且将屏蔽区103-2与沟道14沿第一横向方向X分隔开。作为漂移区101的一部分，台面部分101-1也可以包括较低掺杂浓度的第一导电型的掺杂物。因此，台面部分101-1也可以是n–区。换言之，台面部分101-1可以是漂移区101的一侧由屏蔽区103-2横向限制而另一侧由沟道14来横向限制的部分。例如，沟道14的横向限制台面部分101-1的侧壁也是与本体区103-1相接触的同一侧壁。
在实施例中，与本体区103-1相比，屏蔽区103-2沿垂直方向Z延伸更远。因此，如上所述，所述台面部分101-1可以是漂移区101的以下部分：该部分由屏蔽区103-2和沟道14沿第一横向方向X来横向限制，并且由本体区103-1沿垂直方向Z来垂直限制。例如，屏蔽区103-2可以沿垂直方向Z延伸与沟道14一样远，或者甚至比沟道14更远。例如，屏蔽区103-2沿竖直方向Z延伸至少1μm。
半导体器件1的配置(如图1A所示，或者相应地如在以下描述的图2和图3A-图3C之一中所示)可以用于形成功率半导体器件(如MOSFET(例如SiC-MOSFET或SiC-IGBT))或者另一功率半导体器件(如另一种单极宽带隙半导体器件或双极宽带隙半导体器件)。相应地，第一负载端子11可以是源极端子，第二负载端子12可以是漏极端子，而控制端子13可以是栅极端子。这样的半导体器件可以包括多个晶体管单元，其中，每个晶体管单元可以包括：MOS控制头，其由至少一个相应的漂移区101、源极区102、毗连区103以及相应的沟道14所形成。应该理解的是，半导体本体10可以包括另一半导体层(未图示)(如每个所述晶体管单元所使用的半导体接触层和/或高掺杂的基片层)。进一步，应该理解的是，可以借助于第二金属化部121(其可以例如是半导体器件1的背面金属化部)来将半导体本体10电连接到第二负载端子12。
以下，将相对于图1A至图3C中的每一个来描述半导体器件1的一些实施例。应该理解的是，可以将具体关于涉及以下部分的图1A的以上已经描述的部分同样地应用到图2至图3C所示的每一个实施例：半导体本体10；端子11、12和13；以及可以包括在半导体本体10中的区和层(如区101、101-1、102、103、103-1和103-2)。反之亦然，如果没有另外声明，则也可以在根据图1A的实施例中实现关于图2至图3C中的一个或多个所描述的附加特征。
现在，关于图1A和图1B，根据实施例，例如，如果半导体器件处于阻断状态，则第一电容每单位面积C1/A(由包括在台面部分101-1中的区域和由包括在屏蔽区103-2中的区域所形成)大于第二电容每单位面积C2/A(由包括在台面部分101-1中的区域和包括在第一电极131中的区域所形成)。例如，包括在台面部分101-1中的区域是由屏蔽区103-2和漂移区101所形成的所述耗尽区的第一边界区域的至少一部分。包括在屏蔽区103-2中的区域可以是耗尽区的第二边界区域的至少一部分。进一步，包括在第一电极131中的区域可以是与绝缘体141相接触的电极表面的至少一部分。每一个所述区域可以表现出相同的尺寸，并且还沿第二横向方向Y延伸。
由图1B来示意性地图示后者方面，图1B描述了等效电容电路的一部分。相应地，可以将屏蔽区103-2电连接到第一负载端子11，并且因此表现出与第一负载端子11基本相同的电位。所述包括在屏蔽区103-2中的区域可以形成第一虚拟电容器的第一电容器板。在另一侧上，可以将第一电极131电连接到控制端子13，并且因此表现出与控制端子13基本相同的电位。相应地，如图1B所示，包括在第一电极131中的区域可以形成第二虚拟电容器的第一电容器板。例如，由于存在于台面部分101-1的所述区域之内的固定电荷，包括在台面部分101-1中的区域可以表现出另一电位。因此，台面部分101-1的此区域可以形成第一虚拟电容器C1和第二虚拟电容器C2两者的第二电容器板。
在台面部分101-1之内的参考点101-10被定位成至少与沟道14的底部142一样深，并且位于屏蔽区103-2与沟道14之间沿第一横向方向X的距离的中心处。进一步，可以具有在参考点101-10与屏蔽区103-2之内的第一点103-20之间的第一距离，以及具有在参考点101-10与第一电极131之内的第二点131-10之间的第二距离。例如，将第一点103-20和第二点131-10均布置在相同的深度程度处，即在沿垂直方向Z相同的位置处(例如位于与第一电极131的下端的深度程度基本相等的深度程度处)。例如，将第二点131-10布置在第一电极的面对台面部分101-1的下部角部处，并且第一点103-20可以是耗尽区的所述第二边界区域的一部分。第一距离和第二距离可以各自等于相同的值。
在实施例中，在垂直截面的给定部分处，第一介电常数与第一距离的比率大于第二介电常数与第二距离的比率，其中，第一介电常数沿第一距离(即参考点101-10与第一点103-20之间的距离)是有效的，而第二介电常数沿第二距离(即参考点101-10与第二点131-10之间的距离)是有效的。例如，因此，以下公式(1)可以应用，根据该公式，第一对距离(x)的积分大于第二对距离(x)的积分：
其中，ε1(x)/d1是沿第一距离有效的第一介电常数，而ε2(x)/d2是沿第二距离有效的第二介电常数。
例如，第一电容每单位面积C1/A可以比第二电容每单位面积C2/A大至少1.5倍、2倍、5倍或者甚至大于或等于10倍。相应地，所述第一介电常数与第一距离的比率可以比所述第二介电常数与第二距离的比率大至少1.5倍、2倍、5倍或者甚至大于或等于10倍。
在实施例中，如果将负电压施加在控制端子13与第一负载端子11之间，例如如果第一控制电极131的电位低于第一负载端子11处所存在的电位，则可以存在以下的上述关系：第一电容每单位面积C1/A与第二电容每单位面积C2/A之间的关系和/或相应地第一介电常数与第一距离的比率和第二介电常数与第二距离的比率之间的关系。半导体器件1的这样的配置可以允许在第一电极131与台面部分101-1之间有效的绝缘体141之内实现相对较低的电场。
根据实施例，当在第一负载端子11与第二负载端子12之间施加阻断电压时，至少在漂移区101的与毗邻区103相邻的部分(例如台面部分101-1)中，漂移区101将被耗尽移动电荷载流子，从而在耗尽区中留下电离的掺杂原子的所述固定电荷。例如，在电离的供体(如一个正的基本电荷)的情况下，每个电离的掺杂原子可以携带一个量化的基本电荷。因此，耗尽区中的固定电荷被耗尽区中的掺杂原子的数目限制。在所述参考点101-10处的电离掺杂原子可以找到其相反符号的镜像电荷。每对电荷和镜像电荷可以表示电场矢量，而电场可以是遍布假设区域或单位面积的电场矢量的数目。当满足公式(1)时，与找到第二点131-10处的镜像电荷相比，找到第一点103-20处的镜像电荷对于所述参考点101-10处的电离掺杂原子而言更加有吸引力，亦即由于参考点101-10处的电荷总量被限制，所以与在第二点131-10处相比，在第一点103-20处将会找到更多镜像电荷。因此，参考点101-10与第二点131-10之间的电场(其是绝缘体141中的电场)的电场矢量的数目比参考点101-10与第一点103-20之间的电场的电场矢量的数目更低。
如以上说明的那样，图2中示意性地图示的半导体1的实施例的总体配置可以对应于图1A中图示的半导体1的实施例的配置。在图2中，示意性地图示了两个所述MOS控制头的截面。对应地，可以将第二晶体管单元布置在与沟道14相邻的右侧，其中可以布置有属于与沟道14相邻的晶体管单元的单独沟道(未图示)。
根据实施例，在沟道14的底部区域14-1处，绝缘体141表现出沿垂直方向Z的第一厚度t1，并且在沟道14的顶部区域14-2处，绝缘体141表现出沿第一横向方向X的第二厚度t2。例如，第一厚度t1比第二厚度t2大至少1.5倍、2倍、3倍、5倍或者甚至大于或等于10倍。例如，第二厚度t2等于至少30nm、至少50nm、至少75nm、至少0.1μm、至少0.5μm、1.0μm或者甚至大于1.0μm。例如，也可以通过调整一定的第一厚度t1来调整存在于底部区域14-1中的绝缘体141中的电场。
例如，沿沟道底部区域14-1的在第一横向方向X上的全部延伸，绝缘体141在底部区域14-1处的厚度等于至少t1。换言之，在实施例中，在沟道底部区域14-1处沿垂直方向Z的厚度不小于t1。进一步，在实施例中，至少在本体区103-1和第一电极131沿垂直方向Z表现出重叠的部分中，沟道顶部区域14-2中绝缘体141沿第一横向方向X的厚度不大于t2。
在实施例中，由于沟道14中的相对较厚的底部绝缘体，可以实现如以上说明的那样的以下关系：第一电容每单位面积和第二电容每单位面积之间的关系，或者相应地第一介电常数与第一距离的比率和第二介电常数与第二距离的比率之间的关系。这可以允许在沟道14的绝缘体141之内实现相对较低的电场。
毗邻区103可以被布置成与绝缘体141相接触，并且与沟道14相比，可以沿垂直方向Z延伸更远。另外，沟道底部区域14-1和毗邻区103-2可以沿第一横向方向X表现出重叠。可以通过所述本体区103-1和所述屏蔽区103-2来形成毗邻区103。进一步，可以将屏蔽区103-2电连接到第一负载端子11。与本体区103-1的掺杂浓度相比，屏蔽区103-2的掺杂浓度可以更大。沟道底部区域14-1和屏蔽区103-2可以表现出所述重叠。
如图2所示，在沟道14的右侧的晶体管单元的屏蔽区103-2可以与绝缘体141相接触，并且与沟道14相比，沿垂直方向Z延伸更远。进一步，沟道底部区域14-1和所述邻近的屏蔽区103-2可以沿第一横向方向X表现出重叠。例如，此重叠等于沟道底部区域14-1沿第一横向方向X的总延伸的至少30％且不大于65％或不大于95％或不大于115％。例如，由于此邻近的屏蔽区103-2并未完全将沟道14与漂移区101隔离，所以甚至当屏蔽区103-2覆盖整个底部区域14-1时，沟道14的沟道角部区域14-3也可以被暴露，以与漂移区101相接触。在某种意义上，因此，这个沟道角部区域14-3可以不受邻近的屏蔽区103-2“保护”。应该理解的是，即使在图1A中未图示，这样的邻近的屏蔽区103-2也可以是根据图1A的实施例的部分。根据一个或多个实施例，在绝缘体141的部分(沟道角部区域14-3的部分)之内实现了所述相对较低的电场。
图3A-图3C中的每一个示意性地图示了半导体器件1的进一步的实施例的垂直截面的相应部分。根据这些实施例，设置第二电极132，其可以被包括在沟道14中，沟道14还包括第一电极131。可以将已经陈述的关于半导体器件1的以下其余部分同样地应用到图3A-图3C中所图示的实施例：例如关于根据图1A至图2的实施例的端子11、12和13、半导体本体10、半导体区101、102和103。例如，毗邻区103可以沿垂直方向Z至少延伸与沟道14一样远。可以将毗邻区103布置成与绝缘体141相接触，并且与沟道14相比，可以沿垂直方向Z延伸更远。另外，沟道底部区域14-1和毗邻区103-2可以沿第一横向方向X表现出重叠。可以通过所述本体区103-1和所述屏蔽区103-2来形成毗邻区103。进一步，可以将屏蔽区103-2电连接到第一负载端子11。与本体区103-1的掺杂浓度相比，屏蔽区103-2的掺杂浓度可以更大。沟道底部区域14-1和屏蔽区103-2可以在第一横向方向X上表现出所述重叠。
根据由图3A至3C中的每一个所图示的这些变体，与第一电极131的下端131-1相比，第二电极132的下端132-1可以沿垂直方向Z延伸更远。例如，第一电极131的下端131-1和第二电极132的下端132-1之间沿垂直方向Z的距离等于至少1μm。
例如，第二电极132实现为场板。
可以由不同的材料来形成第一电极131和第二电极132。例如，第二电极132的导电率比第一电极131的导电率低例如至少1.5倍。在另一实施例中，第一电极131和第二电极132的材料可以是彼此相同的。
可以将第二电极132布置在沟道14之内，并且可以由绝缘体141来将第二电极132与半导体本体10进行隔离。绝缘体141可以进一步地将第一电极131与第二电极132隔离。因此，第一电极131和第二电极132可以彼此分离地被布置，并且可以彼此电绝缘。
即使可以彼此分离地布置两个电极131和132，也可以将两个电极131彼此进行电连接，或者替代地彼此电绝缘。例如，将第二电极电连接到第一负载端子11和第一电极11中的一个。因此，第二电极132的电位可以基本上等于第一电极131的电位或第一负载端子11的电位中的一个。
在实施例中，单独控制第二电极132的电位，例如，独立于对可能被施加到第一电极131的电位的控制。例如，控制第二电极132的电位，使得在绝缘体141之内的电场(例如所述沟道角部区域14-3的绝缘体141部分的一部分中的电场)是相对较低的。在实施例中，由于第二电极132，可以实现如以上说明的那样的以下关系：第一电容每单位面积和第二电容每单位面积之间的关系，或者相应地第一介电常数与第一距离的比率和第二介电常数与第二距离的比率之间的关系。下面更详细地描述这个可选的方面。
进一步，应该理解的是，未必必须将第二电极132和第一电极131布置在共同的沟道之内。例如，可以将第二电极132布置在与包括第一电极131的沟道横向毗邻地布置的单独沟道(未图示)中。
现在，更加详细地考虑图3A，可以将第二电极132完全布置在第一电极131下面。例如，取决于在第一电极131和第二电极132之间可能存在的电压差来确定在第一电极131和第二电极132之间的绝缘体141沿垂直方向Z的厚度t3。厚度t3可以与上述厚度t1一样大，或者甚至比上述厚度t1更大。
根据图3B中示意性地图示的另一实施例，第二电极132可以布置成横向毗邻于第一电极131。然而，沟道14的绝缘体141可以将两个电极131和132彼此隔离。此外，取决于在第一电极131和第二电极132之间可能存在的电压差来确定在第一电极131和第二电极132之间的绝缘体141沿第一横向方向X的厚度t4。厚度t4可以与上述厚度t1一样大，或者甚至比上述厚度t1更大。第一电极131和第二电极132可以沿第一横向方向X和第二横向方向Y表现出基本相同的空间尺寸，其中，第二电极132沿垂直方向Z的总延伸可以比第一电极131沿垂直方向Z的总延伸大至少1.5倍或至少2倍。这与沟道14的顶部区域14-2中的绝缘体141的厚度相比，也可能会导致底部区域14-1中的绝缘体141的厚度增加。对照于图3B的图示，电极131、132与沟道14的侧壁之间的绝缘体141沿第一横向方向的厚度可以基本上彼此相同。
现在，更加详细地考虑图3C中示意性地图示的实施例，半导体本体10可以包括有源区域1-1和围绕有源区域1-1的边缘区域1-2。有源区域1-1和边缘区域1-2可以相互接触。可以将漂移区101、源极区102和毗邻区103均布置在有源区域1-1中。例如，半导体器件1被配置成主要借助于有源区域1-1来传送第一负载端子11和第二负载端子12之间的负载电流。进一步，在实施例中，边缘区域1-2没有被配置成传送负载电流。
边缘区域1-2可以包括：保护区16，其可以被配置成延伸漂移区101与毗邻区103之间的过渡所形成的所述耗尽区。进一步，如图3C所示，漂移区101可以延伸至边缘区域1-2中，并且可以与保护区16相接触。
例如，保护区16包括：一个或多个保护环161和162，其围绕有源区域1-1。对于本领域的技术人员而言，以下是已知的，并且将不对此进行更加详细地说明：在半导体器件的边缘区域之内的保护区(如一个或多个保护环)的使用以及这样的保护环16的可能布置和配置。例如，可以在半导体本体10之内布置源极102、屏蔽区103-2、本体区103-1、保护环161、162中的每一个，使得它们沿垂直方向Z表现出至少0.5μm的重叠。保护环161和162中的每一个可以包括与漂移区101的掺杂物互补的掺杂物。根据实施例，保护环161和162中的每一个可以具有第二导电型的掺杂物。例如，保护环161和162中的每一个都是p型掺杂的。
半导体器件1可以进一步包括：导电路径15，其被耦接到第二电极132，并且可以被配置成将信号提供到第二电极132。此信号可以不同于借助于控制端子13而被提供到第一电极131的控制信号。此信号可以由外部源如栅极驱动器(未示出)来提供。
例如，导电路径15将保护区16连接到第二电极132。因此，第二电极的电位可以取决于保护区16的电位。在另一实施例中，导电路径15将第二电极132连接到半导体本体10的另一部分，所述部分属于有源区域1-1或边缘区域1-2。
例如，如以上说明的那样，保护区16可以被掺杂，并且导电路径15可以包括互补于保护区16而进行掺杂的半导体区域151。例如，所述半导体区域151可以被包括在一个或更多个保护环161和162，并且可以是n型掺杂的。在实施例中，导电路径15将半导体区域151电连接到第二电极132，并且半导体区域151可以被包括在第一保护环161中。
例如，如果在第一负载端子11与第二负载端子12之间施加阻断电压，则第二电极132的电位基本上等于第一保护环161的电位如第一保护环161的低电压点。例如，在从半导体器件1的阻断状态到导通状态的每次变化期间，第二电极132被放电直至与由第一保护环161和漂移区101所形成的pn结的正向电压相对应的电压。根据实施例，如果不发生这样的放电，则可以设置所述半导体区域151。根据实施例，由于连接到半导体本体(如保护区16)的导电路径15，第二电极132的电位可以跟随(例如基本等于)漂移区101的电位；因此，绝缘体141未暴露于高电压，并且可以避免绝缘体141之内的高电场。然而，正如以上说明的那样，必须当心，在这种情况下，第一电极131和第二电极132之间的绝缘体141可以承受第一电极131和第二电极132两者的电压差。必须相应地选择第一电极131和第二电极132之间的绝缘体的厚度(参见图3A-图3C中的厚度t3或t4)。
根据实施例，提供操作半导体器件(例如图3A-图3C之一所示意性图示的半导体器件1)的方法。方法包括：控制第一电极131和第一负载端子11之间的电压，以便将半导体器件1设定为导通状态和阻断状态中的一个。例如，为了将半导体器件1设定在阻断状态，在第一电极131和第一负载端子11之间施加负电压或0V。例如，然后，通过漂移区101和毗邻区103来形成耗尽区，更加具体地，通过由毗邻区103和漂移区101之间的过渡形成的pn结来形成耗尽区。此耗尽区可以被配置成用于阻断施加在第一负载端子11与第二负载端子12之间的电压。为了将半导体器件设定在导通状态(其中可以在第一负载端子11和第二负载端子12之间传导负载电流)，可以在第一电极131和第一负载端子11之间施加正电压。
方法可以进一步包括将电位施加到第二电极132的步骤。在实施例中，被施加到第二电极132的电位是确定的电位(如第一负载端子11和第一电极131的电位之一)。例如，当半导体1是阻断状态时，将电位施加到第二电极132，使得第二电极132与第一负载端子11之间的电压大于第一电极131与第一负载端子11之间的电压。例如，这可以允许减小在沟道14的绝缘体141之内的电场。例如，关于根据图3C的半导体1的实施例，在阻断状态中，可以借助于由第一负载端子11和保护环161之间的电压所限定的电压来控制被施加到第二电极132的电位。例如，考虑根据图3C的半导体1的实施例，可以借助于由半导体区域151和保护环161之间的过渡形成的pn结所限定的击穿电压来控制被施加到第二电极132的电位。
如果半导体器件1处于导通状态下，则被施加到第二电极132的电位可以等于被施加到第一电极131的电位。因此，在导通状态期间，第一电极和第一负载端子11之间的电压可以等于第二电极132与第一负载端子11之间的电压。如以上说明的那样，如果半导体器件1处于阻断状态，则被施加到第二电极132的电位可以不同于被施加到第一电极131的电位。例如，在阻断状态期间，第一电极131与第一负载端子11之间的电压以及第二电极132与第一负载端子之间的电压可以表现出不同的符号，例如，第一电极131与第一负载端子11之间的电压为负，而第二电极132与第一负载端子之间的电压为正，或者相应地基本为零。例如，在导通状态下，对第二电极的电位的这样的控制可以允许减小存在于绝缘体141之内的电场，以及/或者允许在台面部分101-1之内对负载电流进行传播，以及/或者允许沿第二电极132对累积通道进行感应。
例如，为了控制第二电极132的电位，使用可以被提供到第一电极131的信号。例如，如本领域的技术人员所知道的那样，使用栅极驱动器(未图示)以用于生成要被提供到第一电极131的信号。根据实施例，使用电路布置(如包括一个或多个二极管的二极管网络)，其接收由栅极驱动器所提供的所述信号，并将该信号转换成可以被提供到第二电极132的第二信号。在另一实施例中，为了控制第二电极132的电位，可以使用可以经由导电连接而被提供到第二电极132的电压，其中，导电连接可以包括如单独的焊盘(未图示)。因此，可以将所述焊盘(其可以被布置在半导体本体10的外部)电连接到第二电极132，并且可以将所述电压提供到第二电极132。所述电压可以是固定电压如大小基本恒定的电压。
如上所述的在图1A至图3C中所示意性图示的实施例包括识别：对于硅基半导体器件，击穿的位置可以通过存在于体硅中的临界电场来限定，这是由于此临界电场可以显著地低于二氧化硅的临界电场。然而，关于宽带隙半导体器件如碳化硅(SiC)基半导体器件，击穿的位置可能位于氧化物(如被包括在沟道中的绝缘体)附近。由于宽带隙半导体器件的临界场的增加，可取的是，氧化物(如沟道的绝缘体)之内的电场的最大值低于一定的阈值(如3MV/cm或2MV/cm)。例如，关于宽带隙沟道MOSFET，在阻断状态期间(如当将负电压施加到栅极电极(其可以被包括在沟道中)时)，可以在沟道的绝缘体之内发生高电场。例如，沟道的未借助于屏蔽区与漂移区被隔离的沟道角部区域可以包括产生最高电场的点。根据上述一个或多个实施例，通过在沟道的底部区域中提供较厚的绝缘体(参见根据图2的实施例)以及/或者通过提供第二电极(参见根据图3A-图3C的实施例)，可以实现电场(存在于沟道的所述区域之内的电场)的减小。
在从属独立权利要求中限定了进一步的实施例的特征。只要没有将特征明确地描述为是彼此可替代的，就可以将上述的进一步的实施例的特征以及实施例的特征彼此进行组合，以用于形成另外的实施例。
在上文中，说明了关于半导体器件的实施例和关于操作半导体器件的方法的实施例。例如，这些半导体器件是基于宽带隙半导体材料(如碳化硅(SiC)、氮化铝(AlN)、氮化镓(GaN)或氮化硼(BN)等)。相应地，半导体区域或层(如上述示例性实施例的半导体区101、101-1、102、103、103-1、103-2)可以是掺杂的SiC区域或SiC层。
然而，应该理解的是，上述示例性实施例的半导体区101、101-1、102、103、103-1、103-2可以由适于生产半导体器件的任何宽带隙半导体材料制成。
空间上相对的术语(例如“下面”、“下方”、“下”、“上方”、“上”、“右”、“左”等)用于方便描述，以说明一个元素相对于其他元素的定位。除了附图中所描述的取向不同的取向以外，这些术语旨在包括相应装置的不同方向。此外，术语如“第一”、“第二”等也用来描述各个元素、区域、部分等，并且目的不是进行限制。贯穿说明书，相同的附图标记表示相同的元素。
如本文中所使用的那样，术语“具有”、“包含”、“包括”、“组成”、“表现出”等是开放式的术语，其表示所陈述的元素或特征的存在，但是不排除另外的元素或特征。除非上下文另有清楚地表示，否则冠词“一”和“该”旨在包括复数和单数。
考虑到变化和应用的上述范围，应该理解的是，本发明不受在先的描述限制，也不受附图限制。而是，本发明仅受以上权利要求及其法律上的等同物限制。

Claims (24)

1.一种半导体器件(1)，包括第一负载端子(11)、第二负载端子(12)、控制端子(13)以及具有漂移区(101)的半导体本体(10)，其中，所述半导体本体(10)由具有比硅的带隙更大的带隙的半导体材料形成，并且被配置成在所述第一负载端子(11)与所述第二负载端子(12)之间传导负载电流，并且其中，所述半导体器件(1)包括：
源极区(102)，其被布置在所述半导体本体(10)中，并且被电连接到所述第一负载端子(11)；
毗邻区(103)，其被布置在所述半导体本体(10)中，并且将所述源极区(102)与所述漂移区(101)隔离；以及
沟道(14)，其沿垂直方向(Z)延伸到所述半导体本体(10)中，并且包括：第一电极(131)，其被电连接到所述控制端子(13)；以及绝缘体(141)，其与所述毗邻区(103)相接触，所述绝缘体(141)将所述第一电极(131)与所述半导体本体(10)隔离，
其中：
所述绝缘体(141)在所述沟道(14)的底部区域(14-1)处沿所述垂直方向(Z)表现出第一厚度(t1)，并且在所述沟道(14)的顶部区域(14-2)处沿第一横向方向(X)表现出第二厚度(t2)，所述第一厚度(t1)比所述第二厚度(t2)大至少1.5倍；以及
所述毗邻区(103)被布置成与所述绝缘体(141)相接触，并且与所述沟道(14)相比，沿所述垂直方向(Z)延伸更远，其中，所述沟道底部区域(14-1)和所述毗邻区(103)沿所述第一横向方向(X)表现出重叠。
2.根据权利要求1所述的半导体器件(1)，其中，所述第二厚度(t2)等于至少30nm。
3.根据权利要求1或2所述的半导体器件(1)，其中，所述毗邻区(103)由本体区(103-1)和屏蔽区(103-2)形成，并且其中，所述屏蔽区(103-2)被电连接到所述第一负载端子(11)。
4.根据权利要求3所述的半导体器件(1)，其中，所述屏蔽区(103-2)的掺杂浓度比所述本体区(103-1)的掺杂浓度更大。
5.根据权利要求3或4所述的半导体器件(1)，其中，所述沟道底部区域(14-1)和所述屏蔽区(103-2)表现出所述重叠。
6.一种半导体器件(1)，包括第一负载端子(11)、第二负载端子(12)、控制端子(13)以及具有漂移区(101)的半导体本体(10)，其中，所述半导体本体(10)由具有比硅的带隙更大的带隙的半导体材料形成，并且被配置成在所述第一负载端子(11)与所述第二负载端子(12)之间传导负载电流，并且其中，所述半导体器件(1)包括：
源极区(102)，其被布置在所述半导体本体(10)中，并且被电连接到所述第一负载端子(11)；
毗邻区(103)，其被布置在所述半导体本体(10)中，并且将所述源极区(102)与所述漂移区(101)隔离；
沟道(14)，其沿垂直方向(Z)延伸到所述半导体本体(10)中，并且包括与所述毗邻区(103)相接触的绝缘体(141)；
第一电极(131)，其被布置在所述沟道(14)之内，并且通过所述绝缘体(141)与所述半导体本体(10)隔离，其中，所述第一电极(131)被电连接到所述控制端子(13)；以及
第二电极(132)，其被布置在所述沟道(14)之内，并且通过所述绝缘体(141)与所述半导体本体(10)隔离，其中，所述绝缘体(141)将所述第二电极(132)与所述第一电极(131)隔离；
其中：
所述毗邻区(103)沿所述垂直方向(Z)延伸至少与所述沟道(14)一样远。
7.根据权利要求6所述的半导体器件(1)，其中，相比于所述第一电极(131)的下端(131-1)，所述第二电极(132)的下端(132-1)沿所述垂直方向(Z)延伸更远。
8.根据权利要求6或7所述的半导体器件(1)，其中，所述第二电极(132)的导电率低于所述第一电极(131)的导电率。
9.根据权利要求6至8中任一项所述的半导体器件(1)，其中，所述第二电极(132)与所述第一电极(131)电绝缘。
10.根据权利要求6至9中任一项所述的半导体器件(1)，其中，所述第二电极(132)被电连接到所述半导体本体(10)的半导体区域(151)、所述第一电极(131)以及所述第一负载端子(11)中的一个。
11.根据权利要求6至10中任一项所述的半导体器件(1)，进一步包括：导电路径(15)，其被耦接到所述第二电极(132)，并且被配置成将信号提供到所述第二电极(132)。
12.根据权利要求11所述的半导体器件(1)，其中，
所述半导体本体(10)包括有源区域(1-1)和围绕所述有源区域(1-1)的边缘区域(1-2)；
所述漂移区(101)、所述源极区(102)和所述毗邻区(103)被布置在所述有源区域(1-1)中；
所述边缘区域(1-2)包括：保护区(16)，所述保护区(16)被配置成延伸所述漂移区(101)和所述毗邻区(103)形成的耗尽区；以及
所述导电路径(15)将所述保护区(16)连接到所述第二电极(132)。
13.根据权利要求12所述的半导体器件(1)，其中，所述保护区(16)被掺杂，并且其中，所述导电路径(15)包括互补于所述保护区(16)而进行掺杂的半导体区域(151)。
14.根据权利要求12或13所述的半导体器件(1)，其中，所述保护区(16)和所述毗邻区(103)被掺杂有相同导电类型的掺杂物。
15.根据权利要求6至14中任一项所述的半导体器件(1)，其中，所述沟道底部区域(14-1)和所述毗邻区(103)沿所述第一横向方向(X)表现出重叠。
16.根据权利要求6至15中任一项所述的半导体器件(1)，其中，所述毗邻区(103)由本体区(103-1)和屏蔽区(103-2)形成，并且其中，所述屏蔽区(103-2)被电连接到所述第一负载端子(11)。
17.根据权利要求15和16所述的半导体器件(1)，其中，所述屏蔽区(103-2)的掺杂浓度大于所述本体区(103-1)的掺杂浓度，并且其中，所述沟道底部区域(14-1)和所述屏蔽区(103-2)沿所述第一横向方向(X)表现出所述重叠。
18.根据前述权利要求中任一项所述的半导体器件(1)，其中，所述漂移区(101)和所述源极区(102)均包括第一导电类型的掺杂物，并且其中，所述毗邻区(103)包括与所述第一导电类型互补的第二导电类型的掺杂物。
19.根据前述权利要求中任一项所述的半导体器件(1)，其中，所述第一电极(131)被配置成接收来自所述控制端子(13)的控制信号，并且其中，所述半导体器件(1)被配置成取决于所述控制信号而被设定为导通状态和阻断状态之一，其中，在所述阻断状态下，由所述毗邻区(103)和所述漂移区(101)形成的耗尽区被配置成阻断所述第一负载端子(11)与所述第二负载端子(12)之间的电压。
20.根据前述权利要求中任一项所述的半导体器件(1)，其中，所述沟道(14)的绝缘体(141)与所述漂移区(101)、所述源极区(102)和所述毗邻区(103)中的每一个相接触。
21.根据前述权利要求中任一项所述的半导体器件(1)，其中，所述绝缘体(141)包括二氧化硅、氮化硅和低k值电介质中的至少一种。
22.一种操作半导体器件(1)的方法，其中，所述半导体器件(1)包括第一负载端子(11)、第二负载端子(12)、控制端子(13)以及具有漂移区(101)的半导体本体(10)，其中，所述半导体本体(10)由具有比硅的带隙更大的带隙的半导体材料形成，并且被配置成在所述第一负载端子(11)与所述第二负载端子(12)之间传导负载电流，并且其中，所述半导体器件(1)包括：
源极区(102)，其被布置在所述半导体本体(10)中，并且被电连接到所述第一负载端子(11)；
毗邻区(103)，其被布置在所述半导体本体(10)中，并且将所述源极区(102)与所述漂移区(101)隔离；
沟道(14)，其沿垂直方向(Z)延伸到所述半导体本体(10)中，并且包括与所述毗邻区(103)相接触的绝缘体(141)；
第一电极(131)，其被布置在所述沟道(14)之内，并且通过所述绝缘体(141)与所述半导体本体(10)隔离，其中，所述第一电极(131)被电连接到所述控制端子(13)；以及
第二电极(132)，其被布置在所述沟道(14)之内，并且通过所述绝缘体(141)与所述半导体本体(10)隔离，其中，所述绝缘体(141)将所述第二电极(132)与所述第一电极(131)隔离，其中，所述毗邻区(103)沿所述垂直方向(Z)延伸至少与沟道(14)一样远，并且其中，
所述方法包括：
控制所述第一电极(131)与所述第一负载端子(11)之间的电压，以便将所述半导体器件(1)设定在导通状态和阻断状态之一；以及
将电位施加到所述第二电极(132)。
23.根据权利要求22所述的方法，其中，被施加到所述第二电极(132)的电位是所述半导体本体(10)的半导体区域(151)的电位、所述第一电极(131)的电位以及所述第一负载端子(11)的电位之一。
24.根据权利要求22或23所述的方法，其中，将所述电位施加到所述第二电极(132)，使得当所述半导体器件(1)处于阻断状态时，所述第二电极(132)与所述第一负载端子(11)之间的电压大于所述第一电极(131)与所述第一负载端子(11)之间的电压。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630665A (zh) * 2017-03-20 2018-10-09 英飞凌科技奥地利有限公司 功率半导体器件
JP2021182639A (ja) * 2017-06-06 2021-11-25 三菱電機株式会社 半導体装置および電力変換装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6763779B2 (ja) 2014-11-18 2020-09-30 ローム株式会社 半導体装置および半導体装置の製造方法
JP6649216B2 (ja) * 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
US9887287B1 (en) * 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods
JP6708269B2 (ja) 2017-02-13 2020-06-10 富士電機株式会社 半導体装置
DE102017108738B4 (de) * 2017-04-24 2022-01-27 Infineon Technologies Ag SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
DE102017110536B4 (de) * 2017-05-15 2022-06-30 Infineon Technologies Ag Halbleitervorrichtung mit breiter Bandlücke, die Gatefinger zwischen Bondpads enthält, und Halbleitermodul
DE102017127089B4 (de) * 2017-11-17 2022-05-25 Infineon Technologies Austria Ag Multi-Die-Gehäuse und Leistungswandler
JP7106476B2 (ja) * 2019-03-19 2022-07-26 株式会社東芝 半導体装置およびその製造方法
CN110504315B (zh) * 2019-08-30 2020-09-15 电子科技大学 一种沟槽型绝缘栅双极晶体管及其制备方法
JP7295047B2 (ja) 2020-01-22 2023-06-20 株式会社東芝 半導体装置
JP7353211B2 (ja) * 2020-02-26 2023-09-29 日産自動車株式会社 半導体装置及びその製造方法
CN111883515A (zh) * 2020-07-16 2020-11-03 上海华虹宏力半导体制造有限公司 沟槽栅器件及其制作方法
US11355630B2 (en) 2020-09-11 2022-06-07 Wolfspeed, Inc. Trench bottom shielding methods and approaches for trenched semiconductor device structures

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204533B1 (en) * 1995-06-02 2001-03-20 Siliconix Incorporated Vertical trench-gated power MOSFET having stripe geometry and high cell density
US20080258213A1 (en) * 2005-06-10 2008-10-23 Hamza Yilmaz Shielded Gate Field Effect Transistor
US20090114969A1 (en) * 2007-11-06 2009-05-07 Denso Corporation Silicon carbide semiconductor device and related manufacturing method
US20120074489A1 (en) * 2009-12-28 2012-03-29 Force Mos Technology Co., Ltd. Super-junction trench mosfet with resurf stepped oxides and trenched contacts
WO2013081089A1 (ja) * 2011-11-30 2013-06-06 ローム株式会社 半導体装置
CN103489913A (zh) * 2012-06-13 2014-01-01 株式会社东芝 半导体装置及其制造方法
CN104103690A (zh) * 2013-04-12 2014-10-15 英飞凌科技奥地利有限公司 半导体器件和用于生产该半导体器件的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237066A (ja) * 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
JP5002148B2 (ja) * 2005-11-24 2012-08-15 株式会社東芝 半導体装置
JP2007300034A (ja) * 2006-05-02 2007-11-15 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8274109B2 (en) * 2007-12-26 2012-09-25 Infineon Technologies Ag Semiconductor device with dynamical avalanche breakdown characteristics and method for manufacturing a semiconductor device
JP4683075B2 (ja) 2008-06-10 2011-05-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
JP2010153622A (ja) * 2008-12-25 2010-07-08 Toshiba Corp 半導体素子
JP5569162B2 (ja) * 2010-06-10 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102010039258B4 (de) * 2010-08-12 2018-03-15 Infineon Technologies Austria Ag Transistorbauelement mit reduziertem Kurzschlussstrom
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
JP5715604B2 (ja) * 2012-09-12 2015-05-07 株式会社東芝 電力用半導体素子
JP2014060362A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
JP2014131008A (ja) * 2012-11-29 2014-07-10 Fuji Electric Co Ltd ワイドバンドギャップ半導体装置
JP2014175470A (ja) 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
KR20150069117A (ko) * 2013-12-13 2015-06-23 삼성전기주식회사 전력 반도체 소자
KR20150076814A (ko) * 2013-12-27 2015-07-07 삼성전기주식회사 전력 반도체 소자
JP2015133380A (ja) * 2014-01-10 2015-07-23 株式会社東芝 半導体装置
JP6563708B2 (ja) 2014-06-30 2019-08-21 日本タングステン株式会社 薄膜磁気ヘッド用基板、磁気ヘッドスライダ、および、ハードディスクドライブ装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204533B1 (en) * 1995-06-02 2001-03-20 Siliconix Incorporated Vertical trench-gated power MOSFET having stripe geometry and high cell density
US20080258213A1 (en) * 2005-06-10 2008-10-23 Hamza Yilmaz Shielded Gate Field Effect Transistor
US20090114969A1 (en) * 2007-11-06 2009-05-07 Denso Corporation Silicon carbide semiconductor device and related manufacturing method
US20120074489A1 (en) * 2009-12-28 2012-03-29 Force Mos Technology Co., Ltd. Super-junction trench mosfet with resurf stepped oxides and trenched contacts
WO2013081089A1 (ja) * 2011-11-30 2013-06-06 ローム株式会社 半導体装置
CN103489913A (zh) * 2012-06-13 2014-01-01 株式会社东芝 半导体装置及其制造方法
CN104103690A (zh) * 2013-04-12 2014-10-15 英飞凌科技奥地利有限公司 半导体器件和用于生产该半导体器件的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630665A (zh) * 2017-03-20 2018-10-09 英飞凌科技奥地利有限公司 功率半导体器件
JP2021182639A (ja) * 2017-06-06 2021-11-25 三菱電機株式会社 半導体装置および電力変換装置
JP7134315B2 (ja) 2017-06-06 2022-09-09 三菱電機株式会社 半導体装置および電力変換装置

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