JP7295047B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
電力制御に用いられる半導体装置には、オン抵抗が小さく、オフ時の耐圧が高いことが求められる。例えば、トレンチゲート構造を有するＭＯＳトランジスタでは、ゲートトレンチの内部にゲート電極とフィールドプレート電極とを配置することにより、低オン抵抗および高耐圧を実現している。例えば、フィールドプレート電極は、ゲート電極とドレイン電極との間に配置される。このため、フィールドプレート電極を半導体層から絶縁するフィールドプレート絶縁膜には、高い絶縁性が求められる。しかしながら、フィールドプレート絶縁膜を厚く形成すると、ゲートトレンチ間の電流経路が狭くなり、オン抵抗の低減を阻害する場合がある。
特開２０１７－９８３８５号公報
実施形態は、オン抵抗を低減できる半導体装置を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、第１制御電極と、第２制御電極と、ダイオード素子と、抵抗素子と、第１配線と、第２配線と、を備える。前記第１制御電極は、前記第２電極と前記半導体部との間において、前記半導体部のトレンチの内部に設けられ、前記トレンチ内の第１絶縁部により前記半導体部から電気的に絶縁され、前記第２電極との間の第２絶縁部により前記第２電極から電気的に絶縁される。前記第２制御電極は、前記トレンチ内において、前記第１制御電極と前記第１電極との間の距離よりも前記第１電極に近い位置に設けられ、前記トレンチ内の第３絶縁部により前記半導体部から電気的に絶縁され、前記第１制御電極との間の第４絶縁部により前記第１制御電極から電気的に絶縁される。前記ダイオード素子は、前記半導体部の前記表面側に設けられ、前記第２電極に電気的に接続される。前記抵抗素子は、前記半導体部の前記表面を覆う絶縁膜上に設けられ、前記ダイオード素子に直列接続される。前記第１配線は、前記ダイオード素子と前記抵抗素子とを電気的に接続し、前記第２制御電極に電気的に接続される。前記第２配線は、前記抵抗素子と前記半導体部とを電気的に接続する。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含む。前記第１半導体層は、前記第１電極と前記第２電極との間、前記第１電極と前記ダイオード素子との間、および、前記第１電極と前記抵抗素子との間に位置し、前記第２配線を介して前記抵抗素子に電気的に接続される。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第１制御電極に向き合う。前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁部に接する位置に配置され、前記第２電極に電気的に接続される。前記ダイオード素子は、前記抵抗素子から前記第２電極に流れる電流の方向に対して逆方向の整流性を有するように配置される。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の配線構造を示す模式断面図である。 実施形態に係る半導体装置を示す回路図である。 実施形態の第１変形例に係る半導体装置を示す模式断面図である。 実施形態の第２変形例に係る半導体装置を示す模式断面図である。 実施形態の第３変形例に係る半導体装置を示す模式断面図である。 実施形態の第４変形例に係る半導体装置を示す模式断面図である。 実施形態の変形例に係る半導体装置のダイオード素子を示すグラフ図である。 実施形態に係る半導体装置のダイオード特性を示すグラフである。 実施形態の変形例に係る半導体装置の抵抗素子を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１～図４は、実施形態に係る半導体装置１を示す模式図である。半導体装置１は、例えば、電力制御用のＭＯＳトランジスタであり、抵抗素子、ダイオード素子、を含む。
図１は、半導体装置１を示す模式断面図である。半導体装置１は、半導体部１０と、第１電極（以下、ドレイン電極２０）と、第２電極（以下、ソース電極３０）と、を含む。ドレイン電極２０は、半導体部１０の裏面側に設けられる。ソース電極３０は、半導体部１０の表面側に設けられる。
半導体部１０は、例えば、シリコンである。ドレイン電極２０は、例えば、アルミニウム、チタニウム等を含む金属層である。ソース電極３０は、例えば、アルミニウム、タングステン等を含む金属層である。
半導体装置１は、例えば、ゲート電極４０およびフィールドプレート電極（以下、ＦＰ電極５０）を含むトレンチゲート構造を有する。ゲート電極４０およびＦＰ電極５０は、例えば、導電性のポリシリコンである。
ゲート電極４０およびＦＰ電極５０は、半導体部１０とソース電極３０との間に設けられる。ゲート電極４０およびＦＰ電極５０は、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。ゲート電極４０は、例えば、ソース電極３０とＦＰ電極５０との間に位置する。ＦＰ電極５０は、ドレイン電極２０とゲート電極４０との間に位置する。
ゲート電極４０は、例えば、第１絶縁部（以下、絶縁膜４３）により半導体部１０から電気的に絶縁される。また、ゲート電極４０は、例えば、第２絶縁部（以下、層間絶縁膜４５）によりソース電極３０から電気的に絶縁される。絶縁膜４３および層間絶縁膜４５は、例えば、シリコン酸化膜である。
ＦＰ電極５０は、第３絶縁部（以下、絶縁膜５３の一部）により半導体部１０から電気的に絶縁される。絶縁膜５３は、ゲートトレンチＧＴの内部に設けられ、第３絶縁部として機能する部分を含む。絶縁膜５３の一部は、ゲートトレンチＧＴの内部において、半導体部１０とＦＰ電極５０との間に位置する。絶縁膜５３は、例えば、シリコン酸化膜である。
ＦＰ電極５０は、ゲート電極４０から離間して設けられ、第４絶縁部（以下、絶縁膜５７）によりゲート電極４０から電気的に絶縁される。絶縁膜５７は、ゲート電極４０とＦＰ電極５０との間に位置する。絶縁膜５７は、例えば、シリコン酸化膜である。
半導体装置１は、例えば、Ｘ－Ｙ平面内において、活性領域ＡＡと終端領域ＴＡとを有する。活性領域ＡＡには、ゲート電極４０およびＦＰ電極５０を含むトレンチゲートが配置される。終端領域ＴＡは、活性領域ＡＡを囲む。活性領域ＡＡと終端領域ＴＡとの境界に位置するゲートトレンチＧＴには、ゲート電極４０は配置されず、ＦＰ電極５０ｐを配置する。
半導体装置１は、抵抗素子６０と、ダイオード素子７０と、をさらに備える。抵抗素子６０およびダイオード素子７０は、終端領域ＴＡに設けられる。抵抗素子６０およびダイオード素子７０は、半導体部１０の表面側に設けられる。
抵抗素子６０は、例えば、終端領域ＴＡにおいて、半導体部１０の表面を覆う絶縁膜５３の別の一部の上に設けられる。抵抗素子６０は、配線３５により、半導体部１０のｎ形領域（例えば、ｎ形コンタクト層３１、ｎ形ドリフト層１１およびｎ形ドレイン層２１）を介してドレイン電極２０に電気的に接続される。抵抗素子６０は、例えば、所定の抵抗率を有するポリシリコン層である。
ダイオード素子７０のカソードは、例えば、半導体部１０の内部に設けられ、配線３３を介して抵抗素子６０に直列接続される。また、ダイオード素子７０のアノードは、ソース電極３０に電気的に接続される。
図１に示すように、半導体部１０は、例えば、第１半導体層（以下、ｎ形ドリフト層１１）と、第２半導体層（以下、ｐ形拡散層１３）と、第３半導体層（以下、ｎ形ソース層１５）と、ｐ形コンタクト層１７と、ｎ形ドレイン層２１と、を含む。
ｎ形ドリフト層１１は、活性領域ＡＡおよび終端領域ＴＡの両方に延在する。ｎ形ドリフト層１１は、ドレイン電極２０とソース電極３０との間、ドレイン電極２０と抵抗素子６０との間、ドレイン電極２０とダイオード素子７０との間に位置する。
ｐ形拡散層１３は、ｎ形ドリフト層１１とソース電極３０との間に設けられる。ｐ形拡散層１３は、活性領域ＡＡに設けられ、絶縁膜４３を介してゲート電極４０に向き合う。
ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｎ形ソース層１５は、絶縁膜４３に接する位置に配置される。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。なお、ｎ形ソース層１５は、活性領域ＡＡと終端領域ＴＡとの境界に位置しＦＰ電極５０ｐを含むゲートトレンチＧＴとそれに最近接したゲートトレンチＧＴとの間には設けられない。
ｐ形コンタクト層１７は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｐ形コンタクト層１７は、ｐ形拡散層１３のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。
ｎ形ソース層１５およびｐ形コンタクト層１７は、ｐ形拡散層１３とソース電極３０との間において、例えば、ソース電極３０に沿って並べて配置される。ソース電極３０は、ｎ形ソース層１５およびｐ形コンタクト層１７に電気的に接続される。また、ソース電極３０は、ｐ形コンタクト層１７を介してｐ形拡散層１３に電気的に接続される。
ｎ形ドレイン層２１は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形ドレイン層２１は、ｎ形ドリフト層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、ｎ形ドレイン層２１に電気的に接続される。ドレイン電極２０は、ｎ形ドレイン層２１を介してｎ形ドリフト層１１に電気的に接続される。
半導体部１０は、ｎ形コンタクト層３１と、ｐ形ウエル７１と、ｎ形カソード層７３と、ｐ形アノード層７５と、ｐ形中間層７７と、をさらに含む。ｎ形コンタクト層３１、ｐ形ウエル７１、ｎ形カソード層７３、ｐ形アノード層７５およびｐ形中間層７７は、終端領域ＴＡに設けられる。
ｎ形コンタクト層３１は、ｎ形ドリフト層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。ｎ形コンタクト層３１は、例えば、ｎ形ソース層１５と同時に形成され、ｎ形ソース層１５のｎ形不純物と同じ濃度のｎ形不純物を含む。抵抗素子６０は、配線３５を介してｎ形コンタクト層３１に電気的に接続される。
ダイオード素子７０は、ｐ形ウエル７１中に設けられ、ｎ形カソード層７３と、ｐ形アノード層７５と、ｐ形中間層７７と、を含む。ｐ形ウエル７１は、例えば、ｐ形拡散層１３のｐ形不純物と略同一の濃度を有するｐ形不純物を含み、半導体部１０の表面からの深さが、ｐ形拡散層１３の表面からの深さよりも深くなるように設けられる。また、ｐ形ウエル７１は、ｐ形拡散層１３のｐ形不純物よりも低濃度のｐ形不純物を含むように設けられても良い。
ｎ形カソード層７３およびｐ形アノード層７５は、ｐ形ウエル７１の表面側に選択的に設けられる。ｎ形カソード層７３は、ｐ形ウエル７１の表面に露出され、配線３３を介して抵抗素子６０に電気的に接続される。ｐ形アノード層７５は、ｐ形ウエル７１の表面に露出され、ソース電極３０に電気的に接続される。
ｐ形中間層７７は、ｐ形ウエル７１とｎ形カソード層７３との間に設けられる。ｐ形中間層７７は、ｐ形ウエル７１のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。ｐ形中間層７７のｐ形不純物濃度は、ダイオード素子７０が所定の降伏電圧ＶＢを有するように設定される。ダイオード素子７０の降伏電圧ＶＢは、ドレイン電極２０とソース電極３０との間に印加されるドレイン電圧ＶＤＤよりも低い。ダイオード素子７０の降伏電圧ＶＢは、例えば、５Ｖに設定される。
図１に示すように、層間絶縁膜４５は、例えば、終端領域ＴＡにも延在し、絶縁膜５３および抵抗素子６０を覆う。ソース電極３０は、例えば、第１層３０ｆ、第２層３０ｇおよび第３層３０ｈを含む積層構造を有する。配線３３は、例えば、第１層３３ｆ、第２層３３ｇおよび第３層３３ｈを含む積層構造を有する。配線３５は、例えば、第１層３５ｆ、第２層３５ｇおよび第３層３５ｈを含む積層構造を有する。
第１層３０ｆ、３３ｆおよび３５ｆは、例えば、チタニウムおよび窒化チタニウムの積層構造（Ｔｉ／ＴｉＮ）を有し、半導体部１０に設けられた各半導体層に対してオーミックコンタクトを形成すると共に、金属原子の半導体部１０への移動を妨げるバリア層として機能する。
第２層３０ｇ、３３ｇおよび３５ｇは、例えば、タングステン（Ｗ）を含み、コンタクトホール（図２参照）を埋め込むように設けられる。第３層３０ｈ、３３ｈおよび３５ｈは、例えば、アルミニウム（Ａｌ）を含む金属層であり、第１層および第２層よりも厚く設けられる。
ソース電極３０は、終端領域ＴＡにおいて、層間絶縁膜４５の上に設けられる。ソース電極３０は、層間絶縁膜４５および絶縁膜５３を貫いて延伸し、ｐ形アノード層７５に電気的に接続される部分を含む。
配線３３は、終端領域ＴＡにおいて、層間絶縁膜４５の上に設けられる。配線３３は、層間絶縁膜４５および絶縁膜５３を貫いて延伸し、ｎ形カソード層７３に電気的に接続される部分と、層間絶縁膜４５を貫いて延伸し、抵抗素子６０に電気的に接続される部分と、を含む。
配線３５は、終端領域ＴＡにおいて、層間絶縁膜４５の上に設けられる。配線３５は、層間絶縁膜４５を貫いて延伸し、抵抗素子６０に電気的に接続される部分と、層間絶縁膜４５および絶縁膜５３を貫いて延伸し、ｎ形コンタクト層３１に電気的に接続される部分を含む。
図２は、半導体装置１を示す模式平面図である。図２は、半導体装置１の表面の一部を示す模式図である。図１は、図２中に示すＡ－Ａ線に沿った断面を示す模式図である。
図２に示すように、配線３３、３５、ゲート配線３７および抵抗素子６０は、終端領域ＴＡに設けられる。配線３３およびゲート配線３７は、ソース電極３０から離間して配置される。また、配線３３は、ゲート配線３７から離間して配置される。
ソース電極３０は、ｐ形拡散層１３（図１参照）およびゲートトレンチＧＴの上方に設けられる。また、ソース電極３０は、例えば、ダイオード素子７０の上方に位置する部分を含み、コンタクトホール３０ｃを介して、ダイオード素子７０のｐ形アノード層７５に電気的に接続される（図１参照）。
ゲートトレンチＧＴは、Ｘ－Ｙ平面内において、例えば、Ｙ方向に延在するように設けられる。ゲート電極４０は、ゲートトレンチＧＴの延在方向（Ｙ方向）に延伸する。また、ゲート電極４０は、ソース電極３０の下方において、ソース電極３０の外縁の位置よりも外側に延出するように設けられる。
ゲート電極４０は、延出された端部において、ゲート配線３７に電気的に接続される。ゲート配線３７は、例えば、層間絶縁膜４５に設けられたコンタクトホール３７ｃを介してゲート電極４０に接続される（図３参照）。
配線３３は、抵抗素子６０に接続される部分、および、ダイオード素子７０の上方に位置する部分を含む。配線３３は、層間絶縁膜４５および絶縁膜５３に設けられたコンタクトホール３３ｃａを介して、ダイオード素子７０のｎ形カソード層７３に電気的に接続される（図１参照）。また、配線３３は、層間絶縁膜４５に設けられたコンタクトホール３３ｃｂを介して、抵抗素子６０に電気的に接続される（図１参照）。
配線３３は、層間絶縁膜４５の上面に沿って延伸した延在部３３ｅｐを含む。ＦＰ電極５０は、ゲート電極４０の端部とゲートトレンチＧＴの端との間に位置する接続部５０ｃを有し、延在部３３ｅｐは、ＦＰ電極５０の接続部５０ｃの上方に延伸する。延在部３３ｅｐは、層間絶縁膜４５に設けられたコンタクトホール３３ｃｐを介して、ＦＰ電極５０の接続部５０ｃに電気的に接続される（図３参照）。
配線３３の延在部３３ｅｐは、層間絶縁膜４５に設けられたコンタクトホール３３ｃｐを介して、ＦＰ電極５０ｐにも電気的に接続される。ＦＰ電極５０ｐは、活性領域ＡＡと終端領域ＴＡとの境界に設けられたゲートトレンチＧＴの内部に配置される。
配線３５は、配線３３から離間して配置され、抵抗素子６０に接続された部分を含む。配線３５は、層間絶縁膜４５に設けられたコンタクトホール３５ｃａを介して、抵抗素子６０に電気的に接続される（図１参照）。また、配線３５は、層間絶縁膜４５および絶縁膜５３に設けられたコンタクトホール３５ｃｂを介して、半導体部１０のｎ形コンタクト層３１に電気的に接続される（図１参照）。
図３は、実施形態に係る半導体装置１の配線構造を示す模式断面図である。図３は、図２中に示すＢ－Ｂ線に沿った断面を示す模式図である。
ゲート電極４０は、層間絶縁膜４５によりソース電極３０から電気的に絶縁される。ゲート電極４０は、層間絶縁膜４５に設けられたコンタクトホール３７ｃを介して、ゲート配線３７に電気的に接続される。ゲート配線３７は、例えば、ソース電極３０、配線３３および配線３５と同じ積層構造を有する。
ＦＰ電極５０は、ゲート電極４０に沿って、例えば、Ｙ方向に延在する。ＦＰ電極５０は、絶縁膜５７によりゲート電極４０から電気的に絶縁される。また、ＦＰ電極５０は、ゲートトレンチＧＴの端とゲート電極４０の端との間に延在する接続部５０ｃを含む。
ＦＰ電極５０の接続部５０ｃは、例えば、Ｚ方向において、ゲート電極４０の上面４０ｆと同じレベルに位置する上面５０ｆを有する。配線３３は、例えば、層間絶縁膜４５および絶縁膜５７に設けられたコンタクトホール３３ｃｐを介して、接続部５０ｃの上面５０ｆに接続される。
図４は、半導体装置１の回路図である。図４に示すように、抵抗素子６０およびダイオード素子７０は、ドレイン電極２０とソース電極３０との間に直列接続される。
ダイオード素子７０は、ドレイン電極２０から抵抗素子６０を介してソース電極３０に流れるリーク電流のＩＬの方向に対し、逆方向の整流性を有するように配置される。ドレイン電極２０とソース電極３０との間の抵抗素子６０を介したリーク電流は、ダイオード素子７０により阻止される。ドレイン電極２０とソース電極３０との間に印加されるドレイン電圧ＶＤＤは、抵抗素子６０とダイオード素子７０により分割され、中間の電圧ＶＦＰが配線３３を介してＦＰ電極５０に供給される。抵抗素子６０は、リーク電流ＩＬを低減するために、高抵抗であることが好ましい。
例えば、ダイオード素子７０の逆方向の降伏電圧ＶＢは、ドレイン電圧ＶＤＤよりも低く設定される。ダイオード素子７０の電圧ＶＤが降伏電圧ＶＢよりも低いと、リーク電流ＩＬは抑制され、抵抗素子６０の電圧降下ＩＬ×Ｒが小さくなる。このため、ダイオード素子７０の電圧ＶＤは上昇し、降伏電圧ＶＢに近づく。例えば、ダイオード素子７０の電圧ＶＤが降伏電圧ＶＢになると、ダイオード素子７０はブレイクダウンし、リーク電流ＩＬが大きくなる。この時、抵抗素子６０における電圧降下が大きくなり、ダイオード素子７０の電圧ＶＤは押し下げられる。結果として、ダイオード素子７０の電圧ＶＤは、降伏電圧ＶＢに近い値で安定する。
半導体装置１のＦＰ電極５０には、ダイオード素子７０の降伏電圧ＶＢに近い電圧ＶＦＰが供給される。例えば、ドレイン電圧ＶＤＤが６０Ｖの場合、ダイオード素子７０の降伏電圧ＶＢは、５Ｖ程度に設定される。
例えば、ソース電極３０とＦＰ電極５０との間に正の電圧を与えると、ゲートトレンチＧＴの底部における電界が低減され、ｎ形ドリフト層１１とｐ形拡散層１３との間のｐｎ接合近傍の電界が高くなる。すなわち、ＦＰ電極５０をソース電極３０とを同電位とした場合に、ｎ形ドリフト層１１とＦＰ電極５０との間の絶縁膜５３を厚くするのと同じ効果が得られる。したがって、ソース電極３０とＦＰ電極５０との間に正の電圧を与えれば、ｎ形ドリフト層１１とＦＰ電極５０との間の絶縁耐圧を維持しながら、絶縁膜５３を薄くすることができる。
例えば、隣り合うＦＰ電極５０間の間隔が一定であるとすれば、絶縁膜５３の膜厚を薄くすることにより、ＦＰ電極５０間の電流経路を広げることが可能となり、オン抵抗を低減することが可能となる。
図５は、実施形態の第１変形例に係る半導体装置２を示す模式断面図である。半導体装置２は、例えば、トレンチゲート構造を有するＭＯＳトランジスタであり、抵抗素子６０とダイオード素子７０とを備える。
半導体装置２では、絶縁膜５３（図１参照）に代えて、絶縁膜４３が終端領域ＴＡに延在し、半導体部１０の表面を覆う。抵抗素子６０は、絶縁膜４３の上に設けられる。層間絶縁膜４５は、終端領域ＴＡにおいて、絶縁膜４３および抵抗素子６０を覆う。
絶縁膜４３は、ｐ形拡散層１３とゲート電極４０との間に位置するゲート絶縁膜として設けられる。このため、絶縁膜４３の膜厚は、絶縁膜５３の膜厚よりも薄い。この例では、ｎ形ドリフト層１１と抵抗素子６０との間の絶縁耐圧を向上させるために、抵抗素子６０の下方にｐ形ウエル７９を設けている。なお、ｐ形ウエル７９は、他の実施例に適用しても良い。
図６は、実施形態の第２変形例に係る半導体装置３を示す模式断面図である。半導体装置３は、例えば、トレンチゲート構造のＭＯＳトランジスタであり、抵抗素子６０とダイオード素子８０とを備える。ダイオード素子８０は、配線３３を介して抵抗素子６０に直列接続される。
図６に示すように、抵抗素子６０およびダイオード素子８０は、終端領域ＴＡにおいて、半導体部１０の表面を覆う絶縁膜５３の上に設けられる。ダイオード素子８０は、ｎ形カソード層８３と、ｐ形アノード層８５と、ｐ形中間層８７と、を含む。層間絶縁膜４５は、抵抗素子６０およびダイオード素子８０を覆う。
ｎ形カソード層８３、ｐ形アノード層８５およびｐ形中間層８７は、絶縁膜５３の上面に沿って配置される。ｐ形中間層８７は、ｎ形カソード層８３とｐ形アノード層８５との間に設けられる。ｐ形中間層８７は、例えば、ｎ形カソード層８３およびｐ形アノード層８５に接続される。ｎ形カソード層８３、ｐ形アノード層８５およびｐ形中間層８７は、例えば、ポリシリコン層である。
ｎ形カソード層８３は、配線３３を介して、抵抗素子６０に電気的に接続される。ｐ形アノード層８５は、ソース電極３０に電気的に接続される。
ｐ形中間層８７は、例えば、ｐ形アノード層８５のｐ形不純物の濃度よりも低濃度のｐ形不純物を含む。ｐ形中間層８７のｐ形不純物濃度は、ダイオード素子８０の降伏電圧ＶＢがドレイン電圧ＶＤＤよりも低くなるように設定される。ｐ形中間層８７のｐ形不純物濃度は、ダイオード素子８０の降伏電圧ＶＢが、例えば、５Ｖになるように設定される。また、ｐ形中間層８７に代えて、ｎ形中間層を配置しても良い。その場合、ｎ形中間層は、ｎ形カソード層８３のｎ形不純物よりも低濃度のｎ形不純物を含む。
この例では、ｎ形カソード層８３とｐ形中間層８７との間に１つのｐｎ接合が形成される。実施形態は、この例に限定される訳ではなく、ダイオード素子８０は、例えば、絶縁膜５３の上面に沿って、複数のｐｎ接合を直列接続した構造であっても良い。また、図１に示すダイオード素子７０においても、複数のｐｎ接合を直列接続した構造を用いることができる。
図７は、実施形態の第３変形例に係る半導体装置４を示す模式断面図である。図７は、活性領域ＡＡに配置されるトレンチゲートの構造を示す模式図である。
半導体装置４は、ゲート電極４０ａ、４０ｂおよびＦＰ電極５０を備える。ゲート電極４０ａ、４０ｂおよびＦＰ電極５０は、１つのゲートトレンチＧＴの内部に配置される。
図７に示すように、ゲート電極４０ａおよび４０ｂは、それぞれ、絶縁膜４３を介してｐ形拡散層１３に向き合うように配置される。
ＦＰ電極５０は、例えば、ドレイン電極２０とゲート電極４０ａもしくは４０ｂとの間の距離よりも、ドレイン電極２０に近い位置に配置される。ＦＰ電極５０は、ゲート電極４０ａとゲート電極４０ｂとの間に延在する部分を含む。
ＦＰ電極５０は、ゲート電極４０ａおよびゲート電極４０ｂから離間して配置される。ＦＰ電極５０は、絶縁膜５７によりゲート電極４０ａおよびゲート電極４０ｂから電気的に絶縁される。ＦＰ電極５０は、配線３３に電気的に接続され、抵抗素子６０とダイオード素子７０もしくは８０との間の電位が供給されるように構成される。
この例でも、ｎ形ドリフト層１１とＦＰ電極５０との間に位置する絶縁膜５３の膜厚を薄くし、オン抵抗を低減することができる。
図８は、実施形態の第４変形例に係る半導体装置５を示す模式断面図である。図８は、活性領域ＡＡに配置されるトレンチゲートの構造を示す模式図である。
半導体装置５は、ゲート電極４０ａ、４０ｂ、ＦＰ電極５０、および中間電極５５を備える。ゲート電極４０ａ、４０ｂ、ＦＰ電極５０および中間電極５５は、１つのゲートトレンチＧＴの内部に配置される。
図８に示すように、ゲート電極４０ａおよび４０ｂは、それぞれ、絶縁膜４３を介してｐ形拡散層１３に向き合うように配置される。中間電極５５は、ゲート電極４０ａとゲート電極４０ｂとの間に位置し、ドレイン電極２０の方向に延出する延出部５５ｅｘを含む。ＦＰ電極５０は、ドレイン電極２０と中間電極５５との間に位置する。
半導体装置５では、ＦＰ電極５０は、ソース電極３０に電気的に接続され、中間電極５５は、配線３３に電気的に接続される。すなわち、この例では、抵抗素子６０とダイオード素子７０もしくは８０との間の中間の電圧ＶＦＰは、中間電極５５に供給される。
例えば、電圧ＶＦＰを中間電極５５に供給することにより、ｎ形ドリフト層１１と延出部５５ｅｘとの間の絶縁膜５３における電界強度を変化させることができる。これにより、ｎ形ドリフト層１１と絶縁膜５３との境界に沿った電界分布を変化させ、半導体装置５のオフ時における耐圧を高くすることができる。
図９（ａ）～（ｄ）は、実施形態の変形例に係る半導体装置のダイオード素子９０を示す模式図である。図９（ａ）は、半導体部１０の表面上のソース電極３０および配線３３の配置を示す模式平面図である。
図９（ｂ）は、図９（ａ）中に示すＣ－Ｃ線に沿った断面図である。
図９（ｃ）は、図９（ａ）中に示すＤ－Ｄ線に沿った断面図である。
図９（ｄ）は、図９（ａ）中に示すＥ－Ｅ線に沿った断面図である。
図９（ａ）に示すように、配線３３は、ソース電極３０から離間して配置され、ソース電極３０に沿ってＸ方向に延在する。配線３３は、ＦＰ電極５０の接続部５０ｃの上方に位置し、コンタクトホール３３ｃｐを介して、ＦＰ電極５０の接続部５０ｃに電気的に接続される（図３参照）。また、配線３３は、図示しない部分に位置する抵抗素子６０に電気的に接続される。
図９（ｂ）に示すように、ダイオード素子９０は、ｐ形拡散層１３の一部と、ｐ形コンタクト層１７の一部と、ｎ形カソード層９３と、ｐ形中間層９７と、を含む。ダイオード素子９０は、図９（ｂ）中の二点鎖線で囲まれた領域に設けられる。
ｎ形カソード層９３は、ｐ形拡散層１３と配線３３との間に設けられる。ｐ形中間層９７は、ｐ形拡散層１３とｎ形カソード層９３との間に設けられる。ｐ形中間層９７は、ｐ形拡散層１３のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。ｐ形コンタクト層１７の一部は、ｐ形アノード層として機能する。
ダイオード素子９０は、ｐ形拡散層１３およびｐ形コンタクト層１７を介してソース電極３０に電気的に接続される。ダイオード素子９０では、ｐ形コンタクト層１７の一部がアノード層として機能する。
図９（ｃ）に示すように、ダイオード素子９０は、例えば、Ｘ方向において隣合うゲートトレンチＧＴの間に設けられる。配線３３は、コンタクトホール３３ｃａ（図９（ａ）参照）を介して、ｎ形カソード層９３に電気的に接続される。また、配線３３は、コンタクトホール３３ｃｐを介して、ＦＰ電極５０の接続部５０ｃに接続される。
図９（ｄ）に示すように、ｐ形拡散層１３は、ｐ形コンタクト層１７を介して、ソース電極３０に電気的に接続される。ゲートトレンチＧＴのダイオード素子９０に隣接する部分には、ゲート電極４０は設けられない。また、半導体部１０のダイオード素子９０が設けられる部分には、ｎ形ソース層１５も設けられない。
図１０は、実施形態に係るダイオード素子７０、８０および９０のダイオード特性を例示するグラフである（参考文献：小長井誠、「半導体物性」培風館）。縦軸は、降伏電圧ＶＢを示し、横軸は、ｐ形中間層７７、８７および９７のｐ形不純物濃度ＮＡを示している。
図１０に示すように、降伏電圧ＶＢは、ｐ形不純物濃度「ＮＡ」が高くなるにつれて低下する。例えば、半導体部１０がシリコンである場合、ＮＡ＝２×１０１７～４×１０１７ｃｍ－３の濃度範囲を境界として、ダイオードの降伏モードが変化する。例えば、ＮＡが２×１０１７ｃｍ－３未満であれば、アバランシェ降伏が支配的となり、ＮＡが４×１０１７ｃｍ－３よりも高ければ、ツェナー降伏が支配的となる。
例えば、アバランシェ降伏による降伏電圧ＶＢは、正の温度依存性を有する。すなわち、降伏電圧ＶＢは、温度上昇と共に上昇する。一方、ツエナー降伏による降伏電圧ＶＢは、負の温度依存性を有し、温度上昇と共に低下する。したがって、ｐ形中間層７７、８７および９７のｐ形不純物濃度「ＮＡ」を、アバランシェ降伏が支配的となる濃度領域と、ツェナー降伏が支配的となる濃度領域と、の中間の領域に設定することにより、降伏電圧ＶＢの温度依存性を抑制することができる。これにより、ＦＰ電極５０に印加される電圧ＶＦＰ（図４参照）を安定化することができる。半導体部１０がシリコンの場合、ｐ形中間層７７、８７および９７のｐ形不純物濃度「ＮＡ」は、例えば、２×１０１７～４×１０１７ｃｍ－３の濃度範囲に設定される。
図１１（ａ）～（ｃ）は、実施形態の変形例に係る半導体装置の抵抗素子９５を示す模式図である。図１１（ａ）は、抵抗素子９５を示す模式平面図である。図１１（ｂ）は、抵抗素子６０に代えて抵抗素子９５を配置した断面を示す模式図である。図１１（ｃ）は、抵抗素子９５の温度特性を示すグラフである。
図１１（ａ）に示すように、抵抗素子９５は、第１抵抗部９５ａと、第２抵抗部９５ｂと、を含む。第１抵抗部９５ａおよび第２抵抗部９５ｂ一方の端部は、それぞれ配線３３に電気的に接続され、他方の端部は、それぞれ配線３５に電気的に接続される。第１抵抗部９５ａおよび第２抵抗部９５ｂは、配線３３と配線３５との間に並列配置される。
第１抵抗部９５ａは、例えば、高抵抗のポリシリコン層にボロン（Ｂ）を選択的にイオン注入することにより形成され、ｐ形の導電性を有する。第１抵抗部９５ａの抵抗率は、例えば、４００Ωｃｍ－２である。
第２抵抗部９５ｂは、例えば、高抵抗のポリシリコン層にリン（Ｐ）を拡散することにより形成され、ｎ形の導電性を有する。第２抵抗部９５ｂの抵抗率は、例えば、１０Ωｃｍ－２である。
第１抵抗部９５ａのＹ方向の幅ＷＡは、第２抵抗部９５ｂのＹ方向の幅ＷＢよりも広い。例えば、第１抵抗部９５ａおよび第２抵抗部９５ｂは、配線３３と配線３５との間において、同程度の抵抗を有するように設けられる。
図１１（ｂ）に示すように、抵抗素子９５は、例えば、層間絶縁膜５３の上面に沿ってＸ方向に延在する。抵抗素子９５は、例えば、層間絶縁膜５３上の高抵抗のポリシリコン層中に、第１抵抗部９５ａおよび第２抵抗部９５ｂを選択的に設けた構造を有する。
図１１（ｃ）には、第１抵抗部９５ａ、第２抵抗部９５ｂおよび抵抗素子９５の温度特性を示している。横軸は、温度であり、縦軸は、抵抗変化率である。
図１１（ｃ）に示すように、第１抵抗部９５ａは、負の温度依存性を有し、第２抵抗部９５ｂは、正の温度依存性を有する。第１抵抗部９５ａおよび第２抵抗部９５ｂを並列配置することにより、抵抗素子９５は、双方の温度依存性をキャンセルした温度特性を有する。すなわち、抵抗素子９５では、抵抗率の温度変化が抑制される。したがって、抵抗素子６０に代えて、抵抗素子９５を用いることにより、ＦＰ電極５０に印加される電圧ＶＦＰ（図４参照）の温度変化を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形拡散層、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 ２０…ドレイン電極、 ２１…ｎ形ドレイン層、 ３０…ソース電極、 ３０ｃ、３３ｃａ、３３ｃｂ、３３ｃｐ、３５ｃａ、３５ｃｂ、３７ｃ…コンタクトホール、 ３１…ｎ形コンタクト層、 ３３、３５…配線、 ３３ｅｐ…延在部、 ３７…ゲート配線、 ４０、４０ａ、４０ｂ…ゲート電極、 ４０ｆ、５０ｆ…上面、 ４３、５３、５７…絶縁膜、 ４５…層間絶縁膜、 ５０、５０ｐ…フィールドプレート（ＦＰ）電極、 ５０ｃ…接続部、 ５５…中間電極、 ５５ｅｘ…延出部、 ６０…抵抗素子、 ７０、８０、９０…ダイオード素子、 ７１、７９…ｐ形ウエル、 ７３、８３、９３…ｎ形カソード層、 ７５、８５…ｐ形アノード層、 ７７、８７、９７…ｐ形中間層、 ９５…抵抗素子、 ９５ａ…第１抵抗部、 ９５ｂ…第２抵抗部、 ＧＴ…ゲートトレンチ、 ＡＡ…活性領域、 ＴＡ…終端領域

Claims (13)

  1. 半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記第２電極と前記半導体部との間において、前記半導体部のトレンチの内部に設けられ、前記トレンチ内の第１絶縁部により前記半導体部から電気的に絶縁され、前記第２電極との間の第２絶縁部により前記第２電極から電気的に絶縁された第１制御電極と、
    前記トレンチ内において、前記第１制御電極と前記第１電極との間の距離よりも前記第１電極に近い位置に設けられ、前記トレンチ内の第３絶縁部により前記半導体部から電気的に絶縁され、前記第１制御電極との間の第４絶縁部により前記第１制御電極から電気的に絶縁された第２制御電極と、
    前記半導体部の前記表面側に設けられ、前記第２電極に電気的に接続されたダイオード素子と、
    前記半導体部の前記表面を覆う絶縁膜上に設けられ、前記ダイオード素子に直列接続された抵抗素子と、
    前記ダイオード素子と前記抵抗素子とを電気的に接続し、前記第２制御電極に電気的に接続された第１配線と、
    前記抵抗素子と前記半導体部とを電気的に接続した第２配線と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含み、
    前記第１半導体層は、前記第１電極と前記第２電極との間、前記第１電極と前記ダイオード素子との間、および、前記第１電極と前記抵抗素子との間に位置し、前記第２配線を介して前記抵抗素子に電気的に接続され、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第１制御電極に向き合い、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁部に接する位置に配置され、前記第２電極に電気的に接続され、
    前記ダイオード素子は、前記抵抗素子から前記第２電極に流れる電流の方向に対して逆方向の整流性を有するように配置された半導体装置。
  2. 前記ダイオード素子は、前記半導体部中に設けられた前記第２導電形の第４半導体層と、前記第１導電形の第５半導体層と、前記第２導電形の第６半導体層と、を含み、
    前記第４半導体層は、前記第２電極に電気的に接続され、
    前記第５半導体層は、前記第４半導体層中に設けられ、前記第１配線に電気的に接続され、
    前記第６半導体層は、前記第４半導体層と前記第５半導体層との間に設けられ、前記第４半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む請求項１記載の半導体装置。
  3. 前記ダイオード素子は、前記絶縁膜上に設けられ、前記第１導電形の第５半導体層と、前記第２導電形の第６半導体層と、前記第５半導体層と前記第６半導体層との間に位置する第７半導体層と、を含み、
    前記第５半導体層は、前記第１配線に電気的に接続され、前記第６半導体層は、前記第２電極に電気的に接続され、
    前記第７半導体層は、前記第５半導体層および前記第６半導体層に接し、前記第５半導体層の第１導電形不純物よりも低濃度の第１導電形不純物、もしくは、前記第６半導体層の第２導電形不純物よりも低濃度の第２導電形不純物を含む請求項１記載の半導体装置。
  4. 前記トレンチ内において、前記第１電極と前記第２制御電極との間に設けられ、前記第３絶縁部により前記半導体部から電気的に絶縁され、前記第２電極に電気的に接続された第３電極をさらに備えた請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記ダイオード素子の前記第７半導体層は、アバランシェ降伏が支配的となる不純物濃度と、ツエナー降伏が支配的となる不純物濃度と、の間の濃度の第２導電形不純物を含む請求項３記載の半導体装置。
  6. 前記半導体部は、前記抵抗素子と第１半導体層との間に設けられた第２導電形の第８半導体層をさらに含み、
    前記絶縁膜は、前記第８半導体層と前記抵抗素子との間に位置する部分を有する請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第２半導体層は、前記半導体部の表面に沿った方向に前記第２電極よりも外側に延出した延出部を有し、
    ダイオード素子は、前記第２半導体層の前記延出部に設けられた前記第１導電形の第５半導体層と、前記第２導電形の第６半導体層と、を含み、
    前記延出部は、前記第１半導体層と前記第１配線との間に位置し、
    前記第５半導体層は、前記延出部と前記第１配線との間に位置し、前記第１配線に電気的に接続され、
    前記第６半導体層は、前記延出部と前記第５半導体層との間に設けられ、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む請求項１記載の半導体装置。
  8. 前記抵抗素子は、第１導電形の第１抵抗部と、第２導電形の第２抵抗部と、を含み、
    前記第１抵抗部および前記第２抵抗部は、それぞれ、前記絶縁膜に沿って延在し、前記第１配線および前記第２配線に電気的に接続される請求項１～７のいずれか１つに記載の半導体装置。
  9. 半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記第２電極と前記半導体部との間において、前記半導体部のトレンチの内部に設けられ、前記トレンチ内の第１絶縁部により前記半導体部から電気的に絶縁され、前記第２電極との間の第２絶縁部により前記第２電極から電気的に絶縁された第１制御電極と、
    前記トレンチ内において、前記第１制御電極と前記第１電極との間の距離よりも前記第１電極に近い位置に設けられ、前記トレンチ内の第３絶縁部により前記半導体部から電気的に絶縁され、前記第１制御電極との間の第４絶縁部により前記第１制御電極から電気的に絶縁された第２制御電極と、
    前記半導体部の前記表面側に設けられ、前記第２電極に電気的に接続されたダイオード素子と、
    前記半導体部の前記表面を覆う絶縁膜上に設けられ、前記ダイオード素子に直列接続された抵抗素子と、
    前記ダイオード素子と前記抵抗素子とを電気的に接続し、前記第２制御電極に電気的に接続された第１配線と、
    前記抵抗素子と前記半導体部とを電気的に接続した第２配線と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含み、
    前記第１半導体層は、前記第１電極と前記第２電極との間、前記第１電極と前記ダイオード素子との間、および、前記第１電極と前記抵抗素子との間に位置し、前記第２配線を介して前記抵抗素子に電気的に接続され、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第１制御電極に向き合い、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁部に接する位置に配置され、前記第２電極に電気的に接続され、
    前記ダイオード素子は、第２導電形の第４半導体層と、第１導電形の第５半導体層と、を含み、前記第４半導体層は前記第２電極に電気的に接続され、前記第５半導体層は前記第１配線に電気的に接続された半導体装置。
  10. 前記第４半導体層は前記半導体部中に設けられ、
    前記第５半導体層は前記第４半導体層中に設けられた、請求項９記載の半導体装置。
  11. 前記ダイオード素子は、前記半導体部中に設けられた前記第２導電形の第６半導体層と、をさらに含み、
    前記第６半導体層は、前記第４半導体層と前記第５半導体層との間に設けられ、前記第４半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む請求項１０記載の半導体装置。
  12. 前記第４半導体層と前記第５半導体層は前記絶縁膜上に設けられた、請求項９記載の半導体装置。
  13. 前記ダイオード素子は、前記絶縁膜上に設けられ、前記第４半導体層と前記第５半導体層との間に設けられた前記第２導電形の第７半導体層 と、をさらに含み、
    前記第７半導体層は、前記第４半導体層及び前記第５半導体層に電気的に接続され、前記第５半導体層の第１導電形不純物よりも低濃度の第１導電形不純物、もしくは、前記第４半導体層の第２導電形不純物よりも低濃度の第２導電形不純物を含む請求項１２記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
CN111883515A (zh) * 2020-07-16 2020-11-03 上海华虹宏力半导体制造有限公司 沟槽栅器件及其制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294803A (ja) 1998-11-05 2000-10-20 Fuji Electric Co Ltd 半導体装置
JP2001102575A (ja) 1999-09-29 2001-04-13 Nec Corp 半導体装置とその温度検出方法
JP2001274402A (ja) 2000-03-24 2001-10-05 Toshiba Corp パワー半導体装置
JP2002083964A (ja) 2000-09-06 2002-03-22 Hitachi Ltd 半導体素子及びこれを用いた半導体装置と変換器
US20070138544A1 (en) 2005-08-31 2007-06-21 Infineon Technologies Austria Ag Field plate trench transistor and method for producing it
JP2013115225A (ja) 2011-11-29 2013-06-10 Toshiba Corp 電力用半導体装置およびその製造方法
WO2015004774A1 (ja) 2013-07-11 2015-01-15 三菱電機株式会社 半導体装置の製造方法及びｐｉｎダイオード
WO2017029748A1 (ja) 2015-08-20 2017-02-23 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両
WO2019092872A1 (ja) 2017-11-13 2019-05-16 新電元工業株式会社 ワイドギャップ半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666472B2 (ja) * 1987-06-22 1994-08-24 日産自動車株式会社 過電流保護機能を備えたｍｏｓｆｅｔ
JP2004063844A (ja) * 2002-07-30 2004-02-26 Toshiba Corp 半導体装置及びその製造方法
JP2011124464A (ja) * 2009-12-14 2011-06-23 Toshiba Corp 半導体装置及びその製造方法
JP2012244071A (ja) 2011-05-23 2012-12-10 Semiconductor Components Industries Llc 絶縁ゲート型半導体装置
US9184255B2 (en) * 2011-09-30 2015-11-10 Infineon Technologies Austria Ag Diode with controllable breakdown voltage
US8901647B2 (en) * 2011-12-08 2014-12-02 Infineon Technologies Ag Semiconductor device including first and second semiconductor elements
JP6053103B2 (ja) * 2012-04-12 2016-12-27 富士電機株式会社 ワイドバンドギャップ半導体装置およびその製造方法
WO2014024595A1 (ja) * 2012-08-09 2014-02-13 富士電機株式会社 半導体装置及びその製造方法
US9548294B2 (en) * 2012-08-09 2017-01-17 Fuji Electric Co., Ltd. Semiconductor device with temperature-detecting diode
JP2014078570A (ja) * 2012-10-09 2014-05-01 Toshiba Corp 整流回路及び半導体装置
CN105103284B (zh) * 2013-09-11 2017-11-14 富士电机株式会社 半导体装置
DE102015215024B4 (de) 2015-08-06 2019-02-21 Infineon Technologies Ag Halbleiterbauelement mit breiter Bandlücke und Verfahren zum Betrieb eines Halbleiterbauelements
US20170062410A1 (en) * 2015-08-31 2017-03-02 Semiconductor Components Industries, Llc Circuit including a rectifying element, an electronic device including a diode and a process of forming the same
JP6627452B2 (ja) * 2015-11-20 2020-01-08 サンケン電気株式会社 半導体装置
JP6864640B2 (ja) 2018-03-19 2021-04-28 株式会社東芝 半導体装置及びその制御方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294803A (ja) 1998-11-05 2000-10-20 Fuji Electric Co Ltd 半導体装置
JP2001102575A (ja) 1999-09-29 2001-04-13 Nec Corp 半導体装置とその温度検出方法
JP2001274402A (ja) 2000-03-24 2001-10-05 Toshiba Corp パワー半導体装置
JP2002083964A (ja) 2000-09-06 2002-03-22 Hitachi Ltd 半導体素子及びこれを用いた半導体装置と変換器
US20070138544A1 (en) 2005-08-31 2007-06-21 Infineon Technologies Austria Ag Field plate trench transistor and method for producing it
JP2013115225A (ja) 2011-11-29 2013-06-10 Toshiba Corp 電力用半導体装置およびその製造方法
WO2015004774A1 (ja) 2013-07-11 2015-01-15 三菱電機株式会社 半導体装置の製造方法及びｐｉｎダイオード
WO2017029748A1 (ja) 2015-08-20 2017-02-23 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両
WO2019092872A1 (ja) 2017-11-13 2019-05-16 新電元工業株式会社 ワイドギャップ半導体装置

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