JP7353211B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体コンデンサを有する半導体装置及びその製造方法に関するものである。

半導体基板の表面に形成した溝の内部にコンデンサ構造体を形成した構成が、半導体コンデンサに用いられている。例えば、誘電膜を間に挟みながら複数の導電膜を溝の側面に積層して薄膜コンデンサを形成する方法が開示されている（特許文献１参照。）。

特表２０１０－５３０１２８号公報

しかしながら、半導体基板の溝の内部に薄膜コンデンサを形成した場合、溝の底面と側面とが接続する溝の角部で誘電膜が屈折する。このため、薄膜コンデンサに所定の電圧を印加した場合に、溝の角部において誘電膜の屈折部に電界が集中する。この電界集中により、薄膜コンデンサの耐圧が低下する。

本発明は、半導体基板の溝の内部に薄膜コンデンサが構成され、かつ耐圧の低下が抑制された半導体装置及び半導体装置の製造方法を提供することを目的とする。

本発明の一態様に係る半導体装置は、半導体基板の主面に形成された溝の側面に交互に配置された導電膜および側面誘電膜と、溝の底面に配置されて側面誘電膜の下端に接続し、側面誘電膜それぞれの膜厚よりも膜厚が厚い底面誘電膜を備えることを要旨とする。

本発明の他の態様に係る半導体装置の製造方法は、半導体基板の溝の側面に導電膜と側面誘電膜を交互に積層する工程と、側面誘電膜の下端に接続し、側面誘電膜の膜厚よりも膜厚が厚い底面誘電膜を溝の底面に形成する工程を含むことを要旨とする。導電膜を形成するごとに、溝の底面にはマスク材が形成されず、かつ溝の外側で半導体基板の主面の上方にマスク材が形成される成膜方法により、マスク材を形成する。マスク材を保護膜にして、溝の深さ方向にエッチングが進む異方性エッチングにより、導電膜の溝の底面に堆積した部分を選択的に除去する。

本発明によれば、半導体基板の溝の内部に薄膜コンデンサが構成され、かつ耐圧の低下が抑制された半導体装置及び半導体装置の製造方法を提供することができる。

本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その５）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その６）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その７）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その８）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その９）。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第３の実施形態に係る半導体装置の構成を示す模式的な断面図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１に示すように、主面１１に溝が形成された導電性の半導体基板１０と、溝の側面の面法線方向に沿って相互に離間して積層された第１導電膜２１～第３導電膜２３を備える。図１は、半導体基板１０の主面に形成された溝の短手方向に沿った断面図である。

図１に示すように、半導体基板１０と第１導電膜２１の間に、第１側面誘電膜３１が配置されている。また、第１導電膜２１と第２導電膜２２の間に第２側面誘電膜３２が配置され、第２導電膜２２と第３導電膜２３の間に第３側面誘電膜３３が配置されている。

以下において、第１導電膜２１～第３導電膜２３などの溝の内部に配置された導電膜を総称して「導電膜２０」とも称する。また、第１側面誘電膜３１～第３側面誘電膜３３などの、半導体基板１０と導電膜２０の間や導電膜２０の相互間に配置された誘電膜を総称して「側面誘電膜３０」とも称する。つまり、溝の側面の面法線方向に沿って、導電膜２０と側面誘電膜３０が交互に配置されている。

更に、半導体基板１０に形成された溝の底面には、側面誘電膜３０の下端に接続する底面誘電膜４０が配置されている。側面誘電膜３０の溝の側面の面法線方向に沿ったそれぞれの膜厚よりも、底面誘電膜４０の溝の深さ方向に沿った膜厚が厚い。

第１電極５１と第２電極５２は、溝の外部で半導体基板１０に配置されている。導電膜２０のそれぞれは、第１電極５１と第２電極５２のいずれかと電気的に接続する。具体的には、側面誘電膜３０を介して相互に対向する一対の導電膜２０のうち、一方の導電膜２０が第１電極５１と電気的に接続し、他方の導電膜２０が第２電極５２と電気的に接続する。

このように、半導体基板１０の溝の内部には、溝の側面の面法線方向に沿って導電膜２０と側面誘電膜３０が交互に配置された薄膜コンデンサが構成されている。図１に示す半導体装置では、半導体基板１０および第２導電膜２２は、第１電極５１と電気的に接続されている。また、第１導電膜２１と第３導電膜２３は、第２電極５２と電気的に接続されている。

なお、第１導電膜２１は、第１層間絶縁膜３０１によって半導体基板１０と電気的に絶縁された第１上面導電層２０１を介して、第２電極５２と電気的に接続されている。第２導電膜２２は、第２層間絶縁膜３０２によって第１上面導電層２０１と電気的に絶縁された第２上面導電層２０２を介して、第１電極５１と電気的に接続されている。第３導電膜２３は、第３層間絶縁膜３０３によって第２上面導電層２０２と電気的に絶縁された第３上面導電層２０３を介して、第２電極５２と電気的に接続されている。

第１電極５１および第２電極５２は、第３上面導電層２０３の上面に配置された第４層間絶縁膜３０４の上面に配置されている。なお、図１に示した断面図では、第１電極５１および第２電極５２がそれぞれ複数の領域に分離して表示されているが、半導体基板１０の外側で第１電極５１同士は電気的に接続し、第２電極５２同士は電気的に接続している。

図１に示すように、第１導電膜２１と電気的に接続する第２電極５２は、第２層間絶縁膜３０２～第４層間絶縁膜３０４を貫通するコンタクトビアによって、第１上面導電層２０１と電気的に接続する。第２導電膜２２と電気的に接続する第１電極５１は、第３層間絶縁膜３０３～第４層間絶縁膜３０４を貫通するコンタクトビアによって、第２上面導電層２０２と電気的に接続する。第３導電膜２３と電気的に接続する第２電極５２は、第４層間絶縁膜３０４を貫通するコンタクトビアによって、第３上面導電層２０３と電気的に接続する。そして、半導体基板１０は、第１層間絶縁膜３０１～第４層間絶縁膜３０４を貫通するコンタクトビアを介して、第１電極５１と電気的に接続する。

以下に、図１に示した半導体装置に形成された薄膜キャパシタの動作について説明する。第２電極５２を基準にして第１電極５１に正の電圧を引加することにより、半導体基板１０および第２導電膜２２に正の電荷がチャージされ、第１導電膜２１および第３導電膜２３に負の電荷がチャージされる。このとき、側面誘電膜３０の内部で分極が起こり、静電容量が発生する。なお、第１電極５１と第２電極５２に印加する電圧の正負は逆でもよい。

図１に示した半導体装置では、半導体基板１０に形成した溝の内部に複数の側面誘電膜３０を導電膜２０と交互に積層し、それぞれの側面誘電膜３０で静電容量を発生できる。このため、半導体基板１０の面積あたりの容量密度を向上することができる。

半導体基板１０の溝の内部に薄膜コンデンサを形成した場合、溝の底面と側面とが接続する溝の角部で誘電膜が屈折する。このため、薄膜コンデンサに所定の電圧を印加した場合に、溝の角部において誘電膜の屈折部に電界が集中する。この電界集中によって、半導体装置の耐圧が低下する場合がある。

これに対し、図１に示した半導体装置では、溝の側面に配置された側面誘電膜３０よりも膜厚が厚い底面誘電膜４０が、溝の底面に配置されている。このため、溝の角部における電界集中を緩和することができる。なお、側面誘電膜３０の膜厚を増やさずに底面誘電膜４０の膜厚のみを増加させることにより、容量密度の低下を抑制し、かつ溝の角部における電界集中を緩和することができる。

以上に説明したように、図１に示す半導体装置によれば、半導体基板１０の溝の内部に薄膜コンデンサを構成し、かつ耐圧の低下を抑制できる。

上記では、３層の導電膜２０を積層した構成について例示的に説明した。積層する導電膜２０の層数を複数にすることにより、単位面積当たりの容量密度を大きくできる。積層する導電膜２０の層数が多いほど単位面積当たりの容量密度をより大きくできるため、導電膜２０の層数が４層以上であってもよい。一方、導電膜２０の層数を少なくすることにより、製造工程を短縮することができる。導電膜２０の層数は、所望の容量密度などに応じて任意に選択できる。なお、複数の導電膜２０のうち溝の側面に最近接の第１導電膜２１を１番目の導電膜として、奇数番目の導電膜２０が互いに電気的に接続され、偶数番目の導電膜２０が互いに電気的に接続される。そして、側面誘電膜３０によって、奇数番目の導電膜２０と偶数番目の導電膜２０とが溝の内部で電気的に絶縁される。

以下に、図面を参照して、第１の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。

先ず、図２に示すように、半導体基板１０の主面１１に溝１００を形成する。ここで、半導体基板１０が導電性の単結晶シリコン基板である。溝１００は、例えば以下のようにして形成される。すなわち、ＣＶＤ法などにより主面１１の全面にシリコン酸化膜を形成した後、溝１００を形成する領域が露出するように、フォトリソグラフィ技術を用いてシリコン酸化膜のパターニングを行う。そして、シリコン酸化膜をエッチングマスクに用いて、ドライエッチング又はウェットエッチングにより溝１００を形成する。溝１００を形成した後、エッチングマスクに用いたシリコン酸化膜を除去する。

次に、図３に示すように、溝１００の内壁面及び主面１１に、第１側面誘電膜３１を形成する。第１側面誘電膜３１などの側面誘電膜３０は、シリコン酸化膜又はシリコン窒化膜、若しくはシリコン酸化膜とシリコン窒化膜の積層膜を、低圧ＣＶＤ法で堆積することにより形成される。側面誘電膜３０の膜厚は、例えば０．８μｍ程度である。

その後、図４に示すように、溝１００の底面に底面誘電膜４０を形成する。底面誘電膜４０は、シリコン酸化膜又はシリコン窒化膜、若しくはシリコン酸化膜とシリコン窒化膜の積層膜である、このとき、溝１００の深さ方向にバイアスをかけるプラズマＣＶＤ法によって、溝１００の底面に選択的に底面誘電膜４０を堆積する。底面誘電膜４０の膜厚は、例えば３μｍ程度である。

上記のように溝１００の深さ方向にバイアスをかけるプラズマＣＶＤ法を使用することにより、溝１００の内部において、溝１００の側面を除いた溝１００の底面にのみ底面誘電膜４０を堆積できる。なお、第１側面誘電膜３１を形成する工程と底面誘電膜４０を形成する工程において半導体基板１０の主面１１の上方に形成された誘電膜の積層体が、第１層間絶縁膜３０１である。

次いで、図５に示すように、第１側面誘電膜３１の表面を覆って第１導電膜２１を溝１００の内部に形成する。第１導電膜２１などの導電膜２０には、例えば、リン（Ｐ）などの不純物をドープした多結晶シリコン膜を使用する。多結晶シリコン膜は、ＣＶＤ法などを用いて形成される。導電膜２０の膜厚は、例えば０．４μｍ程度である。なお、第１導電膜２１を形成する工程において半導体基板１０の主面１１の上方に形成された導電膜が、第１上面導電層２０１である。

図６に示すように、第１上面導電層２０１を覆うマスク材６０を形成する。ここで、マスク材６０は、常圧ＣＶＤ法により形成されるシリコン酸化膜である。マスク材６０の成膜方法に常圧ＣＶＤ法を用いることにより、溝１００の底面にはマスク材６０が形成されず、かつ溝１００の外側で半導体基板１０の主面１１の上方にマスク材６０が形成される。マスク材６０の膜厚は、例えば１μｍ程度である。

その後、図７に示すように、マスク材６０を保護膜にして、ドライエッチングなどの溝１００の深さ方向にエッチングが進む異方性エッチングにより、第１導電膜２１の形成時に溝１００の底面に堆積された導電膜をエッチング除去する。このとき、溝１００の深さ方向にバイアスをかけるプラズマエッチングにより、溝１００の側面に形成された第１導電膜２１をエッチングせずに、溝１００の底面に堆積した導電膜を選択的に除去することができる。保護膜として使用したマスク材６０の積層体が、第２層間絶縁膜３０２として半導体基板１０の主面１１の上方に残される。

溝１００の底面に堆積された導電膜を除去した後、図８に示すように、溝１００の側面に形成された第１導電膜２１の表面を覆って、第２側面誘電膜３２を形成する。第２側面誘電膜３２は、例えば低圧ＣＶＤ法により形成される。

次いで、図９に示すように、異方性のドライエッチングにより、第２側面誘電膜３２の形成時に溝１００の底面およびマスク材６０の上面に堆積した誘電膜をエッチング除去する。このとき、プラズマエッチングにおいて溝１００の深さ方向にバイアスをかけることにより、溝１００の側面に形成された第２側面誘電膜３２をエッチングせずに、溝１００の底面に堆積した誘電膜を選択的に除去できる。

その後、図５から図９を参照して説明した方法と同様にして、第２導電膜２２、第３側面誘電膜３３、第３導電膜２３を順に形成する。第３導電膜２３により溝１００を埋め込むことにより、図１０に示した半導体基体が得られる。なお、第２導電膜２２の形成時に溝１００の底面に堆積した導電膜をエッチング除去するために使用するマスク材が、第３層間絶縁膜３０３である。また、第２導電膜２２を形成する工程において半導体基板１０の主面１１の上方に形成された導電膜が、第２上面導電層２０２である。そして、第３導電膜２３を形成する工程において半導体基板１０の主面１１の上方に形成された導電膜が、第３上面導電層２０３である。

図１０に示した第３導電膜２３の表面を覆って、第４層間絶縁膜３０４が形成される。更に、第４層間絶縁膜３０４の上面に第１電極５１および第２電極５２を形成して、図１に示す半導体装置が完成する。

第１電極５１および第２電極５２の形成には、半導体基板１０の主面１１上に形成された絶縁膜を選択的に除去する。例えば、第１層間絶縁膜３０１～第４層間絶縁膜３０４を貫通するコンタクトホールを形成し、このコンタクトホールを導電材で埋め込むように、半導体基板１０と電気的に接続する第１電極５１を形成する。また、第２層間絶縁膜３０２～第４層間絶縁膜３０４を貫通するコンタクトホールを形成し、このコンタクトホールを導電材で埋め込むように、第１上面導電層２０１と電気的に接続する第２電極５２を形成する。第３層間絶縁膜３０３～第４層間絶縁膜３０４を貫通するコンタクトホールを形成し、このコンタクトホールを導電材で埋め込むように、第２上面導電層２０２と電気的に接続する第１電極５１を形成する。更に、第４層間絶縁膜３０４を貫通するコンタクトホールを形成し、このコンタクトホールを導電材で埋め込むように、第３上面導電層２０３と電気的に接続する第２電極５２を形成する。

上記に説明した製造方法では、導電膜２０を形成するごとに、溝１００の底面にはマスク材６０が形成されず、かつ溝１００の外側で半導体基板１０の主面１１の上方にマスク材６０が形成される成膜方法により、マスク材６０を形成する。例えば、常圧ＣＶＤ法によりシリコン酸化膜をマスク材６０として形成する。これにより、フォトリソグラフィ技術によりマスク材６０をパターニングする必要なく、溝１００の底面に堆積した導電膜を除去できる。その結果、半導体装置の製造工程を短縮することができる。

一方、溝１００の深さ方向にバイアスをかけるプラズマＣＶＤ法によって、例えば図４に示すように溝１００の底面に底面誘電膜４０を選択的に形成する。また、例えば図３に示すように溝１００の側面および底面に成膜する場合には、低圧ＣＶＤ法を用いる。

半導体基板１０には、例えば単結晶シリコン基板や多結晶シリコン基板を使用できる。加工性が高い材料であるシリコン基板を使用することにより、微細加工により集積化が可能である。このため、容量密度の高い半導体装置を製造できる。

また、導電膜２０に多結晶シリコン膜を使用することにより、カバレッジのよい膜を形成する低圧化学蒸着法を導電膜２０の形成に用いることができる。このため、アスペクト比の高い溝１００の内部に導電膜２０を形成することができ、容量密度の高い薄膜コンデンサを有する半導体装置を製造できる。

また、上記では、側面誘電膜３０や底面誘電膜４０にシリコン酸化膜又はシリコン窒化膜を使用した。絶縁破壊電界及び比誘電率の高い材料を用いることにより、耐圧及び誘電率の高い側面誘電膜３０を形成できる。このため、耐圧が高く、かつ容量密度の高い半導体装置を実現できる。

或いは、２種類以上の材料による多層構造の側面誘電膜３０や底面誘電膜４０を使用してもよい。例えば、相対的に誘電率は高いが膜応力が大きいシリコン窒化膜と、相対的に誘電率が低いが膜応力の小さいシリコン酸化膜を積層して側面誘電膜３０を形成する。これにより、所望の厚みを確保し且つ誘電率と応力のバランスのとれた、誘電率の高い側面誘電膜３０を形成できる。

（第２の実施形態）
本発明の第２の実施形態に半導体装置は、図１１に示すように、溝の内部に形成された複数の導電膜２０のうち溝の側面に近い導電膜２０ほど、溝の深さ方向に沿って深く形成されている。すなわち、第１導電膜２１の下端が最も溝の底面に近く、第３導電膜２３の下端が最も溝の底面から離れている。

図１１に示す半導体装置では、溝の側面に近い導電膜２０をより深く形成することにより、静電容量を形成する側面誘電膜３０の面積を増大することができる。その結果、容量密度の高い薄膜コンデンサを有する半導体装置を実現できる。また、側面誘電膜３０を溝の側面に近い順に深く形成することにより、側面誘電膜３０の溝の底部における電界分布に緩やかな傾斜がつく。これにより、溝の角部での電界集中が緩和されて、半導体装置の耐圧低下を抑制できる。

更に、図１１に示した半導体装置は、底面誘電膜４０が複数の層を溝の深さ方向に積層した構造を有する。すなわち、溝の底面から順に、第１底部誘電層４０１、第２底部誘電層４０２、第３底部誘電層４０３が積層されている。以下において、第１底部誘電層４０１～第３底部誘電層４０３を総称して「底部誘電層４００」という。

図１１に示すように、底部誘電層４００のそれぞれが、側面誘電膜３０のいずれかの下端に接続している。すなわち、第１底部誘電層４０１が第１側面誘電膜３１の下端に接続し、第２底部誘電層４０２が第２側面誘電膜３２の下端に接続し、第３底部誘電層４０３が第３側面誘電膜３３の下端に接続する。

そして、底部誘電層４００のうち溝の底面に近い底部誘電層４００ほど、その膜厚が薄い。即ち、第１底部誘電層４０１の膜厚が最も薄く、第３底部誘電層４０３の膜厚が最も厚い。通常、溝の底面から遠い離れた誘電膜ほど、その曲率半径が小さいために電界集中が大きく、耐圧が低下する。しかし、図１１に示した半導体装置によれば、溝の底面から離れるほど底部誘電層４００の膜厚を厚くすることにより、耐圧の低下を抑制できる。

図１１に示した半導体装置は、図２～図１０を参照して説明した製造方法と同様にして製造できる。ただし、側面誘電膜３０を形成した後に（図８参照）、溝の底面に形成された誘電膜を除去しない。つまり、側面誘電膜３０の形成時に溝の底面に堆積した誘電膜を底面誘電膜４０に使用する。このため、側面誘電膜３０のそれぞれが、溝の一方の側面から溝の底面に沿って形成された底面領域を経て溝の他方の側面まで連続的に配置される。そして、溝の側面に近い側面誘電膜３０ほど、側面誘電膜３０の膜厚を薄くする。これにより、溝の底面に近いほど底部誘電層４００の膜厚を薄くできる。

なお、半導体基板１０にシリコン基板を使用し、かつ、熱酸化法による酸化膜形成速が溝１００の側面よりも溝１００の底面で速いように溝１００の側面と底面の面方位を選択することが好ましい。例えば、溝１００の底面の面方位を（１１１）や（１１０）とし、溝１００の側面の面方位を（１００）とする。これにより、熱酸化法により溝１００の側面および底面に酸化膜を形成する場合に、１回の工程で溝１００の底面に側面よりも厚い酸化膜を形成することができる。このため、半導体装置の製造工数を少なくできる。

図１１に示した半導体装置では、第１底部誘電層４０１は、第１側面誘電膜３１の底面領域と第１底面領域誘電膜４１１の積層構造である。第２底部誘電層４０２は、第２側面誘電膜３２の底面領域と第２底面領域誘電膜４１２の積層構造である。第３底部誘電層４０３は、第３側面誘電膜３３の底面領域と第３底面領域誘電膜４１３の積層構造である。そして、第１底面領域誘電膜４１１、第２底面領域誘電膜４１２、第３底面領域誘電膜４１３の順に膜厚を厚くすることにより、溝の底面から近いほど底部誘電層４００の膜厚を薄くしている。例えば、第１底部誘電層４０１の膜厚は１μｍ程度、第２底部誘電層４０２の膜厚は１．５μｍ程度、第３底部誘電層４０３の膜厚は２μｍ程度である。

（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、図１２に示すように、複数の導電膜２０のそれぞれが、溝の一方の側面から溝の底面に沿って形成された領域を経て溝の他方の側面まで連続的に形成されている。そして、導電膜２０の相互間は、底部誘電層４００によって絶縁分離されている。図１２に示す半導体装置は、導電膜２０が溝の底面に沿った領域を含んで連続的に配置されていることが、図１１に示した半導体装置と異なる点である。他は、第２の実施形態と同様である。

図１２に示す半導体装置では、第１底部誘電層４０１の膜厚が第１側面誘電膜３１の膜厚より厚い。また、第２底部誘電層４０２の膜厚が第２側面誘電膜３２の膜厚より厚い。更に、第３底部誘電層４０３の膜厚が第３側面誘電膜３３の膜厚より厚い。したがって、図１２に示す半導体装置によれば、溝の角部における誘電膜での電界集中を緩和し、耐圧の低下を抑制することができる。

更に、図１２に示した半導体装置では、溝の底面にも静電容量が形成される。このため、図１２に示した半導体装置によれば、静電容量を形成する誘電膜の面積を増大することができる。その結果、容量密度の高い薄膜コンデンサを有する半導体装置を実現できる。

また、図１２に示すように、溝の側面に近い導電膜２０ほど、溝の深さ方向に沿って深く形成されている。このため、静電容量を形成する側面誘電膜３０の面積を増大させて、薄膜コンデンサの容量密度を高くできる。更に、溝の底面から遠い底部誘電層４００ほど、その膜厚が厚い。このため、溝の底面から遠い誘電膜ほど曲率半径が小さくなって電界が集中しても、耐圧の低下を抑制できる。

図１２に示した半導体装置は、第２の実施形態に係る半導体装置と同様にして製造できる。ただし、導電膜２０を形成した後に（図６参照）、溝の底面に形成された導電膜２０を除去しない。例えば、マスク材６０を溝１００の底面に堆積した導電膜をエッチング除去するための保護膜としては使用せず、層間絶縁膜とする。

（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、上記では、半導体基板１０が導電性基板である場合について説明したが、半導体基板１０は絶縁性基板であってもよい。このとき、溝の側面で半導体基板１０に接触する膜は導電膜２０であってもよいし、側面誘電膜３０であってもよい。また、薄膜キャパシタが内部に形成される溝の数が複数であってもよい。

また、第１電極５１と第２電極５２を半導体基板１０の両方を主面１１側に配置した例を示したが、第１電極５１と第２電極５２を半導体基板１０の相互に対向する第１主面と第２主面にそれぞれ配置してもよい。

なお、上記では導電膜２０が多結晶シリコン膜である場合を説明したが、導電膜２０が他の導電性の半導体膜や金属膜であってもよい。例えば、導電膜２０の材料に導電性の多結晶炭化珪素やシリコンゲルマニウム（ＳｉＧｅ）、アルミニウムなどを使用してもよい。

１０…半導体基板
１１…主面
２１…第１導電膜
２２…第２導電膜
２３…第３導電膜
３１…第１側面誘電膜
３２…第２側面誘電膜
３３…第３側面誘電膜
４０…底面誘電膜
５１…第１電極
５２…第２電極
１００…溝

Claims (12)

1. 主面に溝が形成された半導体基板と、
   前記溝の側面の面法線方向に沿って相互に離間して積層された複数の導電膜と、
   前記溝の側面の面法線方向に沿って前記複数の導電膜と交互に配置された複数の側面誘電膜と、
   前記溝の底面に配置されて前記複数の側面誘電膜の下端に接続する底面誘電膜であって、前記複数の側面誘電膜の前記溝の側面の面法線方向に沿ったそれぞれの膜厚よりも前記溝の深さ方向に沿った膜厚が厚い前記底面誘電膜と、
   前記複数の導電膜のうち相互に対向する一対の導電膜の一方が電気的に接続する第１電極と、
   前記一対の導電膜の他方が電気的に接続する第２電極と
   を備えることを特徴とする半導体装置。
2. 前記複数の導電膜のうち前記溝の側面に近い導電膜ほど前記溝の深さ方向に沿って深く形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記複数の導電膜のそれぞれが、前記溝の一方の側面から前記溝の底面に沿って形成された領域を経て前記一方の側面に対向する前記溝の他方の側面まで連続的に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記底面誘電膜が、複数の底部誘電層が前記溝の深さ方向に積層する構成を有し、
   前記複数の底部誘電層それぞれが前記複数の側面誘電膜のいずれかの下端に接続し、
   前記複数の底部誘電層のうち前記溝の底面に近い底部誘電層ほど膜厚が薄いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記半導体基板がシリコン基板であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 熱酸化法による酸化膜形成速が前記溝の側面よりも前記溝の底面で速いように、前記溝の側面と底面の面方位が選択されていることを特徴とする請求項５に記載の半導体装置。
7. 前記複数の導電膜が多結晶シリコン膜であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記複数の側面誘電膜および前記底面誘電膜が、シリコン酸化膜又はシリコン窒化膜であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記側面誘電膜および前記底面誘電膜が、２種類以上の材料による多層構造であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
10. 前記複数の導電膜が３層以上の構成であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 半導体基板の主面に溝を形成する工程と、
    前記溝の側面の面法線方向に沿って、導電膜と側面誘電膜を交互に積層する工程と、
    前記側面誘電膜それぞれの下端に接続する底面誘電膜を前記溝の底面に形成する工程であって、前記側面誘電膜それぞれの前記溝の側面の面法線方向に沿った膜厚よりも前記溝の深さ方向に沿った膜厚が厚い前記底面誘電膜を形成する工程と
    を含み、
    前記導電膜を形成するごとに、前記溝の底面にマスク材が形成されず、かつ前記溝の外側で前記主面の上方に前記マスク材が形成される成膜方法により、前記マスク材を形成し、
    前記マスク材を保護膜にして前記溝の深さ方向にエッチングが進む異方性エッチングにより、前記導電膜の前記溝の底面に堆積した部分を選択的に除去する
    ことを特徴とする半導体装置の製造方法。
12. 前記マスク材を形成する成膜方法が常圧ＣＶＤ法であることを特徴とする請求項１１に記載の半導体装置の製造方法。

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