JP2010153622A - 半導体素子 - Google Patents

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Abstract

【課題】横方向のピッチが狭い場合でもスーパージャンクション構造を有する半導体素子の耐圧を高く、且つオン抵抗を低くする。
【解決手段】パワーＭＯＳＦＥＴ７０には、ｐ型ピラー層２とｎ型ピラー層５がｎ＋型基板１上に交互に周期的に形成され、スーパージャンクション構造となるピラー層が設けられる。ｐ型ピラー層２上と、ｐ型ピラー層２と接するｎ型ピラー層５の上側面部分には、シリコンエピタキシャル法により、深さが３μｍで、深さ方向の９０％までの領域が一定な不純物濃度を有するｐ型ベース層３が設けられる。パワーＭＯＳＦＥＴ７０は、ｐ型ベース層３の形成に高温熱拡散を用いていないので実効ピラー濃度の低下が抑制され、拡散長２μｍまで実効ピラー濃度が５０％以上となる領域を有する。
【選択図】図１

Description

本発明は、半導体素子に係り、特にドリフト層にｐ型ピラー層とｎ型ピラー層が横方向に交互に設けられたスーパージャンクション構造を有する半導体素子に関する。
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層としてのドリフト層部分の電気抵抗に大きく依存する。このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなるとドリフト層とベース層から形成されるＰＮ接合の耐圧が低下するので、不純物濃度は耐圧に応じて決定する限界以上に上げることができない。このため、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフの関係を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼称されるｐ型ピラー層とｎ型ピラー層を半導体基板上の横方向に交互に埋め込んだ構造が知られている。スーパージャンクション構造は、ｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じにすることにより、擬似的にノンドープ層を作り出し、高耐圧を保持しながら高ドープされたｎ型ピラー層を通して電流を流すことで材料限界を超えた低オン抵抗を実現している（例えば、特許文献１参照。）。
特許文献１などに記載される縦型パワーＭＯＳＦＥＴでは、横方向のピッチを縮小化した場合、ベース層形成に必要な高温度で、且つ長時間の熱拡散によりｐ型ピラー層とｎ型ピラー層の濃度の打ち消しあいが発生し、実効的に不純物濃度が低下してオン抵抗が増加するという問題点がある。
特開２００７−１９１４６号公報
本発明は、横方向のピッチが狭い場合でも耐圧が高く、且つオン抵抗を低くすることができるスーパージャンクション構造を有する半導体素子を提供する。
本発明の一態様の半導体素子は、第１導電型の半導体基板と、前記半導体基板上に設けられ、断面が短冊状の第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とが前記半導体基板の表面に沿って横方向に交互に形成されるピラー層と、前記半導体基板に電気的に接続される第１の主電極と、前記第２半導体ピラー層の表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層の表面に設けられる第１導電型の半導体層と、前記半導体ベース層と前記半導体層に接するように設けられる第２の主電極と、前記半導体層と前記第１半導体ピラー層に亘る領域にゲート絶縁膜を介して設けられる制御電極とを具備し、前記半導体ベース層は横方向及び縦方向の不純物プロファイルが一定な領域を有することを特徴とする。
本発明によれば、横方向のピッチが狭い場合でも耐圧が高く、且つオン抵抗を低くすることができるスーパージャンクション構造を有する半導体素子を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体素子について、図面を参照して説明する。図１は半導体素子としてのパワーＭＯＳＦＥＴを示す断面図である。本実施例では、横方向に交互に設けられたｐ型ピラー層とｎ型ピラー層において、横方向及び縦方向の不純物プロファイルが一定な領域を設けている。ｐ型ピラー層上には、エピタキシャル法により不純物プロファイルが一定な領域を有するｐ型ベース層を設けている。
図１に示すように、縦型パワーＭＯＳＦＥＴであるパワーＭＯＳＦＥＴ７０は、ｐ型ピラー層（第２半導体ピラー層）２とｎ型ピラー層（第１半導体ピラー層）５がドレイン層としてのｎ＋型基板１上の図中横方向に交互に周期的に形成されるピラー層を有する（スーパージャンクション構造）。ここでは、ピラー層を図中直交方向に延びるストライプ状に形成しているが、代わりに格子状或いは千鳥状に形成してもよい。
ピラー層が設けられるドレイン層としてのｎ＋型基板１の第１主面と相対向するｎ＋型基板１の第２主面には、ｎ＋型基板１と電気的に接続される第１の主電極としてのドレイン電極６が設けられる。
ｐ型ピラー層２上と、ｐ型ピラー層２と接するｎ型ピラー層５の上側面部分にはｐ型ベース層（半導体ベース層）３が設けられる。ｎ型ピラー層５及びｎ型ピラー層５と接するｐ型ベース層３上には、ゲート絶縁膜８を介して制御電極としてのゲート電極９が設けられる。ゲート電極９は、側面及び上面部分が絶縁膜１０により分離される。
ゲート電極９の両端部直下のｐ型ベース層３の表面には、ｎ型ソース層４が設けられる。ｎ型ソース層４と隣接配置される他のゲート電極９に設けられるｎ型ソース層４の間には、ｐ型ベース層３が残置される。ｐ型ベース層３、ｎ型ソース層４、及び絶縁膜１０上には、ｐ型ベース層３及びｎ型ソース層４と電気的に接続される第２電極としてのソース電極７が設けられる。
次に、パワーＭＯＳＦＥＴの製造方法について図２乃至９を参照して説明する。図２乃至９はパワーＭＯＳＦＥＴの製造工程を示す断面図である。
図２に示すように、まず、Ｎ型不純物が高濃度にドープされたシリコン基板であるｎ＋型基板１上に、シリコンエピタキシャル成長法によりｐ型ピラー層２を形成する。ここで、エピタキシャル成長には、ｎ＋型基板１中の高濃度の不純物がオートドーピングしにくい比較的低温度の条件を用いるのが好ましい。オートドーピングが発生するとｎ＋型基板１側のｐ型ピラー層２の不純物濃度が低下する。
次に、図３に示すように、ｎ＋型基板１表面が露呈するまでｐ型ピラー層２をエッチングして断面が矩形型形状を有する複数の溝１１を形成する。ここで、ピッチが同一になるように複数の溝１１が形成される。溝１１の形成は、例えばＲＩＥ（Reactive Ion Etching）法を用いる。その場合、ｐ型ピラー層２とｎ＋型基板１に発生するダメージや表面汚染を除去する目的でＲＩＥ後処理が行われる。
続いて、図４に示すように、シリコンエピタキシャル成長法により、溝１１の部分にｎ型ピラー層５を埋設する。ｎ型ピラー層５の形成は、ｐ型ピラー層２上に絶縁膜を形成し、例えば、ＵＨＶ−ＣＶＤ法を用いて選択エピタキシャル成長（ＳＥＧ：Selective Epitaxial Growth）により形成する。選択エピタキシャル成長は、ｎ＋型基板１中の高濃度の不純物がオートドーピングしにくい比較的低温度のエピタキシャル成長条件を用いるのが好ましい。その後、絶縁膜、ｐ型ピラー層２、及びｎ型ピラー層５を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨し、平坦化する。
ここで、ｐ型ピラー層２及びｎ型ピラー層５の不純物濃度は、例えば１×１０１５／ｃｍ３〜１×１０１６／ｃｍ３の範囲に設定される。ピラーのピッチは、例えば８μｍ〜１２μｍの範囲に設定される。ここでは、ｐ型ピラー層２を形成してからｎ型ピラー層５を形成しているが、ｎ型ピラー層５を形成してからｐ型ピラー層２を形成してもよい。
そして、図５に示すように、ｐ型ピラー層２の上部と、ｐ型ピラー層２と接するｎ型ピラー層５の側面部をエッチングして断面が矩形型形状を有する複数の溝１２を形成する。ここで、ピッチが同一になるように複数の溝１２が形成される。溝１２の形成は、例えばＲＩＥ（Reactive Ion Etching）法を用いる。その場合、ｐ型ピラー層２とｎ型ピラー層５に発生するダメージや表面汚染を除去する目的でＲＩＥ後処理が行われる。
次に、図６に示すように、選択エピタキシャル成長（ＳＥＧ：Selective Epitaxial Growth）により、溝１２の部分にｐ型ベース層３を埋設する。ｎ型ピラー層５の形成は、ｎ型ピラー層５上に絶縁膜を形成し、例えば、選択エピタキシャル成長（ＳＥＧ：Selective Epitaxial Growth）により形成する。その後、絶縁膜、ｎ型ピラー層５、及びｐ型ベース層３を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨し、平坦化する。ここで、ｐ型ベース層３の不純物濃度は、例えば５×１０１６／ｃｍ３〜１×１０１７／ｃｍ３の範囲に設定される。ここでは、ｐ型ベース層３の幅をｐ型ピラー層２の幅よりも広く形成しているが、同じ幅或いは狭く形成してもよい。
続いて、図７に示すように、ｎ型ピラー層５及びｐ型ベース層３上にゲート絶縁膜８とゲート電極９を積層形成し、周知のリソグラフィー法を用いて形成された図示しないレジスト膜をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりゲート電極９とゲート絶縁膜８をエッチングする。その後、レジスト膜の除去及びＲＩＥ後処理する。
そして、図８に示すように、周知のリソグラフィー法を用いて形成された図示しないレジスト膜をマスクとして、ｐ型ベース層３の表面にｎ型不純物をイオン注入する。レジスト膜を除去後、このイオン注入層を熱処理により活性化させてｎ型ソース層４を形成する。
次に、図９に示すように、ｐ型ベース層３、ｎ型ソース層４、及びゲート電極９上に絶縁膜１０を形成し、絶縁膜１０をエッチングしてソース開口部を形成する。ソース開口部を覆うように、ｐ型ベース層３及びｎ型ソース層４と電気的に接続される第２の主電極としてのソース電極７を形成する。ソース電極７形成後、ｎ＋型基板１の裏面にｎ＋型基板１と電気的に接続される第１の主電極としてのドレイン電極６を形成し、パワーＭＯＳＦＥＴ７０が完成する。
次に、パワーＭＯＳＦＥＴの特性について図１０乃至１２を参照して説明する。図１０はパワーＭＯＳＦＥＴのベース層の不純物プロファイルを示す図、図１１は実効ピラー濃度と拡散長の関係を示す図、図１２は高加速イオン注入法を用いた場合のベース層の不純物プロファイルを示す図である。
なお、図１０は図１のＡ１−Ａ２線に沿うベース層の不純物プロファイルを示す図、図１１は図１のＢ１−Ｂ２線に沿う実効ピラー濃度と拡散長の関係を示す図である。図１１は、ｐ型ピラー層２の中央部からｎ型ピラー層５との境界部に向かう方向の距離（拡散長と表記）に対する実効ピラー濃度を示す図である。ピラー濃度とは、ｐ型ピラー層２とｎ型ピラー層５の不純物濃度の打ち消しあいが起こった後でのｐ型ピラー層２とｎ型ピラー層５の不純物濃度である。図１１では、打ち消しあいが起こった後でのｐ型ピラー層２の不純物濃度を実効ピラー濃度と表記している。実効ピラー濃度が１００％というのは、ｐ型ピラー層２とｎ型ピラー層５の不純物濃度の打ち消しあいが発生しない場合の不純物濃度である。
図１０に示すように、本実施例では、シリコンエピタキシャル法を用いて、例えば、深さが３μｍで、深さ方向の不純物濃度が一定（ここでは、深さ方向の９０％までの領域が一定な不純物濃度１×１０１７／ｃｍ３）のｐ型ベース層３を形成している。しかも比較的低温度のシリコンエピタキシャル法を用いてｐ型ベース層３を形成している。
このため、ｐ型ピラー層２とｎ型ピラー層５の不純物濃度の打ち消しあいによる実効的な不純物濃度の低下が抑制され、オン抵抗を低減することができる。また、実効的な不純物濃度の低下が抑制されるので、予め不純物濃度の打ち消しあいを考慮してｐ型ピラー層２とｎ型ピラー層５の不純物濃度を上げておく必要がない。この結果、スーパージャンクション構造を構成するｐ型ピラー層２とｎ型ピラー層５のバラツキが抑制され、高耐圧化を図りやすくなる。ｐ型ベース層３を浅く形成してもトータルドーパント量を維持することができ、ｐ型ベース層３の横方向の幅を溝１２の幅で任意に調整することができ、表面のチャネル部の抵抗を低減することができる。
一方、イオン注入法と高温処理（高温熱拡散）を用いてｐ型ベース層３を形成した比較例では、ｐ型ベース層３の深さが本実施例よりも深く（４μｍ）、深さ方向の不純物濃度が一定ではない（表面不純物濃度が最も高く、深さ方向で徐々に不純物濃度が低下する）。しかもピラー層形成後に、比較的高温度の熱処理が行われる。
このため、ｐ型ピラー層２とｎ型ピラー層５の不純物濃度の打ち消しあいによる実効的な不純物濃度の低下が発生し、オン抵抗を低減することが困難となる（特に横方向のピッチが縮小化された場合、より顕著となる）。また、実効的な不純物濃度の低下が発生するので、予め不純物濃度の打ち消しあいを考慮してｐ型ピラー層２とｎ型ピラー層５の不純物濃度を上げておく必要がある。この結果、スーパージャンクション構造を構成するｐ型ピラー層２とｎ型ピラー層５のバラツキが発生し、高耐圧化を図りにくくなる（特に横方向のピッチが縮小化された場合、より顕著となる）。
図１０に示すように、本実施例では高温熱拡散を行っていないことにより、ｐ型ベース層３の表面から深さの（２／３）である２μｍまでの不純物濃度が表面不純物濃度の９０％以上ある。また、図１１に示すように、本実施例では、高温熱拡散による実効ピラー濃度の低下が抑制され、p型ピラー層２の中央部から拡散長２μｍまで実効ピラー濃度が５０％以上となる領域を確保することができる。図示していないがｎ型ピラー層５でも同様に実効ピラー濃度が５０％以上となる領域を確保することができる。
図１２に示すように、ｐ型ベース層の形成をシリコンエピタキシャル法の代わりに、加速電圧を可変し、深さ方向に複数のピークを有するイオン注入層を形成し、比較的低温度の熱処理によりこのイオン注入層を活性化させる方法によりｐ型ベース層を形成してもよい。
ここでは、深さ方向で互いにピークが異なる４つのプロファイルが有するｐ型ベース層が形成される。このプロファイルの形成には、ｐ型の不純物（ボロン等）のイオン注入の加速電圧を、例えば数十ＫｅＶから数ＭｅＶの範囲の条件を適宜選択することにより達成できる。ｐ型ベース層の不純物濃度は、ピーク間のバレー濃度がピーク濃度の１０％以上に設定するのが好ましい。具体的には、ｐ型ベース層の不純物濃度を５×１０１６／ｃｍ３〜１×１０１７／ｃｍ３の範囲に設定し、ピラー濃度を１×１０１５／ｃｍ３〜１×１０１６／ｃｍ３の範囲に設定する。ここで、バレー濃度とは、ピークとピークの間の底部の不純物濃度を言う。
このような設定により、シリコンエピタキシャル法と同様に、ｐ型ベース層３の表面から深さの（２／３）である２μｍまでの不純物濃度が表面不純物濃度の９０％以上を確保でき、シリコンエピタキシャル法を用いて形成されたｐ型ベース層３の場合（図１１に示す）と同様に、拡散長２μｍまで実効ピラー濃度が５０％以上となる領域を確保することができる。
ピーク間のバレー濃度がピーク濃度の１０％以下に設定した場合、バレー濃度が５×１０１５／ｃｍ３〜１×１０１６／ｃｍ３の範囲以下となりピラー濃度と同等となる。この結果、高電圧を印加した場合にｐ型ベース層のバレー部分が空乏化してしまうという問題点が発生するので好ましくない。
次に、パワーＭＯＳＦＥＴの終端部について図１３を参照して説明する。図１３はパワーＭＯＳＦＥＴの終端部を示す断面図である。
図１３に示すように、パワーＭＯＳＦＥＴ７０の終端部には、ｎ−層２１の表面にｐ型ベース層３と離間し、終端のｐ型ベース層３の外周を囲うように複数のｐ型ガードリング層２２が設けられる。ｐ型ガードリング層２２上には、絶縁膜２３をエッチングした開口部を覆うように、ｐ型ガードリング層２２と電気的に接続されるガードリング電極２４が設けられる。
次に、パワーＭＯＳＦＥＴの終端部の製造方法について図１４を参照して説明する。
図１４に示すように、ｐ型ガードリング層２２は、ｐ型ベース層３の形成と同じ工程で行われる。具体的には、ｐ型ピラー層２の上部と、ｐ型ピラー層２と接するｎ型ピラー層５の側面部、及びｎ−層２１の上部をエッチングして断面が矩形型形状を有する複数の溝１２を形成する。なお、これ以降の工程については、図示及び説明を省略する。
上述したように、本実施例の半導体素子では、ｐ型ピラー層２とｎ型ピラー層５がｎ＋型基板１上に交互に周期的に形成され、スーパージャンクション構造となるピラー層が設けられる。ｐ型ピラー層２上と、ｐ型ピラー層２と接するｎ型ピラー層５の上側面部分には、シリコンエピタキシャル法により、深さが３μｍで、深さ方向の９０％までの領域が一定な不純物濃度を有するｐ型ベース層３が設けられる。ｎ型ピラー層５及びｎ型ピラー層５と接するｐ型ベース層３上には、ゲート絶縁膜８を介してゲート電極９が設けられる。ゲート電極９は、側面及び上面部分が絶縁膜１０により分離される。ゲート電極９の両端部直下のｐ型ベース層３の表面には、ｎ型ソース層４が設けられる。
このため、パワーＭＯＳＦＥＴ７０では、横方向のピッチを縮小化した場合でも、高温熱拡散によって発生するｐ型ピラー層２とｎ型ピラー層５の不純物濃度の打ち消しあいによる実効ピラー濃度の低下が抑制され、拡散長２μｍまで実効ピラー濃度が５０％以上となる領域を確保することができる。ｐ型ベース層３と同様にｐ型ピラー層２とｎ型ピラー層５の不純物は拡散が抑制されているので、ｐ型ピラー層２とｎ型ピラー層５の中心部では不純物濃度が変化せず、一定である。したがって、実効的な不純物濃度の低下を抑制でき、パワーＭＯＳＦＥＴ７０の高耐圧化を図りながら、低オン抵抗化を達成することができる。
なお、本実施例では、Ｎｃｈ型のスーパージャンクション構造を有するパワーＭＯＳＦＥＴ７０に適用しているが、Ｐｃｈ型のスーパージャンクション構造を有するパワーＭＯＳＦＥＴにも適用することができる。
次に、本発明の実施例２に係る半導体素子について、図面を参照して説明する。図１５は半導体素子としてのパワーＭＯＳＦＥＴを示す断面図である。本実施例では、パワーＭＯＳＦＥＴをトレンチ形状にしている。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１５に示すように、パワーＭＯＳＦＥＴ７１は、ゲートが基板に埋設されたトレンチ形状を有する縦型パワーＭＯＳＦＥＴである。
ｐ型ピラー層２上には、ｐ型ベース層３が形成される。ｎ型ピラー層５上とｐ型ベース層３の側面には、ゲート絶縁膜８を介してゲート電極９が基板に埋設される。ｐ型ベース層３の両側の上端部には、ゲート絶縁膜８と接するようにｎ型ソース層４が設けられる。
ゲート絶縁膜８及びゲート電極９の上部には、絶縁膜１０が設けられ、ゲート電極９を周囲から電気的に分離している。ｐ型ベース層３、ｎ型ソース層４、及び絶縁膜１０上には、ｐ型ベース層３及びｎ型ソース層４と電気的に接続される第２電極としてのソース電極７が設けられる。
次に、パワーＭＯＳＦＥＴの製造方法について図１６及び図１７を参照して説明する。図１６及び図１７はパワーＭＯＳＦＥＴの製造工程を示す断面図である。
図１６に示すように、ｐ型ピラー層２及びｎ型ピラー層５を形成後、シリコンエピタキシャル法により、ｐ型ピラー層２及びｎ型ピラー層５上にｐ型ベース層３を形成する。
次に、図１７に示すように、ｎ型ピラー層５まで達するように断面が矩形型形状を有する複数の溝１３を形成する。ここで、ピッチが同一になるように複数の溝１３が形成される。溝１３の形成は、例えばＲＩＥ（Reactive Ion Etching）法を用いる。その場合、ｐ型ピラー層２とｎ型ピラー層５に発生するダメージや表面汚染を除去する目的でＲＩＥ後処理が行われる。ここでは、トレンチゲートの横幅となる溝１３の幅をｎ型ピラー層５の横幅と等しく形成しているが、溝１３の幅をｎ型ピラー層５の横幅よりも広く、或いは狭く形成してもよい。
なお、これ以降、周知の技術を用いてトレンチゲート形成、ｎ型ソース形成、層間膜形成、電極形成などが行われパワーＭＯＳＦＥＴ７１が完成する。
ここで、本実施例のトレンチゲートパワーＭＯＳＦＥＴ７１と実施例１のプレーナ型パワーＭＯＳＦＥＴ７０を比較すると、パワーＭＯＳＦＥＴ７１ではｐ型ベース層３とゲート電極９の位置合わせズレが発生しない。このため、チャネル長のバラツキを抑制することができる。また、ｐ型ベース層３を浅く形成することが可能となり、チャネル長を短くし、チャネル抵抗を小さくすることができる。
上述したように、本実施例の半導体素子では、ｐ型ピラー層２とｎ型ピラー層５がｎ＋型基板１上に交互に周期的に形成され、スーパージャンクション構造となるピラー層が設けられる。ｐ型ピラー層２上には、シリコンエピタキシャル法により、深さ方向の９０％までの領域が一定な不純物濃度を有するｐ型ベース層３が設けられる。ｎピラー層５上と、ｐ型ベース層３の側面とには、ゲート絶縁膜８を介してゲート電極９が基板に埋設される。ｐ型ベース層３の上部の両側面部には、ｎ型ソース層４が設けられる。
このため、パワーＭＯＳＦＥＴ７１では、横方向のピッチを縮小化した場合でも、高温熱拡散によって発生するｐ型ピラー層２とｎ型ピラー層５の不純物濃度の打ち消しあいによる実効ピラー濃度の低下が抑制される。したがって、実効的な不純物濃度の低下を抑制でき、パワーＭＯＳＦＥＴ７１の高耐圧化を図りながら、オン抵抗の低下を達成することができる。また、ｐ型ベース層３とゲート電極９の位置合わせズレが発生しないのでチャネル長のバラツキを抑制することができる。更に、ｐ型ベース層３を浅く形成することが可能となり、チャネル長を短くし、チャネル抵抗を小さくすることができる。
なお、本実施例では、Ｎｃｈ型のスーパージャンクション構造を有するトレンチゲートパワーＭＯＳＦＥＴ７０に適用しているが、Ｐｃｈ型のスーパージャンクション構造を有するトレンチゲートパワーＭＯＳＦＥＴにも適用することができる。また、ゲート電極９の上部をｐ型ベース層３よりも高く形成しているが、ゲート電極９の上端をｐ型ベース層３と同じ高さに形成、或いはゲート電極をｐ型ベース層３よりも低く形成してもよい。
次に、本発明の実施例３に係る半導体素子について、図面を参照して説明する。図１８は半導体素子としてのパワーＭＯＳＦＥＴを示す断面図である。本実施例では、パワーＭＯＳＦＥＴのベース層、ソース層、及びドリフト層を高不純物濃度化している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１８に示すように、縦型パワーＭＯＳＦＥＴであるパワーＭＯＳＦＥＴ７２は、ｐ型ピラー層２とｎ型ピラー層５がドレイン層としてのｎ＋型基板１上の図中横方向に交互に周期的に形成されるピラー層を有する（スーパージャンクション構造）。また、ベース層、ソース層、及びドリフト層を高不純物濃度化している。
ｐ型ピラー層２上と、ｐ型ピラー層２と接するｎ型ピラー層５の上端部上にはｐ＋型ベース層３１が設けられる。ｎ型ピラー層５の上部の中央部上には、ｎ＋ドリフト層３２が設けられる。ｎ＋ドリフト層３２上と、ｎ＋ドリフト層３２に隣接するｐ＋型ベース層３１の上端部上には、ゲート絶縁膜８を介して制御電極としてのゲート電極９が設けられる。ゲート電極９は、側面及び上面部分が絶縁膜１０により分離される。ゲート電極９の両端部直下のｐ＋型ベース層３１の表面には、ｎ＋型ソース層３３が設けられる。ｎ＋型ソース層３３と隣接配置される他のゲート電極９に設けられるｎ＋型ソース層３３の間には、ｐ＋型ベース層３１が残置される。ｐ＋型ベース層３１、ｎ＋型ソース層３３、及び絶縁膜１０上には、ｐ＋型ベース層３１及びｎ＋型ソース層３３と電気的に接続される第２電極としてのソース電極７が設けられる。
ここで、ｐ＋型ベース層３１は実施例１のｐ型ベース層３よりもｐ型不純物が高濃度にドープされる。ｎ＋ドリフト層３２は実施例１のｎ型ピラー層５の上部領域に相当し、ｎ型不純物がｎ型ピラー層５よりも高濃度にドープされる。ｎ＋型ソース層３３は実施例１のｎ型ソース層４よりもｎ型不純物が高濃度にドープされる。
次に、パワーＭＯＳＦＥＴの製造方法について図１９乃至図２１を参照して説明する。図１９乃至図２１はパワーＭＯＳＦＥＴの製造工程を示す断面図である。
図１９に示すように、シリコンエピタキシャル成長法により、ｐ型ピラー層２及びｎ型ピラー層５上にｎ＋ドリフト層３２を形成する。ここで、ｎ＋ドリフト層３２の形成は、ｎ＋ドリフト層３２中の高濃度の不純物がｐ型ピラー層２及びｎ型ピラー層５に拡散されにくい比較的低温度のエピタキシャル成長条件を用いるのが好ましい。
次に、図２０に示すように、ｐ型ピラー層２上部のｎ＋ドリフト層３２と、ｎ型ピラー層５の上端部のｎ＋ドリフト層３２とをエッチングして断面が矩形型形状を有する複数の溝１４を形成する。ここで、ピッチが同一になるように複数の溝１４が形成される。溝１４の形成は、例えばＲＩＥ（Reactive Ion Etching）法を用いる。その場合、ｐ型ピラー層２、ｎ型ピラー層５、及びｎ＋ドリフト層３２に発生するダメージや表面汚染を除去する目的でＲＩＥ後処理が行われる。
続いて、図２１に示すように、選択エピタキシャル成長（ＳＥＧ：Selective Epitaxial Growth）により、溝１４の部分にｐ＋型ベース層３１を埋設する。ｐ＋型ベース層３１の形成は、ｎ＋ドリフト層３２上に絶縁膜を形成し、例えば、選択エピタキシャル成長（ＳＥＧ：Selective Epitaxial Growth）により形成する。その後、絶縁膜、ｎ＋ドリフト層３２、及びｐ＋型ベース層３１を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨し、平坦化する。
そして、ｐ＋型ベース層３１及びｎ＋ドリフト層３２上にゲート絶縁膜８とゲート電極９を積層形成し、レジスト膜をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりゲート電極９とゲート絶縁膜８をエッチングする。その後、レジスト膜の除去及びＲＩＥ後処理する。
続いて、レジスト膜をマスクとして、ｐ＋型ベース層３１の表面にｎ型不純物をイオン注入する。レジスト膜を除去後、このイオン注入層を熱処理により活性化させてｎ＋型ソース層３３を形成する。
なお、これ以降、周知の技術を用いて層間膜形成、電極形成などが行われパワーＭＯＳＦＥＴ７２が完成する。
上述したように、本実施例の半導体素子では、ｐ型ピラー層２とｎ型ピラー層５がｎ＋型基板１上に交互に周期的に形成され、スーパージャンクション構造となるピラー層が設けられる。ｐ型ピラー層２上と、ｐ型ピラー層２と接するｎ型ピラー層５の上側面部分には、シリコンエピタキシャル法により、深さ方向の９０％までの領域が一定な不純物濃度を有するｐ＋型ベース層３１が設けられる。ｎ型ピラー層５の中央部上には、シリコンエピタキシャル法により、ｎ＋型ドリフト層３２が設けられる。ｐ＋型ベース層３１とｎ＋型ドリフト層３２上には、ゲート絶縁膜８を介してゲート電極９が設けられる。ゲート電極９は、側面及び上面部分が絶縁膜１０により分離される。ゲート電極９の両端部直下のｐ＋型ベース層３１の表面には、ｎ＋型ソース層３３が設けられる。
このため、実施例１と同様な効果を有する。したがって、実効的な不純物濃度の低下を抑制でき、パワーＭＯＳＦＥＴ７２の高耐圧化を図りながら、低オン抵抗化を達成することができる。
次に、本発明の実施例４に係る半導体素子について、図面を参照して説明する。図２２は半導体素子としてのパワーＭＯＳＦＥＴを示す断面図である。本実施例では、パワーＭＯＳＦＥＴの終端部にｐ型ガードリング層及びｐ型リサーフ層を設けている。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図２２に示すように、縦型パワーＭＯＳＦＥＴであるパワーＭＯＳＦＥＴ７３の終端部には、ｎ−層２１上に、ｐ型ベース層３の側面及びｐ型ピラー層２の上部側面と接し、ｐ型ベース層３よりも深いｐ型ガードリング層４１がｐ型ベース層３の最外周端に沿って設けられる。ｐ型ガードリング層４１の外周には、ｎ−層２１上に、ｐ型ガードリング層４１の側面と接し、ｐ型ガードリング層４１よりも浅く、幅広なｐ型リサーフ層４２が設けられる。ｐ型リサーフ層４２はソース電極７と電気的に接続される。ｐ型ガードリング層４１は、ｐ型ピラー層２及びｎ型ピラー層５よりも先に形成される。
ここで、ｐ型ガードリング層４１及びｐ型リサーフ層４２を設けることにより、横方向に空乏層が伸び、ｐ型ベース層３の端部での電界集中が緩和され、高耐圧のパワーＭＯＳＦＥＴを実現することができる。なお、ｐ型ガードリング層４１及びｐ型リサーフ層４２の直下部分と、ｐ型リサーフ層４２よりも外周部のｎ−層２１部とをｐ型ピラー層２及びｎ型ピラー層５が交互に繰り返し形成されるスーパージャンクション構造にしてもよい。
上述したように、本実施例の半導体素子では、終端部のｎ−層２１上に、ｐ型ベース層３の側面及びｐ型ピラー層２の上部側面と接し、ｐ型ベース層３よりも深いｐ型ガードリング層４１がｐ型ベース層３の最外周端に沿って設けられる。ｐ型ガードリング層４１の外周には、ｎ−層２１上に、ｐ型ガードリング層４１の側面と接し、ｐ型ガードリング層４１よりも浅く、幅広なｐ型リサーフ層４２が設けられる。
このため、ｐ型ガードリング層４１及びｐ型リサーフ層４２により、横方向に空乏層が伸び、ｐ型ベース層３の端部での電界集中が緩和され、低オン抵抗を有する高耐圧のパワーＭＯＳＦＥＴ７３を実現することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例ではシリコン（Ｓｉ）を用いたＭＯＳＦＥＴに適用しているが、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体、或いはダイヤモンドなどのワイドバンドギャップを有する半導体に適用することができる。また、スーパージャンクション構造を有するＳＢＤ、ＳＩＴ、ＩＧＢＴなどにも適用することができる。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１導電型の半導体基板と、前記半導体基板上に設けられ、断面が短冊状の第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とが前記半導体基板の表面に沿って横方向に交互に形成されるピラー層と、前記半導体基板に電気的に接続される第１の主電極と、前記第２半導体ピラー層の表面に設けられる第２導電型の半導体ベース層と、前記半導体ベース層の表面に設けられる第１導電型の半導体層と、前記半導体ベース層と前記半導体層に接するように設けられる第２の主電極と、前記半導体層と前記第１半導体ピラー層に亘る領域にゲート絶縁膜を介して設けられる制御電極とを具備し、前記半導体層と前記第１半導体ピラー層の間に縦方向にチャネルが形成され、前記半導体ベース層は横方向及び縦方向の不純物プロファイルが一定な領域を有することを特徴とする半導体素子。
（付記２） 前記半導体ベース層のプロファイルは複数のピークを有し、前記半導体ベース層の表面から深さの（１／２）までの間でのピーク濃度が前記半導体ベース層表面の濃度の９０％以上である付記１に記載の半導体素子。
（付記３） バレー濃度がピーク濃度の１０％以上である付記２に記載の半導体素子。
（付記４） 前記半導体ベース層の深さは、前記半導体ベース層に隣接配置される素子終端部のガードリング層の深さよりも浅い付記１乃至３のいずれかに記載の半導体素子。
本発明の実施例１に係るパワーＭＯＳＦＥＴを示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴのベース層の不純物プロファイルを示す図。 本発明の実施例１に係る実効ピラー濃度と拡散長の関係を示す図。 本発明の実施例１に係る高加速イオン注入法を用いた場合のベース層の不純物プロファイルを示す図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの終端部を示す断面図。 本発明の実施例１に係るパワーＭＯＳＦＥＴの終端部の製造工程を示す断面図。 本発明の実施例２に係るパワーＭＯＳＦＥＴを示す断面図。 本発明の実施例２に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例２に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例３に係るパワーＭＯＳＦＥＴを示す断面図。 本発明の実施例３に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例３に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例３に係るパワーＭＯＳＦＥＴの製造工程を示す断面図。 本発明の実施例４に係るパワーＭＯＳＦＥＴを示す断面図。
符号の説明
１ ｎ＋型基板
２ ｐ型ピラー層
３ ｐ型ベース層
４ ｎ型ソース層
５ ｎ型ピラー層
６ ドレイン電極
７ ソース電極
８ ゲート絶縁膜
９ ゲート電極
１０、２３ 絶縁膜
１１〜１４ 溝
２１ ｎ−層
２２ ｐ型ガードリング層
２４ ガードリング電極
３１ ｐ＋型ベース層
３２ ｎ＋型ドリフト層
３３ ｎ＋型ソース層
４１ ｐ型ガードリング層
４２ ｐ型リサーフ層
７０〜７３ パワーＭＯＳＦＥＴ

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に設けられ、断面が短冊状の第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とが前記半導体基板の表面に沿って横方向に交互に形成されるピラー層と、
    前記半導体基板に電気的に接続される第１の主電極と、
    前記第２半導体ピラー層の表面に設けられる第２導電型の半導体ベース層と、
    前記半導体ベース層の表面に設けられる第１導電型の半導体層と、
    前記半導体ベース層と前記半導体層に接するように設けられる第２の主電極と、
    前記半導体層と前記第１半導体ピラー層に亘る領域にゲート絶縁膜を介して設けられる制御電極と、
    を具備し、前記半導体ベース層は横方向及び縦方向の不純物プロファイルが一定な領域を有することを特徴とする半導体素子。
  2. 前記第１半導体ピラー層の濃度と前記第２半導体ピラー層の濃度に対して、実効ピラー濃度が５０％以上となる領域が前記第１半導体ピラー層及び前記第２半導体ピラー層に設けられることを特徴とする請求項１に記載の半導体素子。
  3. 前記半導体ベース層の表面から深さの（１／２）までの濃度が、前記半導体ベース表面の濃度の９０％以上であることを特徴とする請求項１又は２に記載の半導体素子。
  4. 前記半導体ベース層は、互いに異なるピークを有するプロファイルが複数設けられることを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子。
  5. 前記半導体ベース層の表面から深さの（１／２）までの間での複数のピーク濃度が、それぞれ前記半導体ベース層表面の濃度の９０％以上であることを特徴とする請求項４に記載の半導体素子。
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