JP2007300034A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】ピラー領域の微細化に有効な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】ｎ型ピラー領域と、ｎ型ピラー領域に隣接して設けられたｐ型ピラー領域と、ｐ型ピラー領域の上に設けられたベース領域と、ベース領域の表層部に設けられたソース領域と、トレンチと、トレンチの内壁面に設けられた絶縁膜と、絶縁膜を介してトレンチの内部に埋め込まれた制御電極と、ソース電極と、ドレイン電極と、を備え、ｐ型ピラー領域の不純物濃度は、ソース電極からドレイン電極に向かう方向の略中間部分までは略一定であり、その略中間部分からドレイン電極に向かって徐々に減少している。
【選択図】図１

Description

本発明は、いわゆるスーパージャンクション構造を有する半導体装置及び半導体装置の製造方法に関する。

従来より、パワーエレクトロニクス用途に適したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている。そのパワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）の電気抵抗に大きく依存する。ドリフト層の電気抵抗は、ドリフト層の不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、ドリフト層の不純物濃度が高くなると、ドリフト層とベース領域とのｐｎ接合部から広がる空乏層の幅が狭くなり、より低い電圧でシリコンの最大電界強度に達するため素子耐圧が低くなる。このため、ドリフト層の不純物濃度は、耐圧に応じて決まる限界以上には上げることができない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係がある。このトレードオフ関係は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオード、バイポーラトランジスタにおいても同様に成立する。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向とが異なる横型半導体素子についても共通である。このトレードオフを改善することは、低消費電力のパワー用途半導体装置を提供しようとする場合に重要である。素子耐圧とオン抵抗との間のトレードオフ関係には素子材料により決まる限界があり、この限界を越えることが低オン抵抗のパワー用途半導体装置実現への道である。

この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層に「スーパージャンクション構造」と呼ばれる縦長短冊状のｐ型ピラー領域とｎ型ピラー領域とを電流経路に対して水平方向に交互に並列させた構造が知られている。スーパージャンクション構造は、ｐ型ピラー領域とｎ型ピラー領域に含まれる不純物量を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、オン時には高濃度にドープされたｎ型ピラー領域を通してドリフト電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。

このようなスーパージャンクション構造において、ｐ型ピラー領域とｎ型ピラー領域との不純物量の差（アンバランス量）に対する耐圧低下を抑えてプロセスマージンを広げるべく、ｐ型ピラー領域の不純物濃度を、上部（ソース電極側）ではｎ型ピラー領域よりも大とし、下部（ドレイン電極側）ではｎ型ピラー領域よりも小としつつ、ソース電極からドレイン電極に向かう方向において徐々に小さくなる濃度勾配にすることが開示されている（特許文献１）。

スーパージャンクション構造を有するパワーＭＯＳＦＥＴのオン抵抗と耐圧とのトレードオフを改善するためには、ｎチャネル素子の場合、電流経路であるｎ型ピラー領域の不純物濃度を増加させてオン抵抗を低減させつつ、オフ時には高濃度でもピラー領域を空乏化させるためにｐ／ｎピラー領域を微細に形成することが要求される。つまり、現状よりもさらに高アスペクト比のｐ／ｎピラー領域を形成する技術が求められる。併せて、ｎ型ピラー領域の幅が５（μｍ）以下に狭くなる構造においては、ＭＯＳ部のセルピッチの縮小が要求される。現状、一般的なＤＭＯＳ（double diffused MOS）のプレーナゲート構造では、セルピッチを１０（μｍ）以下に形成することは困難である。このため、微細なｐ／ｎピラー領域に対してチャネル密度を追従させるためには、ＭＯＳ部の構造として、より微細化可能なトレンチゲート構造を採用することが考えられる（例えば、特許文献２参照）。現在の技術では、トレンチゲートの幅を０．５（μｍ）以下とすることが可能であるため、ｎ型ピラー領域の幅が５（μｍ）（すなわち、１０（μｍ）のセルピッチの半分がｎ型ピラー領域と仮定した場合）であっても、各ｎ型ピラー領域に十分にトレンチゲートを配置することが可能となり、ｐ／ｎピラー領域の微細化に対してチャネル密度が十分追従可能である。

ＭＯＳ部にトレンチゲート構造を採用しつつｐ／ｎピラー領域を微細化した構造において、特許文献１に開示されたようにプロセスマージンを広げるために、ｐ型ピラー領域の不純物濃度に勾配をつける、すなわちピラー領域上部（ソース電極側）で、ｎ型ピラー領域に対してｐ型ピラー領域の不純物濃度を大（ｐピラーリッチ）とすると、ｎ型ピラー領域が微細であることもあって、ｎ型ピラー領域へ空乏層が延びやすく、チャネルからｎ型ピラー領域に電子が供給される際の広がり抵抗が増大してしまう。また、オフ時には、トレンチゲートからの空乏層もｎ型ピラー領域に広がるため、ｐ／ｎピラー領域をすべて一定な不純物濃度とした場合にも、ピラー領域上部ではｎ型ピラー領域へ空乏層が延びやすい傾向にあり、ピラー領域微細化の妨げになりやすい。
特許第３６３４８３０号公報 特開２００５−１０１５６０号公報

本発明は、ピラー領域の微細化に有効な半導体装置及び半導体装置の製造方法を提供する。

本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた複数の第１導電型の第１の半導体ピラー領域と、前記第１の半導体ピラー領域に隣接して、前記半導体層の主面上に設けられた複数の第２導電型の第２の半導体ピラー領域と、前記半導体層の前記主面とは反対側の面に設けられた第１の主電極と、前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、前記第２の半導体領域の上に設けられた第２の主電極と、前記第１の半導体領域及び前記第２の半導体領域に隣接し、前記第２の半導体領域の表面側から前記第１の半導体ピラー領域に達するトレンチと、前記トレンチの内壁面に設けられた絶縁膜と、前記絶縁膜を介して前記トレンチの内部に埋め込まれた制御電極と、を備え、前記第２の半導体ピラー領域の幅に対して中心部における縦方向の不純物濃度は、前記第２の主電極から前記第１の主電極に向かう方向の略中間部分までは一定であり、前記略中間部分から前記第１の主電極に向かって徐々に減少していることを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、第１導電型の第１の半導体層の主面側からエッチングを複数回に分けて行い、前記主面側から深くなるにつれて段階的に幅が狭くなるトレンチを形成する工程と、前記トレンチ内に第２導電型の第２の半導体層を埋め込む工程と、前記第２の半導体層の表層部に第２導電型の第１の半導体領域を形成する工程と、前記第１の半導体領域の表層部に第１導電型の第２の半導体領域を形成する工程と、前記第１の半導体層の前記主面の反対側に第１の主電極を形成する工程と、前記第２の半導体領域に接する第２の主電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、ピラー領域の微細化に有効な半導体装置及び半導体装置の製造方法が提供される。

以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では、例えば、第１導電型をｎ型、第２導電型をｐ型として説明する。また、各図面中の同一部分には同一符号を付している。

［第１の実施形態］
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、図１（ｂ）は、同半導体装置における深さ方向の不純物濃度変化を表す模式図である。
図２は、同半導体装置における要部平面構造を例示する模式図である。

例えば、高不純物濃度のｎ^＋型シリコンからなる半導体層１の主面上に、ｎ型シリコンからなる第１の半導体ピラー領域２（以下、単に「ｎ型ピラー領域」とも称する）と、ｐ型シリコンからなる第２の半導体ピラー領域３（以下、単に「ｐ型ピラー領域」とも称する）とが、ストライプ状に並列して設けられている。

ｎ型ピラー領域２とｐ型ピラー領域３は、いわゆるスーパージャンクション構造を構成している。すなわち、ｎ型ピラー領域２とｐ型ピラー領域３は互いに隣接してｐｎ接合部を形成している。

このようなスーパージャンクション構造は、例えば、高抵抗のエピタキシャル成長層に選択的にｎ型とｐ型の埋込層をイオン注入及び拡散によって形成した後、さらにその上に高抵抗のエピタキシャル成長層を積み増して、その高抵抗層に、再び選択的にｎ型とｐ型の埋込層をイオン注入及び拡散によって形成するというプロセスを複数回繰り返すことで得られる。あるいは、ｎ型半導体層中にトレンチを形成し、そのトレンチにｐ型半導体層の埋込成長を行う方法によっても得られる。

ｐ型ピラー領域３の上には、ｐ型シリコンからなるベース領域（第１の半導体領域）５が、ｐ型ピラー領域３に接して設けられている。ベース領域５の一部は、ｎ型ピラー領域２の上面に対してｐｎ接合している。ベース領域５の表層部には、ｎ^＋型シリコンからなるソース領域（第２の半導体領域）６が選択的に設けられている。また、ベース領域５の表層部において、ソース領域６とソース領域６との間の部分には、Ｐ^＋型ベース領域７が設けられている。

ソース領域６の表面側からｎ型ピラー領域２に向けてトレンチＴが形成されている。トレンチＴは、ソース領域６およびベース領域５に隣接し、トレンチＴの底部はｎ型ピラー領域２に達している。トレンチＴの内部には、絶縁膜８を介して、例えばポリシリコンからなるゲート電極（制御電極）４が埋め込まれている。

トレンチＴ、ゲート電極４、およびソース領域６の一部分の上には、絶縁膜９が設けられている。絶縁膜９の間の、ソース領域６及びＰ^＋型ベース領域７の表面上には、ソース電極（第２の主電極）１２が設けられている。ソース電極１２は、ソース領域６及びＰ^＋型ベース領域７に接している。また、ｎ^＋型半導体層１の主面の反対側の面には、ドレイン電極（第１の主電極）１１が設けられている。

ゲート電極４に所定の電圧が印加されると、ベース領域５において絶縁膜８を介してゲート電極４に対向している部分にチャネルが形成され、ソース領域６とｎ型ピラー領域２とが導通する。その結果、ソース領域６、ｎ型ピラー領域２、ｎ^＋型半導体層１を介して、ドレイン電極１１とソース電極１２間に主電流経路が形成され、それら電極１１、１２間はオン状態とされる。

図１（ｂ）に、ｐ型ピラー領域３の深さ方向（ソース電極１２からドレイン電極１１に向かう方向）の不純物濃度プロファイル（太線の実線）と、ｎ型ピラー領域２の深さ方向（ソース電極１２からドレイン電極１１に向かう方向）の不純物濃度プロファイル（点線）を表す。なお、ここでの「不純物濃度」は、各ピラー領域の幅に対して中心部における縦方向の不純物濃度を表す。

図１（ｂ）に表されるように、本実施形態では、ｐ型ピラー領域３の不純物濃度は、ソース電極１２からドレイン電極１１に向かう方向の略中間部分までは略一定であり、この略中間部分からドレイン電極１１に向かって徐々に減少している。ｎ型ピラー領域２の不純物濃度は、ソース電極１２からドレイン電極１１に向かう方向で略一定である。ｎ型ピラー領域２及びｐ型ピラー領域３の上部（ソース電極１２側の部分）から、ｐ型ピラー領域３の不純物濃度が下がり始めた部分の間では、ｐ型ピラー領域３の方が、ｎ型ピラー領域２よりも不純物濃度がわずかに高い。ｎ型ピラー領域２及びｐ型ピラー領域３の下部（ドレイン電極１１側の部分）では、ｎ型ピラー領域２の方がｐ型ピラー領域３よりも不純物濃度は高くなっている。

すなわち、深さ方向の略中間部から下部（ドレイン電極１１側）にかけての部分のみｐ型ピラー領域３の不純物濃度に勾配をつけて、上部（ソース電極１２側）から前記略中間部にかけては、ｐ型ピラー領域３の不純物濃度に勾配をつけずに略一定としているため、ピラー領域の上部（ソース電極１２側）において、ｎ型ピラー領域２に対してｐ型ピラー領域３が高濃度になるｐピラーリッチの程度が抑制される。これにより、ピラー領域を微細化した場合であっても、ｎ型ピラー領域２への空乏層の広がりを抑制でき、チャネルとｎ型ピラー領域２との間の電子の広がり抵抗を低減できる。

電流経路であるｎ型ピラー領域２の不純物濃度を高めてオン抵抗の低減を図っても、ｎ型ピラー領域２及びｐ型ピラー領域３を微細化することで、オフ時には完全空乏化しやすく、すなわち、オン抵抗と耐圧とのトレードオフを改善することができる。

また、ソース電極１２からドレイン電極１１に向かう方向の略中間部分以降は、前述した特許文献１と同様に、ｐ型ピラー領域３の不純物濃度は、その略中間部分からドレイン電極１１に向かって徐々に減少する濃度勾配であるため、ｐ型ピラー領域３とｎ型ピラー領域２との不純物量の差（アンバランス量）に対する耐圧低下を抑えてプロセスマージンを広く確保できる。

また、その略中間部分以降においては、ｐ型ピラー領域３とｎ型ピラー領域２との不純物濃度アンバランスが大きくなるため、オフ時の電界集中はその略中間部分付近で最大となり、ｐ型ピラー領域３及びｎ型ピラー領域２のそれぞれの不純物濃度を深さ方向で略一定にした場合に比べて、曲率が大きく電界が集中しやすいトレンチゲート底部付近への電界集中が緩和され、ゲート絶縁膜８へのキャリア注入等が抑制され信頼性が向上する。

以下、本発明の他の実施形態について説明する。なお、前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。

［第２の実施形態］
図３（ａ）は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、図３（ｂ）は、同半導体装置における深さ方向の不純物濃度変化を表す模式図である。

本実施形態においても、ｐ型ピラー領域３の不純物濃度は、第１の実施形態と同様、ソース電極１２からドレイン電極１１に向かう方向の略中間部分までは略一定であり、この略中間部分からドレイン電極１１に向かって徐々に減少している。なお、本実施形態においても、「不純物濃度」は、各ピラー領域の幅に対して中心部における縦方向の不純物濃度を表す。

そして、第１の実施形態と異なる点は、ベース領域５及びトレンチＴに接するｎ型ピラー領域２の上部２ａの不純物濃度を、ｎ型ピラー領域２の他の部分よりも高濃度にしている。すなわち、ｎ型ピラー領域２において、トレンチＴとｐ型ピラー領域３との間の部分２ａが他の部分よりも高不純物濃度となっている。その部分２ａの不純物濃度は、この部分２ａに隣接するｐ型ピラー領域３の上部の不純物濃度よりも高くなっている。ｎ型ピラー領域２において高不純物濃度の部分（上部）２ａ以外の部分は、第１の実施形態と同様に、略一定な不純物濃度となっている。

ｎ型ピラー領域２の上部２ａの不純物濃度を高めることにより、チャネルとｎ型ピラー領域２との間の電子の広がり抵抗を低減して、オン抵抗を低減できる。

［第３の実施形態］
図４（ａ）は、本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、図４（ｂ）は、同半導体装置における深さ方向の不純物濃度変化を表す模式図である。なお、本実施形態においても、「不純物濃度」は、各ピラー領域の幅に対して中心部における縦方向の不純物濃度を表す。

本実施形態においても、ｐ型ピラー領域３の不純物濃度は、第１の実施形態と同様、ソース電極１２からドレイン電極１１に向かう方向の略中間部分までは略一定であり、この略中間部分からドレイン電極１１に向かって徐々に減少している。そして、ｎ型ピラー領域２の不純物濃度の深さ方向のプロファイルが第１の実施形態と異なる。

ｎ型ピラー領域２の不純物濃度は、ソース電極１２からドレイン電極１１に向かう方向の略中間部分まで徐々に減少し、その略中間部分からドレイン電極１１に向かって徐々に増大している。ｎ型ピラー領域２及びｐ型ピラー領域３の上部（ソース電極１２側の部分）では、ｎ型ピラー領域２の方がｐ型ピラー領域３よりも不純物濃度が高い。同様に、ｎ型ピラー領域２及びｐ型ピラー領域３の下部（ドレイン電極１１側の部分）では、ｎ型ピラー領域２の方がｐ型ピラー領域３よりも不純物濃度が高い。ｎ型ピラー領域２の不純物濃度は、ソース電極１２からドレイン電極１１に向かう方向の略中間部分で最小であり、且つこの略中間部分では、ｎ型ピラー領域２よりもｐ型ピラー領域３の方が不純物濃度は高くなっている。

本実施形態によれば、ソース電極１２からドレイン電極１１に向かう方向の略中間部分で、ｐ型ピラー領域３とｎ型ピラー領域２との不純物濃度アンバランスが大きくなるため、オフ時の電界集中はその略中間部分付近で最大となり、曲率が大きく電界が集中しやすいトレンチゲート底部付近への電界集中が緩和され、ゲート絶縁膜８へのキャリア注入等が抑制され信頼性が向上する。

［第４の実施形態］
図５は、本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。

例えば、高不純物濃度のｎ^＋型シリコンからなる半導体層２１の主面上に、ｎ型シリコンからなるｎ型ピラー領域（第１の半導体ピラー領域）２２と、ｐ型シリコンからなるｐ型ピラー領域（第２の半導体ピラー領域）２３とが、ストライプ状に並列して設けられている。ｎ型ピラー領域２２とｐ型ピラー領域２３は、いわゆるスーパージャンクション構造を構成している。すなわち、ｎ型ピラー領域２２とｐ型ピラー領域２３は互いに隣接してｐｎ接合部を形成している。

ｐ型ピラー領域２３の幅（ｎ型ピラー領域２２とｐ型ピラー領域２３とが並列された方向の幅）は、ソース電極（第２の主電極）３２からドレイン電極（第１の主電極）３１に向かって段階的に狭くなっている。すなわち、ｐ型ピラー領域２３は、深くなるにつれてその幅が段階的に狭くなっている。これとは逆に、ｐ型ピラー領域２３に隣接するｎ型ピラー領域２２の幅は、ソース電極３２からドレイン電極３１に向かって（深くなるにつれて）段階的に広くなっている。

本実施形態では、例えば、ｎ型ピラー領域２２とｐ型ピラー領域２３との接合部における深さ方向の略中間部分（ソース電極３２からドレイン電極３１に向かう方向の略中間部分）に段部が形成されている。なお、図５に例示される具体例では、ｎ型ピラー領域２２及びｐ型ピラー領域２３のそれぞれの幅を、２段階に変えているが。３段階以上に変えてもよい。

ｐ型ピラー領域２３の上には、ｐ型シリコンからなるベース領域（第１の半導体領域）２５が、ｐ型ピラー領域２３に接して設けられている。また、ベース領域２５は、ｎ型ピラー領域２２の上部に隣接している。ベース領域２５の表層部には、ｎ^＋型シリコンからなるソース領域（第２の半導体領域）２６が選択的に設けられている。また、ベース領域２５の表層部において、ソース領域２６とソース領域２６との間の部分には、Ｐ^＋型ベース領域２７が設けられている。

ｎ型ピラー領域２３から、ベース領域２５を経てソース領域２６に至る部分の上には、絶縁膜２８が設けられている。絶縁膜２８の上には、ゲート電極（制御電極）２４が設けられている。ゲート電極２４を覆うようにして絶縁膜２９が設けられている。

ソース領域２６の一部、およびベース領域２５におけるソース領域２６間の部分の上には、ソース電極（第２の主電極）３２が設けられ、ソース領域２６はソース電極３２に電気的に接続されている。ｎ^＋型半導体層２１の主面の反対側の面には、ドレイン電極（第１の主電極）３１が設けられている。

ゲート電極２４に所定の電圧が印加されると、その下のベース領域２５の表面付近にチャネルが形成され、ソース領域２６とｎ型ピラー領域２２とが導通する。その結果、ソース領域２６、ｎ型ピラー領域２２、ｎ^＋型半導体層２１を介して、ドレイン電極３１とソース電極３２間に主電流経路が形成され、それら電極３１、３２間はオン状態とされる。

次に、本実施形態に係る半導体装置の製造方法の一例について説明する。
図６〜図８は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。

まず、図６（ａ）に表すように、主面の反対側の面にｎ^＋型半導体層２１が形成された第１の半導体層（例えばｎ型シリコンからなる）３５の主面上に、レジスト３７を用いて例えば酸化シリコンからなるマスク３６をパターニング形成する。なお、ｎ^＋型半導体層２１の裏面にはドレイン電極３１が形成されているが、このドレイン電極３１の形成は、後の工程で行ってもよい。

次に、マスク３６を用いて、例えばＲＩＥ（Reactive Ion Etching）法により、第１の半導体層３５をエッチングする。このエッチングは、第１の半導体層３５の途中（例えば主面側から略中間部分）まで行われ、図６（ｂ）に表すように、第１の半導体層３５の主面側から略中間部分に至る複数のトレンチＴ１が形成される。

次に、図６（ｃ）に表すように、マスク３６を残した状態で、例えば熱酸化法により、トレンチＴ１の内壁面（側壁面及び底面）に絶縁膜（酸化膜）３８を形成する。

次に、マスク３６及び絶縁膜３８が形成された状態で、トレンチＴ１より下方の第１の半導体層３５を例えばＲＩＥ法によりエッチングする。これにより、図７（ａ）に表すように、トレンチＴ１の底面の絶縁膜３８が除去されると共に、第１の半導体層３５に、トレンチＴ１とつながるトレンチＴ２が形成される。

次に、マスク３６及びトレンチＴ１の側壁面に形成された絶縁膜３８を除去する。これにより、図７（ｂ）に表すように、開口部から底部に向かって段階的に幅が狭くされた段付き形状のトレンチＴ３が形成される。また、トレンチＴ３とは逆に、開口部から底部部に向かって段階的に幅が広くされた段付き形状のｎ型ピラー領域２２が、トレンチＴ３に隣接して形成される。

次に、図８（ａ）に表すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、トレンチＴ３内を埋め込むように全面に第２の半導体層（例えばｐ型シリコンからなる）３９を堆積させる。この後、図８（ｂ）に表すように、トレンチＴ３より上の第２の半導体層３９を、例えばエッチバックまたは研磨して平坦化すると共にｎ型ピラー領域２２の上面を露出させる。これにより、ｎ^＋型半導体層２１の主面に対して略平行な幅方向に、交互に隣接して並列されたｎ型ピラー領域２２及びｐ型ピラー領域２３からなるスーパージャンクション構造が得られる。

この後、ゲート絶縁膜２８及びゲート電極２４を形成した後、これらをマスクとしてイオン注入を行い、さらに注入されたイオンの拡散を行い、ｐ型ピラー領域２３の表層部にｐ型ベース領域２５を形成する。この後、ベース領域２５の表層部に、選択的にｎ^＋型ソース領域２６、ｐ^＋型ベース領域２７を形成し、さらにこれらに接するソース電極３２が形成される。

スーパージャンクション構造を有する半導体装置において、例えば、ｐ／ｎの各ピラー領域の繰り返しの最小寸法（セルピッチ）が５（μｍ）の場合で、耐圧ＶＢ＝３００（Ｖ）を実現するためには、ｐ／ｎの各ピラー領域の厚さは１７（μｍ）程度必要とされる。セルピッチの片側半分をｐ型ピラー領域が占めるとすると、アスペクト比が６〜８程度のｐ型ピラー領域を形成する必要がある。このような幅が狭く高アスペクト比の半導体領域を形成するためには、例えばエピタキシャル成長層の表面側から深いトレンチを形成し、このトレンチ内をエピタキシャル成長層と異なる導電型の半導体で埋め込む方法がある。しかし、この場合、トレンチが高アスペクト比であるため、トレンチ内への半導体の充填性に難がある。すなわち、トレンチ内が半導体で完全に充填される前に、トレンチの開口部付近の側壁への付着量が増大して開口を塞いでしまうことが起こりやすい。

これに対して本実施形態では、ｐ型ピラー領域２３を埋め込むためのトレンチを２回に分けたエッチングにより形成して、開口部側がより幅広の段付き形状のトレンチとするため、そのトレンチ内にｐ型ピラー領域２３を埋め込む際に、トレンチ開口付近における閉塞を抑制して、トレンチ内へのｐ型ピラー領域２３の充填性を良くすることができる。これにより、ピラー領域が微細化してトレンチが高アスペクト比となった場合でも、トレンチ内へのｐ型ピラー領域２３の充填不良を防いで、信頼性を確保できる。

なお、スーパージャンクション構造を量産性良く形成する方法として、高抵抗のエピタキシャル成長層に選択的にｎ型とｐ型の埋込層をイオン注入と拡散によって形成する工程を複数回繰り返す方法がある。しかし、この場合、ｎ型とｐ型の埋込層の上に積み増しする高抵抗エピタキシャル成長層を、この高抵抗エピタキシャル成長層に形成するｎ型、ｐ型層と、先の工程で高抵抗エピタキシャル成長層に形成した下層のｎ型、ｐ型層とが接続可能な程度の厚さに形成しなくてはならないため、高アスペクト比とするためには、拡散時間の長時間化や、エピタキシャル成長とイオン注入の工程回数の増大をまねく。

［第５の実施形態］
図９は、本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。なお、本実施形態においても、「不純物濃度」は、各ピラー領域の幅に対して中心部における縦方向の不純物濃度を表す。

本実施形態は、第１〜第３の実施形態のいずれかに第４の実施形態を適用した実施形態である。すなわち、ｐ型ピラー領域４３の不純物濃度は、ソース電極１２からドレイン電極１１に向かう方向の略中間部分までは略一定であり、この略中間部分からドレイン電極１１に向かって徐々に減少しており、なおかつ、ｐ型ピラー領域４３の幅（ｐ型ピラー領域４３が埋め込まれるトレンチの幅）は、ソース電極１２からドレイン電極１１に向かって段階的に狭くなっている。

したがって、本実施形態においても、ｐ型ピラー領域４３が微細化してトレンチが高アスペクト比となった場合でも、そのトレンチ内へのｐ型ピラー領域４３の充填不良を防いで、信頼性を確保できる。また、ソース電極１２側におけるｐピラーリッチを抑制して、チャネルとｎ型ピラー領域４２との間の電子の広がり抵抗を低減できる。さらに、ソース電極１２からドレイン電極１１に向かう方向の略中間部分以降は、ｐ型ピラー領域４３の不純物濃度は、その略中間部分からドレイン電極１１に向かって徐々に減少する濃度勾配であるため、ｐ型ピラー領域４３とｎ型ピラー領域４２との不純物量の差（アンバランス量）に対する耐圧低下を抑えてプロセスマージンを広く確保できる。

また、ソース電極１２からドレイン電極１１に向かう方向の略中間部分には、電界が集中しやすい段部が形成されているため、トレンチゲート底部付近への電界集中が緩和され、ゲート絶縁膜８へのキャリア注入等が抑制され信頼性が向上する。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

前述した具体例では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。

また、トレンチゲートやスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状にしてもよい。

また、ＭＯＳＦＥＴに限らず、ＭＯＳＦＥＴとショットキーバリアダイオードとを混載した半導体装置、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置にも本発明は適用可能である。

（ａ）は、本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、（ｂ）は、同半導体装置における深さ方向の不純物濃度変化を表す模式図である。 同半導体装置における要部平面構造を例示する模式図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、（ｂ）は、同半導体装置における深さ方向の不純物濃度変化を表す模式図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、（ｂ）は、同半導体装置における深さ方向の不純物濃度変化を表す模式図である。 本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。 同第４の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。

符号の説明

１…ｎ^＋型半導体層、２…ｎ型ピラー領域（第１の半導体ピラー領域）、２ａ…ｎ^＋型領域、３…ｐ型ピラー領域（第２の半導体ピラー領域）、４…ゲート電極（制御電極）、５…ｐ型ベース領域（第１の半導体領域）、６…ｎ^＋型ソース領域（第２の半導体領域）、７…ｐ^＋型ベース領域、８，９…絶縁膜、１１…ドレイン電極（第１の主電極）、１２…ソース電極（第２の主電極）、２１…ｎ^＋型半導体層、２２…ｎ型ピラー領域（第１の半導体ピラー領域）、２３…ｐ型ピラー領域（第２の半導体ピラー領域）、２４…ゲート電極（制御電極）、２５…ｐ型ベース領域（第１の半導体領域）、２６…ｎ^＋型ソース領域（第２の半導体領域）、２７…ｐ^＋型ベース領域、２８，２９…絶縁膜、３１…ドレイン電極（第１の主電極）、３２…ソース電極（第２の主電極）、３５…第１の半導体層、３９…第２の半導体層、４２…ｎ型ピラー領域（第１の半導体ピラー領域）、４３…ｐ型ピラー領域（第２の半導体ピラー領域）

Claims (5)

1. 第１導電型の半導体層と、
   前記半導体層の主面上に設けられた複数の第１導電型の第１の半導体ピラー領域と、
   前記第１の半導体ピラー領域に隣接して、前記半導体層の主面上に設けられた複数の第２導電型の第２の半導体ピラー領域と、
   前記半導体層の前記主面とは反対側の面に設けられた第１の主電極と、
   前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
   前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、
   前記第２の半導体領域の上に設けられた第２の主電極と、
   前記第１の半導体領域及び前記第２の半導体領域に隣接し、前記第２の半導体領域の表面側から前記第１の半導体ピラー領域に達するトレンチと、
   前記トレンチの内壁面に設けられた絶縁膜と、
   前記絶縁膜を介して前記トレンチの内部に埋め込まれた制御電極と、
   を備え、
   前記第２の半導体ピラー領域の幅に対して中心部における縦方向の不純物濃度は、前記第２の主電極から前記第１の主電極に向かう方向の略中間部分までは略一定であり、前記略中間部分から前記第１の主電極に向かって徐々に減少していることを特徴とする半導体装置。
2. 前記第１の半導体ピラー領域において、前記トレンチと前記第２の半導体ピラー領域との間の部分の不純物濃度は他の部分よりも高いことを特徴とする請求項１記載の半導体装置。
3. 前記第１の半導体ピラー領域の不純物濃度は、前記第２の主電極から前記第１の主電極に向かう方向の略中間部分で最も低く、且つ前記第２の半導体ピラー領域の不純物濃度よりも低いことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第２の半導体ピラー領域の幅は、前記第２の主電極から前記第１の主電極に向かって段階的に狭くなっていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 第１導電型の第１の半導体層の主面側からエッチングを複数回に分けて行い、前記主面側から深くなるにつれて段階的に幅が狭くなるトレンチを形成する工程と、
   前記トレンチ内に第２導電型の第２の半導体層を埋め込む工程と、
   前記第２の半導体層の表層部に第２導電型の第１の半導体領域を形成する工程と、
   前記第１の半導体領域の表層部に第１導電型の第２の半導体領域を形成する工程と、
   前記第１の半導体層の前記主面の反対側に第１の主電極を形成する工程と、
   前記第２の半導体領域に接する第２の主電極を形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
   

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