CN105390548B - 有场电极结构单元场和终止结构间终止台面的半导体器件 - Google Patents

有场电极结构单元场和终止结构间终止台面的半导体器件 Download PDF

Info

Publication number
CN105390548B
CN105390548B CN201510538067.5A CN201510538067A CN105390548B CN 105390548 B CN105390548 B CN 105390548B CN 201510538067 A CN201510538067 A CN 201510538067A CN 105390548 B CN105390548 B CN 105390548B
Authority
CN
China
Prior art keywords
field
unit
table top
termination
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510538067.5A
Other languages
English (en)
Other versions
CN105390548A (zh
Inventor
D.拉福雷
R.西米尼克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN105390548A publication Critical patent/CN105390548A/zh
Application granted granted Critical
Publication of CN105390548B publication Critical patent/CN105390548B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及有场电极结构单元场和终止结构间终止台面的半导体器件。半导体器件（500）包括具有多个场电极结构（160）和单元台面（170）的单元场（610）。场电极结构（160）成行布置。单元台面（170）将相邻的那些场电极结构（160）彼此分离。每一个场电极结构（160）包括场电极（165）和将场电极（165）与半导体本体（100）分离的场电介质（161）。终止结构（180）围绕单元场（610），从第一表面（101）延伸到半导体本体（100）中，并且包括终止电极（185）和将终止电极（185）与半导体本体（100）分离的终止电介质（181）。终止和场电介质（161,181）具有相同厚度。宽于单元台面（170）的终止台面（190）将终止结构（180）与单元场（610）分离。

Description

有场电极结构单元场和终止结构间终止台面的半导体器件
技术领域
本发明涉及有场电极结构单元场和终止结构间终止台面的半导体器件。
背景技术
基于IGFET（绝缘栅场效应晶体管）单元的功率半导体器件典型地是具有半导体管芯的前侧的第一表面与后侧的第二表面之间的负载电流流动的垂直器件。在阻断模式中，从前侧延伸到半导体管芯中的条形补偿结构耗尽形成于条形补偿结构之间的半导体台面。补偿结构允许半导体台面中的较高掺杂剂浓度而不会不利地影响阻断性能。较高掺杂剂浓度继而减小器件的接通状态电阻。典型地，终止结构以下述方式在包括IGFET单元的单元场的边缘处使半导体台面的端部成形：在端部处要被耗尽的掺杂近似等于单元场的中央部分中所耗尽的掺杂。
提供具有低欧姆损耗和没有问题的雪崩特性的半导体器件是所期望的。
发明内容
利用独立权利要求的主题实现该目标。从属权利要求是指另外的实施例。
根据实施例，半导体器件包括单元场，其包括多个场电极结构和单元台面。场电极结构成行布置。单元台面将相邻的那些场电极结构彼此分离。每一个场电极结构包括场电极以及将场电极与半导体本体分离的场电介质。终止结构围绕单元场。终止结构从第一表面延伸到半导体本体中，并且包括终止电极以及将终止电极与半导体本体分离的终止电介质。终止和场电介质具有相同厚度。比单元台面更宽的终止台面将终止结构与单元场分离。
根据另一实施例，电子组件包括半导体器件。半导体器件包括单元场，其包括多个场电极结构和单元台面。场电极结构成行布置。单元台面将相邻的那些场电极结构彼此分离。每一个场电极结构包括场电极以及将场电极与半导体本体分离的场电介质。终止结构围绕单元场。终止结构从第一表面延伸到半导体本体中，并且包括终止电极以及将终止电极与半导体本体分离的终止电介质。终止和场电介质具有相同厚度。比单元台面更宽的终止台面将终止结构与单元场分离。
根据另一实施例，制造半导体器件的方法包括在包含掺杂剂的半导体层的单元场中形成场电极沟槽，其中场电极沟槽成行布置并且通过由半导体层的部分形成的单元台面而分离。在半导体层中，形成围绕单元场的终止沟槽，其中单元场和终止沟槽之间的半导体层的部分形成终止台面，其比单元台面更宽。通过热氧化形成场氧化物层，其均匀地加衬场电极和终止沟槽。
通过阅读以下详细描述并且查看附图，本领域技术人员将认识到附加的特征和优点。
附图说明
附图被包括以提供本发明的进一步理解，并且被并入且构成该说明书的一部分。附图中图示了本发明的实施例，并且连同描述一起用于解释本发明的原理。将容易地领会到本发明的其它实施例和旨在的优点，因为通过参考以下详细描述它们变得更好地理解。
图1A是根据实施例的涉及周边终止结构以及比单元台面更宽的终止台面的半导体器件的示意性平面视图。
图1B是图1A的半导体器件的部分的示意性垂直横截面视图。
图2A是根据实施例的半导体器件的部分的示意性透视横截面视图。
图2B示出了图2A的半导体器件部分中的雪崩击穿处的电荷载流子生成。
图3是绘出了作为终止台面的宽度的函数的击穿电压用于图示实施例的效果的示意图。
图4A是根据实施例的涉及具有斜角的终止结构和栅沟槽中的栅结构的半导体器件的部分的示意性水平横截面视图。
图4B是沿着线B-B的图4A的半导体器件部分的示意性垂直横截面视图。
图4C是根据另外的实施例的涉及具有斜角的终止结构和嵌入场电介质中的栅结构的半导体器件的部分的示意性水平横截面视图。
图4D是沿着线D-D的图4C的半导体器件部分的示意性垂直横截面视图。
图5A是用于图示实施例的效果的根据实施例的具有斜角的半导体器件的部分示意性透视横截面视图。
图5B示出了在图5A的半导体器件部分中雪崩击穿处的电荷载流子生成。
图5C是图示了涉及图5A和5B的半导体器件的过程窗口的示意图。
图6A是依照实施例的涉及布置在偏移行中的八边形场电极结构以及近似恒定宽度的终止结构的半导体器件的部分的示意性水平横截面视图。
图6B是依照实施例的涉及布置在偏移行中的方形场电极结构以及具有矩形突起的终止结构的半导体器件的部分的示意性水平横截面视图。
图7是根据另外的实施例的电子电路的简化电路图。
图8A是在形成终止沟槽和场电极沟槽之后，用于图示制造根据实施例的半导体器件的方法的半导体衬底的部分的示意性横截面视图。
图8B是在形成牺牲氧化物层之后图8A的半导体衬底部分的示意性横截面视图。
图8C是在移除牺牲氧化物层之后图8B的半导体衬底部分的示意性横截面视图。
图8D是在形成场氧化物层之后图8C的半导体衬底部分的示意性横截面视图。
图8E是在沉积场电介质层之后图8D的半导体衬底部分的示意性横截面视图。
图8F是在沉积场电极材料之后图8E的半导体衬底部分的示意性横截面视图。
具体实施方式
在以下详细描述中，参照附图，其形成描述的一部分并且在附图中通过图示的方式示出可以在其中实践本发明的特定实施例。要理解到，可以利用其它实施例并且可以做出结构或逻辑改变而不脱离本发明的范围。例如，针对一个实施例所图示或描述的特征可以用在其它实施例上或者与其它实施例结合使用以又得出另外的实施例。预期到本发明包括这样的修改和变形。使用特定语言描述示例，这不应当被解释为限制所附权利要求的范围。附图未必按照比例并且仅用于说明性目的。为了清楚起见，在不同图中已经由对应标记指定相同元件，如果未以其它方式指明的话。
术语“具有”、“含有”、“包含”、“包括”等是开放式的，并且该术语指示存在所陈述的结构、元件或特征，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文以其它方式清楚地指示。
术语“电气连接”描述电气连接的元件之间的永久低欧姆连接，例如所涉及的元件之间的直接接触，或者经由金属和/或高度掺杂的半导体的低欧姆连接。术语“电气耦合”包括适用于信号传输的一个或多个中间元件可以提供在电气耦合的元件之间，例如可控制以临时提供第一状态中的低欧姆连接和第二状态中的高欧姆电解耦合的元件。
附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来图示相对掺杂剂浓度。例如，“n-”意指比“n”掺杂区域的掺杂剂浓度低的掺杂剂浓度，而“n+”掺杂剂浓度具有比“n”掺杂区域更高的掺杂剂浓度。相同相对掺杂剂浓度的掺杂区域未必具有相同的绝对掺杂剂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂剂浓度。
图1A-1B是指包括多个同样的IGFET（绝缘栅场效应晶体管）单元TC的半导体器件500。半导体器件500可以是或者可以包括IGFET，例如MOSFET（金属氧化物半导体FET）在通常意义上包括具有金属栅的FET以及具有非金属栅的FET。根据另一实施例，半导体器件500可以是IGBT。
半导体器件500基于来自诸如硅（Si）、碳化硅（SiC）、锗（Ge）、硅锗晶体（SiGe）、氮化镓（GaN）、砷化镓（GaAs）或任何其它AIIIBV半导体之类的单晶半导体材料的半导体本体100。
半导体本体100具有第一表面101以及与第一表面101平行的平面第二表面102，所述第一表面101可以是近似平面的或者可以由跨越共面表面区段的平面限定。第一和第二表面101,102之间的距离由指定的电压阻断能力限定并且可以是至少20μm。根据其它实施例，距离可以处于几百微米的范围内。向第一和第二表面101,102倾斜的横向表面103连接第一和第二表面101,102。
在平行于第一表面101的平面中，半导体本体100可以具有边缘长度为几毫米的矩形形状。第一表面101的法向限定垂直方向，并且与垂直方向正交的方向是水平方向。
每一个晶体管单元TC包括场电极结构160，其从第一表面101向下延伸到半导体本体100中直至底部平面BPL。每一个场电极结构160包括导电针状或针形场电极165以及围绕场电极165的场电介质161。
场电极165包括重度掺杂多晶硅层和/或含有金属的层或由重度掺杂多晶硅层和/或含有金属的层组成。场电介质161将场电极165与半导体本体100的周围半导体材料分离，并且包括热生长的氧化硅层或由热生长的氧化硅层组成。根据实施例，场电介质161还可以包括沉积的氧化硅层，例如基于TEOS（四乙基原硅酸盐）的氧化硅层。
场电极结构160的垂直延伸小于第一表面101与第二表面102之间的距离，使得半导体本体100的连续区段CS形成在场电极结构160与第二表面102之间。场电极结构160的垂直延伸可以在从0.5μm到50μm的范围内，例如在从0.6μm到4.0μm的范围内。
场电极165的第一水平延伸可以最多为与第一水平延伸正交的第二水平延伸的三倍大或最多为其两倍大。水平延伸可以在从0.4μm到10μm的范围内，例如在从0.6μm到4.0μm的范围内。
场电极165和场电极结构160的横截面区域可以分别是具有或没有圆角和/或斜角的椭圆形、卵形、矩形、或规则或变形的多边形。根据实施例，第一和第二水平延伸近似相等，并且场电极165和场电极结构160的横截面区域分别是具有或没有圆角或斜角的圆形或规则多边形，诸如八边形、六边形或方形。
以晶体管单元TC的水平中点CP为中心的场电极结构160相等地间隔，并且可以以矩阵状行排布置在单元场610中。根据其它实施例，场电极结构160可以布置在偏移行中，其中奇数行以两个场电极结构160之间的距离的一半相对于偶数行偏移。晶体管单元TC的半导体部分形成在半导体本体100的单元台面170中，其中单元台面170从半导体本体100的连续区段CS突出，围绕场电极结构160并且与布置在台面中的场电极结构160形成网格。
单元台面170包括直接毗邻第一漂移区区段121a的第一导电类型的第二漂移区区段121b，第一漂移区区段121a具有相同的导电类型并且形成在底部平面BPL与第二表面102之间的半导体本体100的连续区段CS中。第二漂移区区段121b中的掺杂剂浓度可以等于第一漂移区区段121a中的掺杂剂浓度。包括第一和第二漂移区区段121a，121b的漂移区区段121中的平均掺杂剂浓度可以在1E15 cm-3和1E17 cm-3之间，例如在从5E15 cm-3到5E16 cm-3的范围内。
最外侧场电极结构160的外边缘限定单元场610的轮廓。单元场610可以包括中央部分611，中央部分611包括功能晶体管单元TCF，功能晶体管单元TCF包括第一导电类型的源极区和第二互补导电类型的本体区，其中本体区将源极区与第二漂移区区段121b分离。功能晶体管单元TCF还包括栅结构的部分，其包括通过栅电介质电容地耦合到本体区的栅电极。
单元场610还可以包括过渡区域619，其包括非功能晶体管单元TCN。在非功能晶体管单元TCN中，单元台面170可以缺少源极区或者可以缺少源极区和本体区二者，使得在过渡区域619的单元台面170中，第二漂移区区段121b直接毗邻第一表面101。非功能晶体管单元TCN可以或者可以不缺少栅电极结构。过渡区域619可以完全地并且以均匀宽度围绕中央部分611。
终止结构180在水平平面中完全围绕单元场610。终止结构180在围绕单元场610的边缘区域690中从第一表面101向下延伸到半导体本体中至少到底部平面BPL。终止结构180包括终止电极185以及围绕终止电极185的终止电介质181。
终止电极185包括重度掺杂多晶硅层和/或含有金属的层或由重度掺杂多晶硅层和/或含有金属的层组成。终止电介质181将终止电极185与半导体本体100的周围半导体材料分离，并且包括热生长的氧化硅层或由热生长的氧化硅层组成。根据实施例，终止电介质181还可以包括沉积的氧化硅层，例如基于TEOS的氧化硅。终止结构180的垂直延伸等于或大于场电极结构160的垂直延伸。终止结构180的宽度可以等于或大于场电极结构160的水平尺寸。
终止和场电介质181,161具有相同厚度以及相同配置。换言之，终止和场电介质181,161具有相同成层结构。例如，如果终止和场电介质181,161二者由热生长的半导体氧化物例如氧化硅组成，则场电介质161的厚度w2等于终止电介质181的厚度w1。如果终止和场电介质181,161包括沉积的氧化物层，则沉积的氧化物层的厚度在场和终止电介质161,181中相同。
终止台面190将终止结构180与单元场610分离。终止台面190的宽度dT大于单元台面170的宽度dF。
单元台面170和终止台面190可以源自半导体层，例如具有初始背景掺杂的外延层。场和终止电介质161,181的热生长从半导体本体100的所消耗部分释放掺杂剂。在氧化物生长期间从场和终止电介质161,181的垂直侧壁所释放的掺杂剂量在单元台面170和终止台面190二者中相同。由于终止台面190较宽，所以相同量的附加掺杂剂在终止台面190中比单元台面170中扩散到更大的体积中。终止台面190中的所得平均掺杂剂浓度低于单元台面170中的第二漂移区区段121b中的所得平均掺杂剂浓度。
当将包括针形场电极165的场电极结构160的阻断能力与两个单元的相同垂直延伸和相同台面宽度处的带状单元的阻断能力相匹配时，具有针形场电极的场电极结构160在分配给针形场电极的单元台面中在较高掺杂剂浓度处与较薄的场电介质161恰当地在一起。
相比而言，根据实施例，较宽的终止结构180允许将相反的条形终止结构180的阻断能力与针形场电极结构160的阻断能力相匹配，使得雪崩击穿主要发生在更鲁棒的单元场610中而不是沿着终止台面170。在场电介质161和终止电介质181具有相同厚度w1=w2使得场和终止电介质161,181可以从相同过程出现并且没有附加的基于光刻的图案化过程的情况下实现该效果。此外，通过使用氧化物生长期间的掺杂剂的隔离，实施例允许实施终止台面190中的掺杂剂浓度与单元台面170中的掺杂剂浓度之间的差异而没有基于光刻的图案化步骤。
图2A和2B是指类似于图1B中所描述的那个的针状场电极结构160和条形终止结构180的配置，其中在单元场610的中央部分611中，功能晶体管单元TCF包括源极区110、将源极区110与漂移区121分离的本体区115、以及用于控制通过相应本体区115的反型沟道的栅结构150。
图2B图示了雪崩击穿的情况下半导体本体100中的电荷载流子生成的分布，其中稠密阴影对应于高生成速率并且稀疏阴影对应于低生成速率。较高的生成速率发生在中央部分611中。由于中央部分611具有较大区域部分，所以雪崩击穿在芯片区域的较大部分之内分布，并且所生成的热在半导体体积的较大部分之内分布。相比雪崩生成仅发生在小区域部分中，例如沿着终止台面180的情况而言，半导体器件500可以更稳定地从雪崩击穿恢复。
在根据比较示例的在终止台面190中比在单元台面170中具有更高雪崩生成速率的半导体器件中，雪崩生成集中在相当小的区域部分中并且局部电流细丝可能发生，该局部电流细丝可能局部地损坏半导体晶格使得所涉及的半导体器件较难有时间从雪崩状态恢复或者被不可逆地毁坏。
可以针对场电介质的给定厚度w2沿着单元台面作为单元台面中的掺杂剂浓度和直到大约1.2μm的条形单元台面的宽度的场电极结构的垂直延伸二者的函数来检查条形晶体管单元的击穿电压BVDSS。所获得的值可以针对超出1.5μm的单元台面的宽度进行外推。以此方式，可以针对终止电介质181的任何给定厚度w1获得用于终止台面190的过程窗口。
图3通过对照大约450nm的终止电介质的厚度w1的终止台面190的宽度dT绘出击穿电压BVDSS而示出了用于终止台面190的目标宽度tdT的过程窗口702。相关过程窗口702指示从目标宽度tdT的不超过±10%的偏离不会显著改变终止台面190中的标定击穿电压BVDSS_标定（BVDSS_nom）。用于终止台面190的宽度dT的过程窗口是相当没有问题的。
图4A和4B是指具有终止结构180的半导体器件500，所述终止结构180包括第一直区段180x和与第一直区段180x正交的第二直区段180y。终止台面190包括分别连接两个正交直区段的倾斜区段。
如参照图1A和1B所详细描述的半导体本体100包括第一导电类型的漏极结构12以及漏极结构120与第二表面102之间的第一导电类型的接触部分130。漏极结构120包括漂移区121，在漂移区121中掺杂剂浓度可以至少在其垂直延伸的部分中随着增加到的第一表面101的距离而逐渐或逐步地增加或减小。根据其它实施例，漂移区121中的掺杂剂浓度可以近似均匀。漂移区121中的平均掺杂剂浓度可以在1E15 cm-3和1E17 cm-3之间，例如在从5E15 cm-3到5E16 cm-3的范围内。漏极结构120还可以包括掺杂区，例如将漂移区121与接触部分130分离的场停止层128。场停止层128中的平均掺杂剂浓度可以是漂移区121中的平均掺杂剂浓度的至少五倍高并且最多接触部分130中的最大掺杂剂浓度的五分之一。
接触部分130可以是高度掺杂的基底衬底或高度掺杂的层。沿着第二表面102，接触部分130中的掺杂剂浓度足够高以与直接毗邻第二表面102的金属形成欧姆接触。在半导体本体100是基于硅的情况下，在n导电接触部分130中，沿着第二表面102的掺杂剂浓度可以为至少1E18 cm-3，例如至少5E19 cm-3，而在p导电接触部分130中，掺杂剂浓度可以为至少1E18 cm-3，例如至少5E18 cm-3。
在单元场610中，场电极结构160以相等距离规则地行列布置。根据所图示的实施例，场电极结构160矩阵状布置在棋盘格图案中。沿着行和排，场电极结构160以宽度dF间隔。至于场电极结构160的另外细节，参照图1A和1B中的详细描述。
晶体管单元TC以相应场电极结构160的水平中心点CP为中心。晶体管单元TC的半导体部分形成在场电极结构160之间的单元台面170中。单元台面170包括第二漂移区区段121b，其直接毗邻形成在底部平面BPL与第二表面102之间的半导体本体100的连续部分CS中的第一漂移区区段121a。
中央部分611中的晶体管单元TC是具有单元台面170的功能晶体管单元TCF，该功能晶体管单元TCF包括源极区110以及与源极区110形成第一pn结pn1并且与漂移区121形成第二pn结pn2的本体区115。
源极区110可以是从第一表面101延伸到半导体本体100中，例如延伸到本体区115中的阱。根据实施例，一个源极区110在水平平面中围绕功能晶体管单元TCF的场电极结构160。（一个或多个）源极区110可以直接毗邻相应场电极结构160或者可以与场电极结构160间隔开。根据其它实施例，所涉及的功能晶体管单元TC的场电极结构160不完全被一个源极区110围绕或者包括若干空间分离的旋转对称源极区110。
围绕中央部分611的过渡区域619中的晶体管单元TC是缺失源极区110或缺失源极和本体区115的具有单元台面170的非功能晶体管单元TCN。替代地，漂移区121的一部分可以完全填充所涉及的单元台面170。
中央部分611还包括栅结构150，其具有在水平平面中围绕功能晶体管单元TCF的晶体管区段的导电栅电极155，其中晶体管区段是包括源极和本体区110,115的单元台面170的部分。根据所图示的实施例，栅结构150与场电极结构160间隔开。栅电极155包括重度掺杂多晶硅层和/或含有金属的层或由重度掺杂多晶硅层和/或含有金属的层组成。
栅电极155与半导体本体100完全绝缘，其中栅电介质151将栅电极155至少与本体区115分离。栅电介质151将栅电极155电容耦合到本体区115的沟道部分。栅电介质151可以包括半导体氧化物，例如热生长或沉积的氧化硅、半导体氮化物，例如沉积或热生长的氮化硅、半导体氮氧化物，例如氮氧化硅或其组合，或者由半导体氧化物，例如热生长或沉积的氧化硅、半导体氮化物，例如沉积或热生长的氮化硅、半导体氮氧化物，例如氮氧化硅或其组合组成。
栅结构150可以是沿着第一表面101形成在半导体本体100外部的横向栅。根据所图示的实施例，栅结构150是从第一表面101延伸到半导体本体100中的沟槽栅。
在所图示的实施例中并且对于以下描述，第一导电类型是n型并且第二导电类型是p型。如以下所概述的类似考虑同样适用于其中第一导电类型为p型并且第二导电类型为n型的实施例。
当施加给栅电极150的电压超出预设阈值电压时，电子在直接毗邻栅电介质151的沟道部分中累积，并且针对电子形成使第二pn结pn2短接的反型沟道。
栅结构150的垂直延伸小于场电极结构160的垂直延伸。根据实施例，栅结构150的垂直延伸可以在从400nm到1500nm的范围内，例如在从500nm到1000nm的范围内。
根据所图示的实施例，栅结构150形成网格，其网眼围绕场电极结构160以及包括源极和本体区110,115的单元台面170的部分。根据其它实施例，栅结构150可以直接毗邻场电极结构160。
栅结构150可以延伸到过渡区域619中，其中栅结构150可以包括扩展部157用于将栅电极155与在中央部分611的垂直投影外部和前侧处的金属栅电极电气接触。
毗邻第一表面101的夹层电介质210可以使栅电极155与布置在前侧处的第一负载电极310电气绝缘。此外，夹层电介质210可以形成在场电极结构160的垂直投影中。
夹层电介质210可以包括来自氧化硅、氮化硅、氮氧化硅、掺杂或非掺杂硅玻璃，例如作为示例的BSG（硼硅酸盐玻璃）、PSG（磷硅酸盐玻璃）或BPSG（硼磷硅酸盐玻璃）的一个或多个电介质层。
第一负载电极310可以形成或者可以电气耦合或连接到第一负载端子，例如半导体器件500是IGFET的情况下的源极端子S。直接毗邻第二表面102和接触部分130的第二负载电极320可以形成或者可以电气连接到第二负载端子，其在半导体器件500是IGFET的情况下可以是漏极端子D。
第一和第二负载电极310,320中的每一个可以包括作为（一个或多个）主要成分的铝（Al）、铜（Cu）、或者铝或铜的合金，例如AlSi、AlCu或AlSiCu，或由作为（一个或多个）主要成分的铝（Al）、铜（Cu）、或者铝或铜的合金，例如AlSi、AlCu或AlSiCu组成。根据其它实施例，第一和第二负载电极310,320中的至少一个可以包含作为（一个或多个）主要成分的镍（Ni）、锡（Sn）、钛（Ti）、钨（W）、钽（Ta）、钒（V）、银（Ag）、金（Au）、铂（Pt）和/或钯（Pd）。例如，第一和第二负载电极310,320中的至少一个可以包括两个或更多子层，其中每一个子层包含作为（一个或多个）主要成分的Ni、Sn、Ti、V、Ag、Au、Pt、W和Pd例如硅化物、氮化物和/或合金中的一个或多个。
接触结构315延伸通过夹层电介质210中的开口并且将第一负载电极310与晶体管单元TC的源极和本体区110,115电气连接。辅助接触结构315b可以将第一负载电极310与场电极165和终止电极185电气连接。接触结构315,315b可以包括基于例如钛（Ti）或钽（Ta）的一个或多个含有导电金属的层以及例如基于钨（W）的金属填充部分。根据其它实施例，接触结构315,315b包括重度掺杂半导体结构，例如重n掺杂多晶结构或重p掺杂柱状单晶结构。
场电极165以及终止电极185可以电气连接到第一负载电极320、栅电极155、半导体器件500的另一终止、内部驱动器电路的输出，或者可以是电气浮置的。
场电极结构160允许漂移区121中的较高掺杂剂浓度而不会不利地影响半导体器件500的阻断能力。针形场电极165增加用于漂移区121的可用横截面面积，并且因此相比于条形场电极而减小接通状态电阻RDSon。宽终止台面170确保雪崩击穿主要发生在更鲁棒的单元场610中。具有相同厚度w1=w2的场和终止电介质161,181减小过程复杂度。
图4C和4D中所图示的半导体器件500包括嵌入场电介质161中的栅结构150。针对高阻断电压所指定的半导体器件500的场电介质161相当厚，并且将栅结构150嵌入厚场电介质161的部分中可以节省芯片面积和/或释放设计约束。
图5A和5B是指具有终止结构180的半导体器件500，所述终止结构180形成具有单元场610周围的圆角的框架。单元场610包括矩阵状布置在行和与行正交的排中的功能和非功能晶体管单元TCF,TCN。横截面平面沿着单元场610的一个角落的相交线。
图5A示出了雪崩击穿下的半导体本体100中的电场分布。半导体区域的阴影越稠密，所涉及的半导体区域的电势就越逼近源极电极的电势。阴影越稀疏，相应电势就越逼近漏极电极的电势。在第一表面101上，电场在半导体本体100的外表面103与单元场610之间在水平方向上逐渐减小。
在图5B中，稠密阴影表示雪崩击穿下的高生成速率，并且稀疏阴影对应于低生成速率。框架形终止结构180的圆角使终止台面180的宽度沿着整个外周保持一致并且使角部分的雪崩坚固性增加。雪崩生成主导性地发生在单元场610内。
图5C示出了作为终止台面中的掺杂NT、终止台面180的宽度dT以及晶体管单元的本体区与晶体管单元的横向中心的距离dB的函数的雪崩电压BVDSS的过程窗口。在左手侧处，第一窗口区段704绘出作为终止台面中的掺杂NT的函数的击穿电压BVDSS。在中央处，第二过程窗口区段706绘出作为终止台面180的宽度dT的函数的击穿电压BVDSS。在右手侧处，第三窗口区段708绘出作为本体区与晶体管单元的横向中心的距离dB的函数的击穿电压BVDSS。
根据第一过程窗口704，击穿电压VBDSS横跨±10%的目标值tNT附近的终止台面中的掺杂剂浓度NT的变化而改变少于2%。第二过程窗口706示出击穿电压横跨目标宽度tdF附近的终止台面190的宽度变化而变化少于2%。第三过程窗口揭示出从本体区与相应晶体管单元的中央轴线的距离dB的10%的目标值tdB的偏离可以导致多于10%的击穿电压BVDSS的变化。
图6A和6B是指其中晶体管单元TC和场电极结构160布置在偏移行中的布局，其中奇数行对于偶数行偏移两个相邻晶体管单元TC或两个相邻场电极结构160之间的距离的一半。
根据图6A的实施例，终止结构180的内部轮廓遵循单元场610的轮廓线。终止结构180的宽度可以变化或者可以近似均匀。作为结果，终止结构180包括平行于场电极结构160的行延伸的长直区段180y以及与长直区段180y正交取向的曲折区段180z。
图6B是指具有沿着锯齿线的投影中的内轮廓的矩形突起的终止结构180和近似方形场电极结构160的实施例。框架状终止结构180的内轮廓遵循由正交线近似的单元场610的轮廓。根据另外的实施例，终止结构180的正交部分之间的过渡或者到倾斜非正交区段的过渡可以是圆角的。
图7是指电子组件510，其作为示例可以是马达驱动器、开关模式电源、开关模式电源的初级段、同步整流器、DC-AC转换器的初级段、DC-AC转换器的次级段、DC-DC转换器的初级段或者太阳能功率转换器的部分。
电子组件150可以包括如上文所描述的两个同样的半导体器件500。半导体器件500可以是IGFET，并且两个半导体器件500的负载路径串联地电气布置在第一供应端子A与第二供应端子B之间。供应端子A，B可以供应DC（直流）电压或AC（交流）电压。两个半导体器件500之间的网络节点NN作为示例可以电气连接到可为变压器的线圈或马达线圈的电感负载，或者电气连接到电子电路的基准电势。电子组件510还可以包括：控制电路504，其供应控制信号以用于交替地接通和关断半导体器件500；和由控制电路504控制且电气连接到半导体器件500的栅端子的栅驱动器502。
电子组件510可以是具有电气布置在半桥配置中的半导体器件500、电气连接到马达线圈的网络节点NN以及供应DC电压的供应端子A，B的马达驱动器。
图8A-8F是指制造如上文所描述的半导体器件的方法。
图8A示出包括单晶半导体材料的半导体层100a的半导体衬底500a或由单晶半导体材料的半导体层100a的半导体衬底500a组成。半导体衬底500a可以是从其获得多个同样的半导体管芯的半导体晶片。半导体层100a的单晶半导体材料作为示例可以是硅（Si）。
半导体层100a的主表面101a的垂线限定垂直方向，并且与垂直方向正交的方向为水平方向。
半导体层100a包含第一导电类型的掺杂剂。例如，半导体层100a是基于包含磷（P）和/或砷（As）原子的轻度n掺杂的硅。掺杂剂可以均匀分布在半导体层100a中。根据其它实施例，半导体层100a中的掺杂剂浓度可以至少在区段中随着增加到主表面101a的距离而逐渐地减小或增加。半导体层100a中的平均掺杂剂浓度可以在1E15 cm-3和1E17 cm-3之间，例如在从5E15 cm-3到5E16 cm-3的范围内。
在单元场610中形成场电极沟槽160a，其从主表面101a延伸到半导体层100a中。在单元场610外部形成条形终止沟槽180a，其完全围绕单元场610。终止沟槽180a和场电极沟槽160a可以通过共享相同光刻曝光过程并且通过使用相同刻蚀掩模和刻蚀过程而同时形成。
图8A中所示的场电极沟槽160a可以是矩阵状行和排布置的针形沟槽。场电极沟槽160a的水平横截面可以是具有或者没有圆角或斜角的多边形或圆形，例如具有或者没有斜角的八边形、六边形或方形。
终止和场电极沟槽180a,160a的垂直延伸可以在从0.5μm到50μm的范围内，例如在从0.6μm到4μm的范围内。终止和场电极沟槽180a,160a的水平宽度可以在从0.4μm到10μm的范围内，例如在从0.6μm到4μm的范围内。终止和场电极沟槽180a,160a可以具有相同宽度。根据其它实施例，终止沟槽180a可以比场电极沟槽160a更宽和/或更深。
将场电极沟槽160a彼此分离的半导体层100a的部分形成单元台面170。将单元场610的最外侧场电极沟槽160a与终止沟槽180a分离的半导体层100a的部分形成终止台面190。单元台面170以及终止台面190从半导体衬底500a的连续区段CS突出。终止台面190的宽度dT大于单元台面170的宽度dF。
根据实施例，可以通过热氧化例如通过在包含氧的环境中加热半导体衬底500a形成牺牲氧化物层202。
图8B示出了均匀地加衬终止沟槽180a和场电极沟槽160a的牺牲氧化物层202。来自由牺牲氧化物层202的形成所消耗的半导体层100a的部分104的掺杂剂原子140扩散到毗邻的终止和单元台面190,170中。由于从牺牲氧化物层202的垂直部分扩散的掺杂剂原子140分布在较大体积之上，所以终止台面190中的所得总掺杂剂浓度nT1低于单元台面170中的所得总掺杂剂浓度nC1。然后移除牺牲氧化物层202。
如图8C中所示，牺牲氧化物层202的形成和移除使得终止和场电极沟槽180a,160a的开口和底部处的边缘变圆。其它实施例可以没有形成和移除牺牲氧化物层202的情况下进行。
场氧化物层161a可以通过热氧化例如通过在包含氧的环境中加热半导体衬底500a形成。
图8D示出了加衬圆角终止沟槽180a和场电极沟槽160a的场氧化物层161a。包含在半导体层100a的氧化部分中的掺杂剂原子隔离并且贡献于单元台面170和终止台面190中的最终掺杂剂浓度nC、nT。单元台面170中的最终第一掺杂剂浓度nC与终止台面190中的最终第二掺杂剂浓度之间的掺杂剂浓度差异可以和单元台面170的宽度dF与终止台面190的宽度dF的比率成比例。
根据实施例，均匀层厚度的共形场电介质层161b可以使用主导性地共形沉积过程而沉积在场氧化物层161a上。
图8E示出了均匀层厚度的共形场电介质层161b。场电介质层161b可以是例如沉积的氧化硅，诸如通过使用TEOS（四乙基原硅酸盐）作为前体材料所获得的氧化硅。根据其它实施例，场电介质层240可以包括氮化硅层、氮氧化硅层或另一电介质材料。场电介质层161b的层厚度可以在从总氧化物厚度的10%到90%的范围内，例如在从40%到60%的范围内。
包括场氧化物层161a和场电介质层161b的层堆叠可以至少从中央部分611移除。栅沟槽可以形成在单元台面170中并且可以用栅电介质151加衬。导电材料可以沉积并且凹陷以填充栅沟槽、终止沟槽180a以及场电极沟槽160a。可以注入杂质以形成重度掺杂源极区110和相反掺杂的本体区115。
图8F示出了具有带有栅电极155的栅电极结构150和将栅电极155与半导体层100a分离的栅电介质151的晶体管单元TC。在中央部分611中，本体区115与源极区110形成第一pn结pn1，并且与由掺杂半导体层100a的另外部分所形成的漂移区121形成第二pn结pn2。所沉积的导电材料形成场电极沟槽160a中的场电极165、终止沟槽180a中的终止电极185以及栅沟槽150a中的栅电极155。向半导体衬底500a施加另外的过程。最终，通过将半导体衬底500a分成多个同样的半导体管芯而获得如参照其它各图所描述的多个同样的半导体器件。
牺牲氧化物层202、场氧化物层161a和场电介质层161b的形成可以用于在场氧化物层161a和场电介质层161a的给定总厚度处调整低于单元台面170中的最终第一掺杂剂浓度的终止台面190中的最终第二掺杂剂浓度nT，以确保雪崩发生在单元场610内。为了提供浓度差异，使用掺杂剂原子与生长氧化物层的隔离。
如果比最终场电介质更薄的场氧化物层161a足以生成期望的掺杂剂差异，则所沉积的场电介质层可以将场氧化物层161a补充给最终场电介质而没有进一步增加掺杂剂差异。如果具有最终场电介质厚度的场氧化物层161a不足以生成期望的掺杂差异，则可以将牺牲氧化物层的形成和移除添加给掺杂差异而没有进一步增加最终场电介质的厚度。
尽管已经在本文图示和描述了特定实施例，但是本领域普通技术人员将领会到，各种替换和/或等同的实现方式可以替代所示出和描述的特定实施例，而不脱离本发明的范围。本申请意在覆盖本文所讨论的特定实施例的任何适配或变化。因此，意在本发明仅由权利要求及其等同方案来限制。

Claims (20)

1.一种半导体器件，包括：
单元场（610），其包括成行布置的多个场电极结构（160）和将相邻的那些场电极结构（160）彼此分离的单元台面（170），其中每一个场电极结构（160）包括场电极（165）和将场电极（165）与半导体本体（100）分离的场电介质（161）；
其中，所述单元场包括功能区和非功能区，其中所述功能区包括功能晶体管单元，所述功能晶体管单元包括多个场电极结构中的一个或多个、第一导电类型的源极区和与第一导电类型互补的第二导电类型的本体区，并且其中所述非功能区包括非功能晶体管单元，所述非功能晶体管单元包括多个场电极结构中的一个或多个，其中分离非功能晶体管单元中的场电极结构的所述单元台面不包括第一导电类型的源极区；
围绕单元场（610）的终止结构（180），其从第一表面（101）延伸到半导体本体（100）中，并且包括终止电极（185）和将终止电极（185）与半导体本体（100）分离的终止电介质（181），所述终止和场电介质（181,161）具有相同厚度；以及
终止台面（190），其宽于单元台面（170）并且将终止结构（180）与单元场（610）的非功能区分离。
2.权利要求1所述的半导体器件，其中
终止台面（190）中的平均掺杂剂浓度低于单元台面（170）中的第二漂移区区段（121b）中的平均掺杂剂浓度，所述第二漂移区区段（121b）直接毗邻形成在场电极结构（160）与和第一表面（101）相对的第二表面（102）之间的半导体本体（100）的连续区段（CS）中的第一漂移区区段（121a）。
3.权利要求1或2所述的半导体器件，还包括：
围绕场电极结构（160）的栅结构（150），所述栅结构（150）包括栅电极（155）和将栅电极（155）与半导体本体（100）分离的栅电介质（151）。
4.权利要求3所述的半导体器件，其中
单元台面（170）的部分分别形成在栅结构（150）与场电极结构（160）之间。
5.权利要求4所述的半导体器件，其中
栅结构（155）形成嵌入多个晶体管单元（TC）的晶体管区段（TS）的网格，每一个晶体管单元（TC）被分配给场电极结构（160）。
6.权利要求1、2、4和5中任一项所述的半导体器件，其中
场电极结构（160）的宽度等于终止结构（180）的宽度。
7.权利要求1、2、4和5中任一项所述的半导体器件，其中
终止台面（190）的宽度（dT）沿着终止台面（190）的直区段是均匀的。
8.权利要求1、2、4和5中任一项所述的半导体器件，其中
终止台面（190）的宽度（dT）沿着终止台面（190）的正交直区段之间的倾斜部分是均匀的。
9.权利要求1、2、4和5中任一项所述的半导体器件，其中
终止结构（180）与单元场（610）之间的距离是均匀的。
10.权利要求1、2、4和5中任一项所述的半导体器件，其中
场电极结构（160）矩阵状布置在行和与行正交的排中，并且终止台面（190）包括沿着矩形单元场的四个侧边的至少四个直区段。
11.权利要求10所述的半导体器件，其中
终止台面（190）包括分别连接两个正交直区段的倾斜区段。
12.权利要求1、2、4和5中任一项所述的半导体器件，其中
场电极结构（160）布置在偏移行中，并且终止台面（190）包括平行于偏移行的直区段和正交于偏移行的曲折区段。
13.权利要求12所述的半导体器件，其中
终止台面（190）的曲折区段包括场电极结构（160）的锯齿线的纵向投影中的突起。
14.权利要求12所述的半导体器件，其中
曲折区段具有均匀宽度。
15.一种电子组件，包括：
包括单元场（610）的半导体器件，所述单元场（610）包括成行布置的多个场电极结构（160）和将相邻的那些场电极结构（160）彼此分离的单元台面（170），其中每一个场电极结构（160）包括场电极（165）和将场电极（165）与半导体本体（100）分离的场电介质（161）；
其中，所述单元场包括功能区和非功能区，其中所述功能区包括功能晶体管单元，所述功能晶体管单元包括多个场电极结构中的一个或多个、第一导电类型的源极区和与第一导电类型互补的第二导电类型的本体区，并且其中所述非功能区包括非功能晶体管单元，所述非功能晶体管单元包括多个场电极结构中的一个或多个，其中分离非功能晶体管单元中的场电极结构的所述单元台面不包括第一导电类型的源极区；
围绕单元场（610）的终止结构（180），其从第一表面（101）延伸到半导体本体（100）中并且包括终止电极（185）和将终止电极（185）与半导体本体（100）分离的终止电介质（181），所述终止和场电介质（181, 161）具有相同厚度；以及
终止台面（190），其宽于单元台面（170）并且将终止结构（180）与单元场（610）的非功能区分离。
16.一种制造半导体器件的方法，所述方法包括：
在包含掺杂剂的半导体层（100a）的单元场（610）中形成成行布置且由半导体层（100a）的部分形成的单元台面（170）分离的场电极沟槽（160a）；
在半导体层（100a）中形成围绕单元场（610）的终止沟槽（180），其中单元场（610）与终止沟槽（100a）之间的半导体层（100a）的部分形成宽于单元台面（170）的终止台面（190）；以及
通过热氧化来形成均匀地加衬场电极和终止沟槽（160a，180a）的场氧化物层（161a）；
其中，所述单元场包括功能区和非功能区，其中所述功能区包括功能晶体管单元，所述功能晶体管单元包括多个场电极结构中的一个或多个、第一导电类型的源极区和与第一导电类型互补的第二导电类型的本体区，并且其中所述非功能区包括非功能晶体管单元，所述非功能晶体管单元包括多个场电极结构中的一个或多个，其中分离非功能晶体管单元中的场电极结构的所述单元台面不包括第一导电类型的源极区。
17.权利要求16所述的方法，其中
包含在半导体层（100a）的氧化部分中的掺杂剂隔离并且贡献于单元台面（170）和终止台面（190）中的最终掺杂剂浓度，并且单元台面（170）中的第一平均掺杂剂浓度与终止台面（190）中的第二平均掺杂剂浓度之间的掺杂剂浓度差异和单元台面（170）的总体积与终止台面（190）的总体积的比率成比例。
18.权利要求16或17所述的方法，还包括：
在形成场氧化物层（161a）之前，形成并且移除均匀地加衬场电极和终止沟槽（160a，180a）的牺牲氧化物层（202）。
19.权利要求16或17所述的方法，其中
场电极沟槽（160a）和终止沟槽（180a）同时形成。
20.权利要求16或17所述的方法，还包括：
在场氧化物层（161a）上沉积场电介质层（161b）。
CN201510538067.5A 2014-08-28 2015-08-28 有场电极结构单元场和终止结构间终止台面的半导体器件 Active CN105390548B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102014112379.4A DE102014112379A1 (de) 2014-08-28 2014-08-28 Halbleitervorrichtung mit einer Abschlussmesa zwischen einer Abschlussstruktur und einem Zellfeld von Feldelektrodenstrukturen
DE102014112379.4 2014-08-28

Publications (2)

Publication Number Publication Date
CN105390548A CN105390548A (zh) 2016-03-09
CN105390548B true CN105390548B (zh) 2019-01-08

Family

ID=55311806

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510538067.5A Active CN105390548B (zh) 2014-08-28 2015-08-28 有场电极结构单元场和终止结构间终止台面的半导体器件

Country Status (4)

Country Link
US (1) US9972714B2 (zh)
KR (1) KR101841816B1 (zh)
CN (1) CN105390548B (zh)
DE (1) DE102014112379A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917159B2 (en) 2015-03-30 2018-03-13 Infineon Technologies Austria Ag Semiconductor device comprising planar gate and trench field electrode structure
DE102016103384B4 (de) * 2016-02-25 2024-02-08 Infineon Technologies Austria Ag Halbleitervorrichtung mit nadelförmigen Feldplattenstrukturen in einem Transistorzellengebiet und in einem inneren Abschlussgebiet
DE102016104757B4 (de) * 2016-03-15 2021-12-02 Infineon Technologies Austria Ag Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
CN108461541A (zh) * 2017-02-17 2018-08-28 中芯国际集成电路制造(上海)有限公司 Igbt的终端结构、igbt器件及其制造方法
US10355132B2 (en) * 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
DE102017114568B4 (de) 2017-06-29 2021-11-25 Infineon Technologies Austria Ag Leistungshalbleitervorrichtung mit unterschiedlichen gatekreuzungen und verfahren zum herstellen davon
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
JP2019165182A (ja) * 2018-03-20 2019-09-26 株式会社東芝 半導体装置
EP3863065A1 (en) * 2020-02-04 2021-08-11 Infineon Technologies Austria AG Semiconductor die and method of manufacturing the same
JP7295052B2 (ja) * 2020-02-28 2023-06-20 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648879B2 (en) * 2001-09-07 2010-01-19 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
CN102097322A (zh) * 2009-12-09 2011-06-15 半导体元件工业有限责任公司 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
CN102403356A (zh) * 2010-09-09 2012-04-04 株式会社东芝 半导体装置
JP2013175596A (ja) * 2012-02-24 2013-09-05 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004009602B4 (de) * 2004-02-27 2009-09-17 Infineon Technologies Ag Trench-Transistor
KR100592749B1 (ko) * 2004-11-17 2006-06-26 한국전자통신연구원 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법
JP5050329B2 (ja) 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
DE102005052734B4 (de) * 2005-10-06 2012-02-23 Infineon Technologies Ag Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
DE102006007096B4 (de) * 2006-02-15 2008-07-17 Infineon Technologies Austria Ag MOSFET mit Kompensationsstruktur und Randabschluss sowie Verfahren zu dessen Herstellung
JP4945178B2 (ja) 2006-07-06 2012-06-06 Ｊｘ日鉱日石エネルギー株式会社 内燃機関用潤滑油組成物
DE102006036347B4 (de) * 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
US9252251B2 (en) * 2006-08-03 2016-02-02 Infineon Technologies Austria Ag Semiconductor component with a space saving edge structure
WO2009039441A1 (en) 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9583578B2 (en) * 2013-01-31 2017-02-28 Infineon Technologies Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648879B2 (en) * 2001-09-07 2010-01-19 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
CN102097322A (zh) * 2009-12-09 2011-06-15 半导体元件工业有限责任公司 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法
CN102403356A (zh) * 2010-09-09 2012-04-04 株式会社东芝 半导体装置
JP2013175596A (ja) * 2012-02-24 2013-09-05 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR101841816B1 (ko) 2018-05-04
CN105390548A (zh) 2016-03-09
KR20160026794A (ko) 2016-03-09
US9972714B2 (en) 2018-05-15
DE102014112379A1 (de) 2016-03-03
US20160064548A1 (en) 2016-03-03

Similar Documents

Publication Publication Date Title
CN105390548B (zh) 有场电极结构单元场和终止结构间终止台面的半导体器件
CN105428398B (zh) 具有场电极结构、栅极结构和辅助二极管结构的半导体器件
CN105390530B (zh) 具有规则布置场电极结构和终端结构的半导体器件
US11462620B2 (en) Semiconductor device having a transistor cell region and a termination region with needle-shaped field plate structures
US10269953B2 (en) Semiconductor device having a trench gate
US9070585B2 (en) Electronic device including a trench and a conductive structure therein and a process of forming the same
CN102157493B (zh) 金属塞及其制造方法
US11245002B2 (en) Superjunction transistor arrangement and method of producing thereof
TW201310652A (zh) 屏蔽閘極溝槽mosfet封裝
CN106328596B (zh) 包括直接邻接台面区段和场电极的接触结构的半导体器件
US9570441B2 (en) Semiconductor device with thermally grown oxide layer between field and gate electrode and method of manufacturing
TW201140835A (en) Electronic device including a buried insulating layer and a vertical conductive structure extending therethrough and a process of forming the same
CN105261562A (zh) 半导体器件
US20160133706A1 (en) Semiconductor device and manufacturing method for same, as well as power conversion device
TWI455309B (zh) Ｐｎ接面與金氧半導體電容混合減少表面電場電晶體
US20170062410A1 (en) Circuit including a rectifying element, an electronic device including a diode and a process of forming the same
US11322596B2 (en) Semiconductor device including junction material in a trench and manufacturing method
CN105280713B (zh) 具有场电极和场电介质的半导体器件
CN106571305A (zh) 具有通过夹层延伸的接触结构的半导体器件及其制造方法
CN103199119A (zh) 一种具有超结结构的沟槽肖特基半导体装置及其制备方法
JP2011101018A (ja) トレンチ金属酸化物半導体電界効果トランジスタの製造方法
CN107731933A (zh) 一种沟槽终端肖特基器件
CN117790531A (zh) 一种功率mosfet及其制备方法
CN203910785U (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant