JP2011101018A - トレンチ金属酸化物半導体電界効果トランジスタの製造方法 - Google Patents

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Abstract

【課題】多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供する。
【解決手段】多孔質のＭＯＳＦＥＴの製造方法は、トレンチ領域をパターニングするために第１のエピタキシャル（エピ）層の上に第１のフォトレジストを堆積する段階と、メサ領域をパターニングするために第１のゲート導体層の上に第２のフォトレジストを堆積する段階と、ハンプを有する第２のゲート導体層を形成するために前記メサ領域の前記第１のゲート導体層の部分をエッチング除去する段階と、Ｔｉゲート導体層を形成するために前記第２のゲート導体層を結晶的にチタン化する段階と、を含む。メサ領域の端部は、トレンチ領域の端部に位置合わせされる。従って、第２のゲート導体層のポリシリコンの約半分超は、結晶的にチタン化される。スペーサは、第１のゲート導体層の角部を保護し、ゲート構造体を機械的な支持体に対してより強固にするために形成される。
【選択図】図１

Description

本出願は、２００９年１１月９日付けで出願された“Methods for Fabricating Trench Metal Oxide Semiconductor Field Effect Transistor”というタイトルの米国仮出願番号６１／２５９，２７５に対して優先権を主張し、それは、参照することによって全体としてここに含まれる。
過去数十年の間、様々な用途に使用されるパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体装置において増加する関心事がある。パワーＭＯＳＦＥＴは、通常、ポリシリコン層を有する。ポリシリコン層は、例えば、パワーＭＯＳＦＥＴのゲート電極として使用され得る。
パワーＭＯＳＦＥＴは、例えば垂直拡散ＭＯＳＦＥＴ（ＤＶＭＯＳＦＥＴ）又はトレンチＭＯＳＦＥＴである、２つの主要な構造の１つを有し得る。ＶＤＭＯＳＦＥＴは、プレーナー技術の利用可能性のために、１９７０年代中盤に利用可能になり始めた。１９８０年代後半までに、トレンチＭＯＳＦＥＴは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）トレンチ技術を利用するパワーＭＯＳＦＥＴ市場に進出し始め、それは、パワーＭＯＳＦＥＴのドレイン端子とソース端子との間の特定のオン抵抗（ＲＤＳＯＮ）を改善した。しかしながら、トレンチＭＯＳＦＥＴのゲート電荷は、ＤＶＭＯＳＦＥＴに比べて高速（又はｄｖ／ｄｔ）用途を制限するかもしれない。主たる妥協点は、ポリゲート抵抗及び静電容量に関連するゲート電荷とＲＤＳＯＮとの間にある。
本発明の実施形態は、多孔質の（セルラー）トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に関連する。一実施形態において、本発明は、トレンチ領域をパターニングするために第１のエピタキシャル（エピ）層の上に第１のフォトレジストを堆積する段階と、メサ領域をパターニングするために第１のゲート導体層の上に第２のフォトレジストを堆積する段階と、ハンプを有する第２のゲート導体層を形成するために前記メサ領域の前記第１のゲート導体層の部分をエッチング除去する段階と、Ｔｉゲート導体層を形成するために前記第２のゲート導体層を結晶的にチタン化する段階と、を含む。前記メサ領域の端部は、前記トレンチ領域の端部に位置合わせされる。従って、前記第２のゲート導体層のポリシリコンの約半分超は、結晶的にチタン化される。多孔質のトレンチＭＯＳＦＥＴのポリシート抵抗は、低下され得、従って、多孔質のトレンチＭＯＳＦＥＴのゲート導電性は、向上する。スペーサは、前記第１のゲート導体層の角部を保護し、前記ゲート導体構造物を機械的な支持体に対してより強固にするために形成され得る。
本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。 本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。 本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。 本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。 本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。 本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。 本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。 本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。 本発明の一実施形態による、トレンチＭＯＳＦＥＴの構成図の断面図を示す。 本発明の一実施形態による、電力変換システムのブロック図を示す。 本発明の一実施形態による、多孔質のトレンチＭＯＳＦＥＴの製造方法の流れ図を示す。
特許請求の範囲に記載の主たる事項の実施形態の特徴及び利点は、同様の参照符号が同様の部品を示す図面を参照して以下の詳細な説明を開始するので、明らかになるだろう。
図１から図８は、本発明の一実施形態による、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。
図９は、本発明の一実施形態による、トレンチＭＯＳＦＥＴの構成図の断面図を示す。
図１０は、本発明の一実施形態による、電力変換システムのブロック図を示す。
図１１は、本発明の一実施形態による、多孔質のトレンチＭＯＳＦＥＴの製造方法の流れ図を示す。
以下の本発明の詳細な説明において、本発明の完全な理解を提供するために多くの特定の具体例が説明される。しかしながら、本発明がこれらの特定の具体例又はその等価物なしに実施されることは、当業者には理解されるだろう。他の例では、周知の方法、手順、構成要素及び回路は、本発明の側面を不必要に曖昧にしないように記載されていない。
以下に続く詳細な説明のある部分は、半導体装置を製造するための手順、論理ブロック、手順及び他の動作の象徴的な説明に関して提供される。これらの記載及び説明は、当業者に彼らの研究の内容を最も効果的に伝えるために半導体装置の製造の当業者によって使用される手段である。本願において、手順、論理ブロック、工程又はそれらの類似物は、所望の結果をもたらす首尾一貫した一連の段階又は指示であると考えられる。これらの段階は、物理量の物理的な操作を要求するものである。しかしながら、これらの又は同様の用語の全てが適切な物理量に関連するものであり、単にこれらの量に適用される便利なラベルであることは、記憶に留めておくべきである。以下の検討から明らかなように具体的に示されていない限り、本願の全体にわたって、“被覆する（coating）”、“堆積する（depositing）”、“エッチングする（etching）”、“製造する（fabricating）”、“シリサイド化する（siliciding）”、“埋め込まれる（implanting）”、“金属化する（metalizing）”、“チタン化する（titanizing）”又はそれらの類似物などの用語を利用した議論は、半導体装置製造の動作及び工程に言及する。
図面が実際の寸法で記載されておらず、示された構造物の部分のみが、これらの構造物を形成する様々な層と同様に示されることは理解される。
さらに、他の製造工程及び段階は、以下で検討される工程及び段階と共に実施され得る。すなわち、以下に示され、記載される段階の前、間及び／又は後に多くの工程及び段階があり得る。重要なことには、本発明の実施形態は、これらの他の工程及び段階と組み合わせて、著しくそれらを混乱させることなく実施され得る。一般的に言えば、本発明の様々な実施形態は、周辺的な工程及び段階に著しく影響を与えることなく通常の工程の一部を置き換えることができる。
一実施形態において、本発明は、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法を提供する。第１のフォトレジストは、トレンチ領域をパターニングするために第１のエピタキシャル（エピ）層の上に堆積される。第２のフォトレジストは、メサ領域をパターニングするために第１のゲート導体層の上に堆積される。メサ領域の端部は、トレンチ領域の端部に位置合わせされる。メサ領域の第１のゲート導体層の部分は、上部にハンプを有する第２のゲート導体層を形成するためにエッチング除去される。チタン（Ｔｉ）が堆積され、次いでメサ領域のＴｉは、エッチング除去される。従って、ハンプは、ハンプの上部及び側壁から同時に結晶的にチタン化され、第２のゲート導体層は、第２のゲート導体層の上部から下向きに結晶的にチタン化される。有利には、第２ゲート導体層（ハンプを含む）のゲート導体材料の半分超は、Ｔｉゲート材料に変換され、一般的なリセスエッチング技術で、ゲート導体材料の約１０％が変換される。本発明の結果として、多孔質のトレンチＭＯＳＦＥＴのシート抵抗は、低下され得、従って、多孔質のトレンチＭＯＳＦＥＴのゲート導電性は、向上する。スペーサが、Ｔｉ−ゲート導体層の角部を保護し、ゲート導体構造体を機械的な支持体に対してより強固にするために形成される。
図１から図８は、本発明の一実施形態による多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造順序の断面図を示す。図１から図８の多孔質のトレンチＭＯＳＦＥＴの製造順序は、例示的な目的であり、限定することを意図しない。
図１において、エピタキシャル堆積は、エピ層を形成するために行われる。例えば、Ｎタイプのエピタキシャル（Ｎエピ）堆積は、例えばＮタイプの高度にドーピングされた（Ｎ＋）基板（図１に示されない）であるウエハの半導体基板の上部にＮエピ層１１０を形成するために行われる。その後、第１のフォトレジストは、Ｎエピ層１１０の上のフォトレジスト領域１２０Ａ及び１２０Ｂを形成するために堆積される。フォトレジスト領域１２０Ａ及び１２０Ｂは、Ｎエピ層１１０上に被覆され、例えば多孔質のトレンチＭＯＳＦＥＴのトレンチに対する位置であるである、多孔質のトレンチＭＯＳＦＥＴにおけるトレンチ領域をパターニングするマスクとして作用する。
図２において、トレンチ領域のＮエピ層１１０の部分は、トレンチを形成するためにリソグラフィ手段によってエッチング除去される。言い換えると、トレンチ領域のシリコンは、図１に示される開口１３０を通して除去され、それによって活性トレンチを形成する。結果として、Ｎエピ層２０１が形成される。第１のフォトレジストは、ウエハの表面から除去され、次いでトレンチが酸化される。従って、ゲート酸化層２０３は、Ｎエピ層２０１の周囲に成長される。ゲート酸化層２０３は、トレンチを囲う。すなわち、ゲート酸化層２０３は、トレンチの表面（側壁及び底部）を被覆する。酸化層２０３の上にゲート導体層２０５を形成するために、ゲート導体材料が堆積され、塩化ホスホリル（ＰＯＣｌ３）によってドーピングされる。より具体的には、ゲート導体層２０５の部分は、トレンチを充填し、ゲート導体層２０５は、所定の厚さで酸化層２０３を覆う。ゲート導体材料は、ポリシリコン、タングステン、ゲルマニウム、窒化ガリウム（ＧａＮ）又は炭化珪素（ＳｉＣ）であり得る。
図３において、第２のフォトレジストは、多孔質のトレンチＭＯＳＦＥＴにおけるメサ領域をパターニングするためにゲート導体層２０５の上に堆積される。第２のフォトレジストの端部は、第１のフォトレジストの端部に位置合わせされる。結果として、フォトレジスト領域３１０は、ゲート導体層２０５の上に形成される。フォトレジスト領域３１０の端部は、フォトレジスト領域１２０Ａ及び１２０Ｂの端部に位置合わせされる。
図４において、図３に示されるメサ領域のゲート導体層２０５の部分は、上部にハンプ４０７を有するゲート導体層４０５を形成するためにエッチング除去される。一実施形態において、ハンプ４０７は、長方形のハンプである。ハンプ４０７は、所定の厚さを有し、ゲート導体層４０５の残部は、多孔質のトレンチＭＯＳＦＥＴのトレンチを充填する。ゲート導体層４０５の形成後に、第２のフォトレジストが剥ぎ取られる。
その後、図５において、チャネル本体に対するＰタイプのドーパントは、Ｐウエル５１０Ａ及び５１０Ｂを形成するために、注入され、所定の深さまでＮエピ層２０１に打ち込まれる。言い換えると、Ｐウエル５１０Ａ及び５１０Ｂは、ゲート導体層４０５の形成後に、Ｎエピ層２０１に対するＰタイプのドーパントの注入を用いてＮエピ層２０１の上部部分に形成される。Ｎエピ層５３０の上のＰウエル５１０Ａ及び５１０Ｂは、トレンチの本体領域として作用し得る。その後、チャネル本体に対するＮタイプのドーパントは、トレンチの本体領域において、例えばそれぞれＮ＋層５２０Ａ及び５２０ＢであるＮタイプ層を形成するために、注入され、打ち込まれる。Ｎ＋層５２０Ａ及び５２０Ｂは、それぞれＰウエル５１０Ａ及び５１０Ｂの上部にある。
図６において、ゲート導体層４０５は、Ｎ＋層５２０Ａ及び５２０Ｂの形成後にＴｉゲート導体層６０５を形成するために結晶的にチタン化される。ハンプ４０７（図５）は、チタン化されたハンプ６０７を形成するためにハンプ４０７の上部及び側壁から同時に結晶的にチタン化される。ゲート導体層４０５は、ゲート導体層４０５（図５）の上部から下方に結晶的にチタン化される。例えば、チタン（Ｔｉ）フィルムは、スパッタリングされ、Ｔｉゲート導体層６０５にＴｉシリサイドを形成するために高速熱焼鈍し（ＲＴＡ）又は炉によって焼鈍しされる。より具体的には、Ｔｉフィルムは、ハンプ４０７の上部及び側壁から同時に結晶的にスパッタリングされる。次いで、Ｔｉフィルムは、第２のゲート導体層４０５の上部から下方にゲート導体層４０５に同時にスパッタリングされる。その後、焼鈍し段階が行われる。メサ領域のＴｉは、過酸化物湿式エッチングによって除去され得、Ｔｉゲート導体材料は、図６及び以下に続く図面によって示されるようなハンプ６０７を含むＴｉゲート層６０５の上部部分に残る。
有利には、通常のリセスエッチング技術と比較して、より多くのゲート導体材料は、図３のゲート導体層２０５における第２のフォトレジストの堆積のためにゲート導体層４０５に含まれる。通常の下向きのチタン化と比較して、ゲート導体層４０５のより多くのゲート導体材料は、Ｔｉゲート導体材料に変換され得る。例えば、ゲート導体層４０５（ハンプ４０７を含む）のゲート導体材料の約半分超（体積による）は、Ｔｉゲート導体材料に変換され得る。有利には、より多くのＴｉゲート導体材料は、通常のリセスエッチング技術と比較してＴｉゲート導体層６０５に形成される。Ｔｉゲート導電体層６０５は、多孔質のトレンチＭＯＳＦＥＴのゲート領域を形成し得る。結果的に、ポリゲートのより多くのゲート導体材料が結晶的にチタン化されるので、多孔質のトレンチＭＯＳＦＥＴのゲート導体材料のシート抵抗は、低下する。一実施形態において、多孔質のトレンチＭＯＳＦＥＴのゲート領域のシート抵抗は、０．１３オーム／スクエア（Ｏｈｍ／ＳＱ）程度であり得る。言い換えると、多孔質のトレンチＭＯＳＦＥＴのシート抵抗は、約０．１３Ｏｈｍ／ＳＱであり得る。有利には、多孔質のトレンチＭＯＳＦＥＴのゲート導電性は、ゲート導体構造物のより多いＴｉゲート導体材料のために改善され得る。
さらに、スペーサ、例えば低温酸化物（ＬＴＯ）スペーサ６０１Ａ及び６０１Ｂは、一連の注入段階中にＴｉゲート導体層６０５の角部が損傷を受けることから保護するためにＴｉゲート導体層６０５の側壁に形成される。さらに、スペーサ６０１Ａ及び６０１Ｂは、ゲート導体構造体を機械的な支持体に対してより強固にすることができる。
図７において、オルトケイ酸テトラエチル（ＴＥＯＳ）及びホウリンケイ酸塩ガラス（ＢＰＳＧ）は、Ｔｉゲート導体層６０５の上及びスペーサ６０１Ａ及び６０１Ｂの周囲にＴＥＯＳ及びＢＰＳＧ層７１０を形成するために堆積される。その後、打ち込み段階が続くＰタイプのドーパントの注入は、Ｎ＋層５２０Ａ及び５２０Ｂに隣接するＰタイプの高度にドーピングされた（Ｐ＋）層７２０Ａ及び７２０Ｂを形成するために行われる。その後、Ｐ＋層７２０Ａ及び７２０Ｂは、焼鈍しされ、リフローされ得る。Ｎ＋層５２０Ａ及び５２０Ｂは、多孔質のトレンチＭＯＳＦＥＴのソース領域を形成し得る。Ｐ＋層７２０Ａ及び７２０Ｂは、本体のダイオード接触を形成し得る。従って、コンタクトエッチングが行われる。
図８において、金属化は、ゲート及びソース金属接続を分離するために行われる。セル全体は、金属層８０１によって金属化され得る。
図９は、本発明の一実施形態によるトレンチＭＯＳＦＥＴ９００の構造図の断面図を示す。トレンチＭＯＳＦＥＴ９００は、図１から図８に関連して記載された製造工程及び段階によって製造される。一実施形態において、トレンチＭＯＳＦＥＴ９００は、例えば図１から図８に示される製造工程及び段階によって製造される多孔質のトレンチＭＯＳＦＥＴである複数のセルを含み得る。
一実施形態において、各々のセルは、Ｎ＋基板９００１を含み得る。Ｎエピ層９５３０は、Ｎ＋基板９００１の上に形成される。セルのトレンチは、ゲート酸化物層９２０３によって囲われる、ハンプ９６０７を有するＴｉゲート導体層で充填される。Ｔｉゲート導体層９６０５は、上記のようなチタン化された領域とチタン化されていない領域を含む。一実施形態において、層９６０５（ハンプ９６０７を含む）の約２分の１がチタン化される一方で、層９６０５の残りの部分がチタン化されない。有利には、図３の第２のフォトレジストの堆積のために、より多くのＴｉゲート導体材料がＴｉゲート導体層９６０５に含まれる。一実施形態において、トレンチＭＯＳＦＥＴ９００のＴｉゲート導体層９６０５のシート抵抗は、低下し得る。言い換えると、トレンチＭＯＳＦＥＴ９００のシート抵抗は、例えば約０．５０Ｏｈｍ／ＳＱから約０．１３Ｏｈｍ／ＳＱまで低下し得る。結果として、トレンチＭＯＳＦＥＴのゲート導電性は、向上し得る。
Ｔｉゲート導体層９６０５の表面は、スペーサ、例えばＬＴＯスペーサ９６０１Ａ及び９６０１Ｂによって平滑化される。Ｔｉゲート導体層９６０５は、トレンチＭＯＳＦＥＴ９００のゲート領域を構成し得る。
トレンチ本体、例えばＰウエル９５１０は、Ｎエピ層９５３０の上に形成される。Ｐ＋層９７２０並びにＮ＋層９５２０Ａ及び９５２０Ｂは、Ｐウエル９５１０内に形成される。一実施形態において、本体のダイオード接触部として機能するＰ＋層９７２０は、Ｎ＋層９５２０Ａ及び９５２０Ｂの間に位置する。Ｎ＋層９５２０Ａ及び９５２０Ｂは、トレンチＭＯＳＦＥＴ９００のソース領域を構成し得る。底部層、例えばＮ＋基板９００１は、トレンチＭＯＳＦＥＴ９００のドレイン領域を構成し得る。
一実施形態において、金属層９８０１は、ＴＥＯＳ及びＢＰＳＧ層９７１０並びにソース領域の上に形成され得る。ＴＥＯＳ及びＢＰＳＧ層９７１０は、ゲート及びソース金属接続を分離し得る。
図１０は、本発明の一実施形態による電力変換システム１０００の図を示す。一実施形態において、電力変換システム１０００は、入力電圧を出力電圧に変換できる。電力変換システム１０００は、直流−直流（ＤＣ−ＤＣ）変換器、交流−直流（ＡＣ−ＤＣ）変換器又はＤＣ−ＡＣ交換器であり得る。電力変換システム１０００は、１つ又はそれ以上のスイッチ１０１０を含み得る。
一実施形態において、スイッチ１０１０は、限定されるものではないが、図１から図８に示される製造工程及び段階によって製造されるトレンチＭＯＳＦＥＴ（例えば、図９の符号９００）であり得る。スイッチ１０１０は、電力変換システム１０００におけるハイサイド電力スイッチまたはローサイド電力スイッチとして使用され得る。トレンチＭＯＳＦＥＴの低下したポリシート抵抗のために、スイッチ１０１０は、比較的に低いゲート抵抗を有する。有利には、スイッチ１０１０は、相対的に速くターンオンまたはターンオフされ得、電力変換システム１０００の効率は、改善され得る。
図１１は、本発明の一実施形態による多孔質のトレンチＭＯＳＦＥＴの製造方法の流れ図１１００を示す。図１１は、図１から図８と組み合わされて記載される。
ブロック１１１０において、第１のフォトレジストは、トレンチ領域をパターニングするために第１のエピタキシャル（エピ）層の上に堆積される。ブロック１１２０において、第２のフォトレジストは、メサ領域をパターニングするためにゲート導体層２０５の上に堆積される。第２のフォトレジストの端部は、第１のフォトレジストの端部と位置合わせされる。ブロック１１３０において、メサ領域のゲート導体層２０５の部分は、ハンプ４０７を有するゲート導体層４０５を形成するためにエッチング除去される。ブロック１１４０において、ゲート導体層４０５は、Ｔｉゲート層６０５を形成するために結晶的にチタン化される。
纏めると、第１のフォトレジストは、トレンチ領域をパターニングするために、エピ層、例えばＮエピ層１１０の上に堆積される。トレンチ領域のＮエピ層１１０の部分は、Ｎエピ層２０１を形成するためにエッチングされ、次いで、第１のフォトレジストは剥ぎ取られる。ゲート酸化物層２０３がＮエピ層２０１の周囲に成長された後、トレンチは、ゲート酸化物層２０３の上にゲート導体層２０５を形成するために、ゲート導体材料によって堆積され、ＰＯＣｌ３によってドーピングされる。第２のフォトレジストは、メサ領域をパターニングするためにゲート導体層２０５の上に堆積される。第２のフォトレジストの端部は、第１のフォトレジストの端部に位置合わせされる。その後、メサ領域のゲート導体層２０５の部分は、ハンプを有するゲート導体層４０５を形成するためにエッチング除去され、次いで第２のフォトレジストは剥ぎ取られる。連続して、Ｐウエル、例えばトレンチ本体として機能するＰウエル領域５１０Ａ及び５１０Ｂの形成後に、Ｎ＋層５２０Ａ及び５２０Ｂは、多孔質のトレンチＭＯＳＦＥＴのソース領域として機能するためにＰウエル５１０Ａ及び５１０Ｂの上に形成される。Ｐ＋層７２０Ａ及び７２０Ｂは、本体のダイオード接触としてそれぞれＰウエル５１０Ａ及び５１０Ｂの上に製造される。
Ｔｉフィルムは、Ｔｉゲート導体層６０５のＴｉゲート導体材料を形成するために堆積される。メサ領域のＴｉは、エッチング除去され得、Ｔｉゲート導体層６０５のＴｉゲート導体材料は、残存し得る。有利には、第２のフォトレジストは、ゲート導体構造物におけるゲート導体層２０５上にメサ領域をパターニングするために堆積される。従って、Ｔｉゲート導体層６０５のより多くのゲート導体材料は、Ｔｉゲート導体材料に変換される。結果として、多孔質のトレンチＭＯＳＦＥＴのシート抵抗は、多孔質のトレンチＭＯＳＦＥＴの導電性を高めるために、約０．５０Ｏｈｍ／ＳＱから約０．１３Ｏｈｍ／ＳＱまで低減し得る。スペーサは、Ｔｉゲート導体層６０５の角部を保護し、ゲート導体構造物を機械的な支持体に対してより強固にするために形成される。その後、コンタクトエッチングが行われ、次いで金属化段階が行われる。
前述の詳細な説明及び図面は本発明の実施形態を示すが、添付の特許請求の範囲に定義される本発明の原理の精神及び範囲から逸脱することなく様々な追加、修正及び置換がそこで行われ得ることは理解されるだろう。当業者は、本発明が、本発明の原理から離れることなく特定の環境及び動作要件に特に適合される、本発明の実施で使用される形態、構造、配置、割合、材料、要素及び構成要素並びに他のものの多くの修正で使用され得ることを理解するだろう。従って、ここに開示された実施形態は、全ての側面において例示的であり限定的ではないと考えられ、本発明の範囲が、添付の特許請求の範囲及びそれらの法的な等価物によって示され、前述の詳細な説明に限定されない。
１１０ Ｎエピ層
１２０Ａ フォトレジスト領域
１２０Ｂ フォトレジスト領域
１３０ 開口
２０１ Ｎエピ層
２０３ ゲート酸化層
２０５ ゲート導体層
３１０ フォトレジスト領域
４０５ ゲート導体層
４０７ ハンプ４０７
５１０Ａ Ｐウエル
５１０Ｂ Ｐウエル
５２０Ａ Ｎ＋層
５２０Ｂ Ｎ＋層
５３０ Ｎエピ層
６０１Ａ スペーサ
６０１Ｂ スペーサ
６０５ Ｔｉゲート導体層
６０７ ハンプ
７１０ ＴＥＯＳ及びＢＰＳＧ層
７２０Ａ Ｐ＋層
７２０Ｂ Ｐ＋層
８０１ 金属層
９００ トレンチＭＯＳＦＥＴ
１０００ 電力変換システム
１０１０ スイッチ
１１００ 流れ図
１１１０ ブロック
１１２０ ブロック
１１３０ ブロック
１１４０ ブロック
９００１ Ｎ＋基板
９２０３ ゲート酸化物層
９５１０ Ｐウエル
９５２０Ａ Ｎ＋層
９５２０Ｂ Ｎ＋層
９５３０ Ｎエピ層
９６０５ Ｔｉゲート導体層
９６０１Ａ ＬＴＯスペーサ
９６１０Ｂ ＬＴＯスペーサ
９６０７ ハンプ
９７１０ ＴＥＯＳ及びＢＰＳＧ層
９７２０ Ｐ＋層
９８０１ 金属層

Claims (17)

  1. トレンチ領域をパターニングするために第１のエピタキシャル（エピ）層の上に第１のフォトレジストを堆積する段階と、
    メサ領域をパターニングするために第１のゲート導体層の上に第２のフォトレジストを堆積する段階であって、前記第２のフォトレジストの端部が前記第１のフォトレジストの端部に位置合わせされる段階と、
    ハンプを有する第２のゲート導体層を形成するために前記メサ領域の前記第１のゲート導体層の部分をエッチング除去する段階と、
    Ｔｉゲート導体層を形成するために前記第２のゲート導体層を結晶的にチタン化する段階と、
    を含む、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
  2. 第２のエピ層を形成するために前記トレンチ領域の前記第１のエピ層の部分をエッチング除去する段階と、前記第２のエピ層の形成後に前記第１のフォトレジストを剥ぎ取る段階と、をさらに含む、請求項１に記載の方法。
  3. 前記第２のエピ層の周囲に酸化物層を成長する段階と、
    前記第２のフォトレジストの堆積前に前記酸化物層の上に前記第１のゲート導体層を形成する段階と、
    前記第２のゲート導体層の形成後に前記第２のフォトレジストを剥ぎ取る段階と、
    をさらに含む、請求項２に記載の方法。
  4. 前記第２のゲート導体層の形成後に前記第２のエピ層の上部部分に複数のＰウエルを形成する段階と、
    前記第２のゲート導体層のチタン化の前に前記Ｐウエルの上に複数のＮタイプの高度にドーピングされた（Ｎ＋）層をそれぞれ形成する段階であって、前記Ｎ＋層が前記多孔質のトレンチＭＯＳＦＥＴのソース領域を形成する段階と、
    をさらに含む、請求項２に記載の方法。
  5. 前記Ｔｉゲート導体層の側壁に複数のスペーサを形成する段階と、
    前記Ｔｉゲート導体層の上及び前記スペーサの周囲にオルトケイ酸テトラエチル及びホウリンケイ酸塩ガラス層を形成する段階と、
    前記Ｎ＋層に隣接した複数のＰ＋層をそれぞれ形成する段階と、
    をさらに含む、請求項４に記載の方法。
  6. 前記ハンプが、前記ハンプの上及び側壁から同時に結晶的にチタン化され、前記ハンプの下の前記第２のゲート導体層が、下向きに結晶的にチタン化される、請求項１に記載の方法。
  7. 前記第２のゲート導体層のゲート導体材料の約半分超が、結晶的にチタン化される、請求項１に記載の方法。
  8. エピタキシャル（エピ）層と、
    前記エピ層の上及び前記エピ層に形成されたトレンチの内部の酸化物層と、
    前記トレンチを充填し、前記トレンチの外側に延長するハンプを形成するＴｉゲート導体層であって、前記Ｔｉゲート導体層の半分超がＴｉゲート材料を含むＴｉゲート導体層と、
    を含む、多孔質のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
  9. 第１のフォトレジストが前記トレンチを形成するために堆積され、次いで除去される、請求項８に記載の多孔質のトレンチＭＯＳＦＥＴ。
  10. 前記ハンプが、前記ハンプの上及び側壁から同時に結晶的にチタン化され、前記ハンプの下の前記Ｔｉゲート導体層が、下向きに結晶的にチタン化される、請求項８に記載の多孔質のトレンチＭＯＳＦＥＴ。
  11. 前記エピ層の上の複数のＰウエルと、
    前記多孔質のトレンチＭＯＳＦＥＴのソース領域を形成する、それぞれ前記Ｐウエルの上にある複数のＮ＋層と、
    をさらに含む、請求項８に記載の多孔質のトレンチＭＯＳＦＥＴ。
  12. 前記Ｔｉゲート導体層の側壁上の複数のスペーサと、
    前記Ｔｉゲート導体層の上及び前記スペーサの周囲のオルトケイ酸テトラエチル及びホウリンケイ酸塩ガラス層と、
    前記Ｎ＋層にそれぞれ隣接した複数のＰ＋層と、
    をさらに含む、請求項１１に記載の多孔質のトレンチＭＯＳＦＥＴ。
  13. 少なくとも１つのスイッチを含む電力変換システムであって、
    前記スイッチが、トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含み、前記トレンチＭＯＳＦＥＴが、複数の多孔質のトレンチＭＯＳＦＥＴを含み、前記多孔質のトレンチＭＯＳＦＥＴの各々が、エピタキシャル（エピ）層と、前記エピ層に形成されたトレンチの底部及び側壁を被覆する、前記エピ層の上の酸化物層と、前記トレンチを充填するハンプを有するＴｉゲート導体層であって、前記Ｔｉゲート導体層の半分超が、Ｔｉゲート導体材料を含むところのＴｉゲート導体層と、を含む、電力変換システム。
  14. 第１のフォトレジストが前記トレンチを形成するために堆積され、次いで除去される、請求項１３に記載の電力変換システム。
  15. 前記ハンプが、前記ハンプの上及び側壁から同時に結晶的にチタン化され、前記ハンプの下の前記Ｔｉゲート導体層が、下向きに結晶的にチタン化される、請求項１３に記載の電力変換システム。
  16. 前記多孔質のトレンチＭＯＳＦＥＴの各々が、
    前記エピ層の上の複数のＰウエルと、
    前記多孔質のトレンチＭＯＳＦＥＴのソース領域を形成する、それぞれ前記Ｐウエルの上にある複数のＮ＋層と、
    をさらに含む、請求項１３に記載の電力変換システム。
  17. 前記多孔質のトレンチＭＯＳＦＥＴの各々が、
    前記Ｔｉゲート導体層の側壁上の複数のスペーサと、
    前記Ｔｉゲート導体層の上及び前記スペーサの周囲のオルトケイ酸テトラエチル及びホウリンケイ酸塩ガラス層と、
    前記Ｎ＋層にそれぞれ隣接した複数のＰ＋層と、
    をさらに含む、請求項１６に記載の電力変換システム。
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