CN203910785U - 半导体器件 - Google Patents
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Abstract
本实用新型提供一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的包括栅电极的晶体管单元，所述栅电极被栅极电介质包围；以及布置在栅极电介质上的栅极金属化层。所述半导体器件还包括填满穿过栅电极和栅极金属化层之间的栅极电介质形成的接触孔的插塞，以便电连接栅电极和栅极金属化层。
Description
技术领域
本实用新型涉及半导体器件，尤其涉及一种具有可靠接触结构的超结器件。
背景技术
超结晶体管通过垂直延伸到半导体本体中的n区和p区的补偿降低了比导通电阻。出于解释的目的，图1示出了一种典型的超结晶体管器件。
如图1中所示，该器件具有半导体本体，该半导体本体具有补偿区，该补偿区包括p区（p柱）130和n区（n柱）134。补偿区连接至MOS晶体管单元，该MOS晶体管单元包括源极118，体区138和控制栅极114。绝缘结构140将栅极114与体区138、源极118、n区（n柱）134以及金属化层110电隔离。而且，绝缘结构140的一部分可用作栅极绝缘层。晶体管的漏极128连接至高掺杂的衬底124。缓冲层126位于所述衬底和所述补偿区之间。各源极接触通过金属化层110互相电连接。漏极接触构建在器件的背面并且被超结器件的金属化部128覆盖。
所述补偿意味着，在超结晶体管的阻断操作期间，n柱中的带正电的施主离子所具有的镜像电荷是在p柱中的带负电的受主离子中。因此，在与超结晶体管的上表面平行的每个平面中，净电荷必须比两个单独电荷的绝对值小得多。与传统的功率晶体管不同，超结晶体管具有相对较高的横向电场Ex，其最大值在p柱与n柱之间的边界处。在正常的阻断操作期间，该电场的最大值不得超过Si的临界电场 （大致为200kV/cm）。在阻断操作中可以根据公式Ex = ∫ρ(x)/ε dx使用半导体材料中的全部电荷的积分来计算得出电场Ex，其中，ρ(x)表示电荷密度，ε表示所述半导体材料的介电常数。电荷密度ρ(x)由施主掺杂n(x)和受主掺杂p(x)均乘以基本电荷e之后的差给出。分别忽略p柱和n柱中的少数掺杂，由以下定义具有单位1/cm2的横向电荷剂量dp和dn: dp = ∫p(x)dx,例如，以p柱(“A”)的中心开始到横向pn结，即，Wp，和总电荷的积分dn = ∫n(x)dx，以横向pn结开始到达n柱(“B”)的中心，即，Wn。dp和dn的绝对值必须小于大约1~2×1012原子/cm2以确保阻断能力。
在导通操作过程中，仅在n柱中例如使用超结晶体管芯片区域的大概仅一半来载送负载电流。
为了改善超结晶体管的动态特性，希望减小具有所需导通电阻的功率晶体管所需的芯片面积。较小半导体区域的另一优点是较少的器件成本。
目的在于提高n柱中的掺杂密度以得到更好的超结晶体管的导电率。
如上所述，在一n柱或p柱中的掺杂量在x方向上被横向积分-由大约为2×1012原子/cm2的值限制。例如在n柱中增大的掺杂密度将为dn产生一个所述n柱宽度一半的较低的值。这对于p柱也是同样的，其消耗空间并且不能为导通状态的导电率做出贡献。
作为一阶近似，n柱的导电率因此与宽度2×dn无关，仅与掺杂的积分量∫n(x)dx有关。
唯一的用来增加对于导通特性的n掺杂的量和用来减小所述超结晶体管的比导通电阻的方法是减小单元节距p以在每芯片面积具有更多的n柱。
然而，在这种情况下，可用于栅电极的芯片区域以及栅极接触的宽度c均被减小。
较小的栅电极宽度将导致栅极电阻增大并且被分散以及超结晶体管的不均匀的开关行为。太小的接触孔或接触沟槽不能被可靠地填充栅极金属化，这将导致接触电阻增大和随着超结晶体管的工作时间而产生的可靠性问题。
需要这样一种结构，其能够使超结晶体管的单元结构具有小的节距，从而保持与栅极的可靠接触和均匀的开关。
实用新型内容
本实用新型的目的在于解决以上一个或多个问题。
为了实现所述目的，根据本实用新型的一个方面，提供一种半导体器件，其包括：
补偿区，其包括p区和n区；
位于所述补偿区上的包括栅电极的晶体管单元，所述栅电极被栅极电介质包围；以及
布置在栅极电介质上的栅极金属化层，
其特征在于，所述半导体器件还包括填满穿过栅电极和栅极金属化层之间的栅极电介质形成的接触孔的插塞，以便电连接栅电极和栅极金属化层。
在一些实施例中，所述插塞由多晶硅形成。
在一些实施例中，所述插塞由阻挡材料层和在阻挡材料层上的钨层形成。
在一些实施例中，所述阻挡材料层包括导电陶瓷材料。
在一些实施例中，所述导电陶瓷材料包括氮化钛和氮化钽之一。
在一些实施例中，所述钨层的厚度是所述接触孔的宽度的至少一半。
在一些实施例中，所述半导体器件还包括位于阻挡材料层和接触孔底部之间的金属硅化物层。
在一些实施例中，所述插塞在栅极电介质的上表面下面凹进。
在一些实施例中，所述插塞具有填充了不同材料的空隙。
在一些实施例中，所述不同材料包括空气、真空、氧化硅、氮化硅和栅极金属中的一个。
在一些实施例中，所述栅电极被布置在沟槽中。
在一些实施例中，所述半导体器件还包括在垂直方向上通过绝缘体与栅极金属化层隔离的源极金属化层。
在一些实施例中，所述栅电极具有小于晶体管单元节距的1/2的宽度。
在一些实施例中，所述栅电极具有小于晶体管单元节距的1/3的宽度。
在一些实施例中，所述半导体器件还包括衬底和位于衬底和补偿区之间的缓冲层。
在一些实施例中，所述缓冲层在其下部的掺杂浓度大于其上部的掺杂浓度。
在一些实施例中，所述n区在其下部的掺杂浓度大于其上部的掺杂浓度。
在一些实施例中，所述晶体管单元还包括位于补偿区中的体区和嵌入所述体区中的源区。
在一些实施例中，所述半导体器件是超结器件。
在一些实施例中，所述栅极金属化层包括铝、铜和硅中的一个。
附图说明
本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中：
图1示意性地示出典型超结晶体管的截面图。
图2a-2c示意性地示出根据本实用新型的超结晶体管的一部分的三个非限制性实例的截面图。
图3示意性地示出根据本实用新型的位于超结晶体管的栅极金属化层和栅电极结构之间的电接触的不同实施例的截面图。
具体实施方式
现在将参考示出本实用新型的实施例的附图在下文中更全面地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。
在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。
除非以其它方式限定，本文所使用的所有术语（包括技术和科学术语）具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。
附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”表示低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n“掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
图2a-2c示出了超结晶体管的三个非限制性实例的示意性截面图。示出了用于实现补偿区和可选缓冲区的不同的可能性。这些实例并非限制性的，其可以以任何方式结合成不同的方案。为简单起见, 仅一部分有源区，即，承载垂直负载电流的区域的截面被示出。而晶体管的其它部分，如边缘终止***，划片区或者栅极连接等并未在图2a-2c中明确示出。所示出的器件具有半导体本体，其具有补偿区，所述补偿区包括p区（p柱）230和n区（n柱）234，其中所述补偿，即，在垂直方向上p柱和n柱之间的掺杂的差既可以是均匀的也可以是变化的。
所述补偿区被连接至MOS晶体管单元，MOS晶体管单元包括源极218，体区238和控制栅极214。在所示出的实例中，栅极被构建成位于半导体本体顶部的平面栅电极。然而，所述栅极也能够在刻蚀进所述半导体本体中的沟槽中实现。
绝缘结构240，例如氧化物，将栅极214与体区238，源极218，n区（n柱）234以及金属化层210电隔离。并且，绝缘结构240的一部分可用作栅极绝缘层。
晶体管的漏极228连接至高掺杂的衬底224。可选缓冲层226可以位于衬底和补偿区之间。缓冲层具有与衬底相同的导电类型，但具有比该衬底更低浓度的掺杂。在垂直方向上所述缓冲层的掺杂可以是变化的。例如，图2b示出所述缓冲层中逐步变化的掺杂水平。例如，所述缓冲层可以包括多个子层，如第一子层（缓冲层1）和第二子层（缓冲层2），并且所述第二子层的掺杂可以高于所述第一子层的掺杂。又例如，图2c示出所述n区（n柱）234的掺杂沿着自所述绝缘结构240至所述缓冲层226的方向逐步增加和/或逐渐增加。根据一实施例（图2a-2c中未示出），n区（n柱）的掺杂和/或p区（p柱）的掺杂可以沿着自所述绝缘结构240至所述缓冲层226的方向具有一个或多个局部掺杂最大量及一个或多个局部掺杂最小量。
各源极接触通过所述金属化层210被电连接，所述金属化层在芯片的顶面构建公共源极焊盘。各个单元栅极214通过多晶硅而被连接以在顶面构建与金属化部的公共栅极接触。并且因此，具有相同或不同的金属化部的两个电极（一个用于源极，另一个用于栅极）被设置在器件顶面并且借助例如硅氧化物钝化层或硅氮化物钝化层或者同时借助两者彼此隔离。漏极接触构建在器件的背面并且被超结器件的金属化部228覆盖。
在超结晶体管中，由于用于n沟道MOSFET的适当功函数及其可制造性，栅电极的优选材料是n掺杂的多晶硅。然而，多晶硅的串联电阻受到掺杂材料（例如磷）的可溶性限制，因此对于厚度为500nm的层来说，方块电阻不能下降到10Ω□以下。
同时，具有条形单元的超结晶体管不能在基本平行的电极之间具有连接。因此，超结晶体管的平行单元的栅极电势可能因漏极的内部反馈、单元之间的一些小的（非故意的）结构差异或者芯片中的温度梯度（仅举几种可能性的例子）而不同。由此，在相邻栅极多晶硅条之间没有借助低欧姆材料（例如金属线）的低欧姆连接的情况下，甚至相邻单元的开关行为也可能是不同的。
不均匀的开关所带来的问题随着超结晶体管的芯片面积而增长。
本实用新型中公开的结构对于大于20mm2，或大于35mm2，或大于50mm2的较大的芯片面积而言更为重要。
根据本实用新型，对于超结晶体管的最佳栅极电荷来说，图2a-2c所示的栅电极的宽度w不应超过单元节距p的大约50%。在一个实施例中，栅电极的宽度w小于单元节距p的1/2。在另一个实施例中，栅电极的宽度小于单元节距p的1/3。
超结晶体管的正面金属具有比栅电极高得多的导电率。因此，在该实用新型中，正面金属的利用低欧姆连接（例如金属连接）连接到栅极焊盘的结构化部分用于重复地接触栅电极。
此外，为了提供均匀的栅极电压分布并因此提供均匀的单元开关行为，可以在栅电极结构和金属栅极指状物之间使用电连接。
图3示意性地示出根据本实用新型的位于超结晶体管的栅极金属化层和栅电极结构之间的电接触的不同实施例的截面图。
在图3中，接触孔328被形成为穿过栅极金属化层320和栅电极314之间的栅极电介质340。多种不同的导电材料被填充到接触孔328中以形成插塞结构，该插塞结构将超结晶体管的栅极金属化层320和栅电极314电连接。
根据一个实施例，栅极金属化层320可以包括铝、铜和硅中的一个或多个。
根据一个实施例，接触孔328被填充有多晶硅层以形成插塞结构。在沉积之后，例如通过掩蔽或无掩蔽的刻蚀或者通过CMP（化学机械抛光）从不需要的区域中去除多晶硅。在沉积时多晶硅已经被在位掺杂，或者在沉积之后或在凹进之后掺杂多晶硅。
根据另一实施例，接触孔328被涂覆有阻挡材料。该阻挡材料可以包括导电陶瓷材料，例如氮化钛、氮化钽等等。然后接触孔328的其余部分例如通过沉积工艺被填充了钨，以便形成插塞结构。
根据一个实施例，所沉积的钨的厚度是接触孔328的宽度的至少一半。多余的钨可以例如通过回蚀和/或CMP从超结晶体管的表面除去，如在图3中所示的。
根据一个实施例，例如在剩余的正面金属化层的图案化期间独立地图案化钨。在这种情况下，钨层可以存在于剩余的正面金属化层和栅极电介质之间。
根据一个实施例，在沉积阻挡材料之前，至少在接触孔328的底部沉积金属，例如钛，并且该金属被退火，从而形成金属硅化物接触区。
根据一个实施例（图3中未示出），插塞结构可以在围绕的电介质340的上表面以下凹进。
根据一个实施例（图3中未示出），插塞结构可以不被完全填满，而是可以具有被填充有一个或多个不同材料的空隙。这些材料可以包括空气、真空、氧化硅、氮化硅、栅极金属等等。
根据一个实施例，超结晶体管还可以使用栅电极位于沟槽中的单元结构来构建。在这种情况下，沟槽中的栅电极可以通过如上面所述的插塞结构被接触到。
根据一个实施例，超结晶体管的栅电极可以通过如上面所述的插塞结构从栅极焊盘被直接接触。
根据一个实施例，源极金属化层和栅极金属化层可以位于不同的金属化层上，其在垂直方向上被诸如SiO2的绝缘体隔离。该实施例有助于最小化诸如栅极焊盘和栅极指状物之类的区域，这些区域不会对电流做出贡献。使用这样的布局有助于获得器件的较低的比导通电阻。
在上面关于图2a-2c和图3进行的描述中，为了更好地突出本实用新型，因此仅对本实用新型的改进构造进行了详细描述，而仅仅概述或甚至省略了本领域技术人员公知的一些半导体器件结构。此外，本实用新型中的半导体器件结构的形成均可以采用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。
Claims (19)
1.一种半导体器件，其包括：
补偿区，其包括p区和n区；
位于所述补偿区上的包括栅电极的晶体管单元，所述栅电极被栅极电介质包围；以及
布置在栅极电介质上的栅极金属化层，
其特征在于，所述半导体器件还包括填满穿过栅电极和栅极金属化层之间的栅极电介质形成的接触孔的插塞，以便电连接栅电极和栅极金属化层。
2.根据权利要求1所述的半导体器件，其特征在于，所述插塞由多晶硅形成。
3.根据权利要求1所述的半导体器件，其特征在于，所述插塞由阻挡材料层和在阻挡材料层上的钨层形成。
4.根据权利要求3所述的半导体器件，其特征在于，在一些实施例中，所述阻挡材料层包括导电陶瓷材料。
5.根据权利要求4所述的半导体器件，其特征在于，所述导电陶瓷材料包括氮化钛和氮化钽之一。
6.根据权利要求3所述的半导体器件，其特征在于，所述钨层的厚度是所述接触孔的宽度的至少一半。
7.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括位于阻挡材料层和接触孔底部之间的金属硅化物层。
8.根据权利要求1所述的半导体器件，其特征在于，所述插塞在栅极电介质的上表面下面凹进。
9.根据权利要求1所述的半导体器件，其特征在于，所述插塞具有填充了不同材料的空隙。
10.根据权利要求9所述的半导体器件，其特征在于，所述不同材料包括空气、真空、氧化硅、氮化硅和栅极金属中的一个。
11.根据权利要求1所述的半导体器件，其特征在于，所述栅电极被布置在沟槽中。
12.根据权利要求1所述的半导体器件，其特征在于，所述栅电极具有小于晶体管单元节距的1/2的宽度。
13.根据权利要求1所述的半导体器件，其特征在于，所述栅电极具有小于晶体管单元节距的1/3的宽度。
14.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括衬底和位于衬底和补偿区之间的缓冲层。
15.根据权利要求14所述的半导体器件，其特征在于，所述缓冲层在其下部的掺杂浓度大于其上部的掺杂浓度。
16.根据权利要求1所述的半导体器件，其特征在于，所述n区在其下部的掺杂浓度大于其上部的掺杂浓度。
17.根据权利要求1所述的半导体器件，其特征在于，所述晶体管单元还包括位于补偿区中的体区和嵌入所述体区中的源极。
18.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件是超结器件。
19.根据权利要求1所述的半导体器件，其特征在于，所述栅极金属化层包括铝、铜和硅中的一个。
Priority Applications (1)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
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| CN203910785U true CN203910785U (zh) | 2014-10-29 |
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ID=51785039
Family Applications (1)
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| CN201320675635.2U Expired - Lifetime CN203910785U (zh) | 2013-10-30 | 2013-10-30 | 半导体器件 |
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2013
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