KR100592749B1 - 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법 - Google Patents

실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장

Description

실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법 {High voltage MOSFET having Si/SiGe hetero structure and a method for manufacturing the same}
도 1은 LDD 구조를 갖는 종래의 고전압 전계효과 트랜지스터를 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 고전압 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 고전압 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 4 및 도 5는 본 발명의 제 3 실시예에 따른 고전압 전계효과 트랜지스터의 단면도.
도 6은 시뮬레이션을 통해 측정한 제 1 실시예와 일반적인 공정에 의해 제작된 LDD-HVNMOS 소자의 에너지 밴드 다이어그램 및 전도 캐리어 농도 분포를 나타낸 그래프.
도 7은 시뮬레이션을 통해 측정한 제 1 실시예와 일반적인 공정에 의해 제작된 LDD-HVNMOS 소자의 전류-전압 특성을 나타낸 그래프.
도 8a 및 8b는 시뮬레이션을 통해 측정한 제 1 실시예와 일반적인 공정에 의 해 제작된 LDD-HVNMOS 소자의 전기장 분포를 나타낸 그래프.
도 9는 시뮬레이션을 통해 측정한 제 1 실시예와 일반적인 공정에 의해 제작된 LDD-HVNMOS 소자의 항복전압 특성을 나타낸 그래프.
도 10는 시뮬레이션을 통해 측정한 제 1 실시예와 일반적인 공정에 의해 제작된 LDD-HVNMOS 소자의 transconductance(Gm)를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 14: n형 표류 영역
16, 116, 216: n+ 소스 영역 17, 117, 217: n+ 드레인 영역
18: p+ 소스 콘택 영역 19: 게이트 산화막
20: 게이트 전극 21, 121, 221: 필드산화막
22, 122, 222: 층간절연막 23: 금속 전극
41, 241: p-웰 영역 51: n-웰 영역
55: p- LDD 영역 56: p+ 소스 영역
57: p+ 드레인 영역 58: n+ 소스 콘택 영역
110, 210: 실리콘 기판 111: 이완된 SiGe 에피층
112, 212: SiGe 에피층 113, 213: Si 에피층
114, 214: n- 표류 영역 119, 219: 게이트 산화막
120, 220: 게이트 115, 215: LDD 영역
118, 218: p+ 소스 콘택 영역 123, 223: 전극
131, 231: 희생산화막
본 발명은 전력소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 높은 항복전압을 유지하면서 낮은 온(on) 저항을 확보할 수 있는 실리콘(Si)/실리콘 게르마늄(SiGe) 이종접합 구조를 가지는 고전압 전계효과 트랜지스터(high voltage MOSFET) 및 그 제조 방법에 관한 것이다.
일반적으로 전계효과를 이용하는 전력소자에는 LDD-HVMOSFET (Lightly Doped Drain-High Voltage MOSFET), DMOSFET (Double diffused MOSFET), EDMOSFET (Extended drain MOSFET), LDMOSFET (Lateral double diffused MOSFET) 등이 있다. 이와 같은 전력소자는 다른 전력소자에 비해 빠른 스위칭 속도와 낮은 온 저항 특성을 가지기 때문에 고전압 소자로 각광 받고 있다.
이러한 전력소자들은 공통적으로 드레인이 낮은 도핑 농도 영역과 높은 도핑 농도 영역으로 이루어지는 특징을 가진다. 두 번의 이온 주입 과정을 통해 드레인을 이중 구조로 형성함으로써 드레인 쪽 채널 끝에서 수직방향의 전기장의 세기가 증가함으로써 발생되는 고온 전자 현상(hot electron effect)을 감소시킬 수 있다. 고온 전자 현상은 소신호 출력 저항값 및 transconductance(Gm)를 감소시키며, 산화막 내에 전자포획(electron trap)을 발생시켜 문턱전압을 증가시키고, 기판 전류(substrate current)를 발생시킨다. 이와 같이 발생된 기판 전류는 소스, 기판과 드레인 사이에 기생 바이폴라 트랜지스터(BJT) 동작을 유기시키기 때문에 이로 인 해 VDS 항복전압값이 감소된다. 따라서 전력소자는 고전압에 견딜 수 있도록 높은 항복전압을 가지며, 빠른 스위칭 특성을 유지할 수 있도록 낮은 온 저항을 갖는 구조로 제작되어야 한다.
도 1은 기본적인 고전압 소자로서, LDD 구조를 갖는 종래 고전압 전계효과 트랜지스터(HVMOSFET)의 단면을 도시한다.
도 1을 참조하면, 고전압 전계효과 트랜지스터(HVMOSFET)는 p-웰(well) 영역(41)과 n-웰 영역(51)이 형성된 반도체 기판(10)에 형성되며, p-웰(well) 영역(41)에 형성되는 N형 LDD-HVMOSFET와 n-웰 영역(51)에 형성되는 P형 LDD-HVMOSFET로 구성된다.
필드산화막(21)이 형성된 p형 반도체 기판(10)의 p-웰 영역(41) 상에 게이트 산화막(19)이 형성되고, 상기 게이트 산화막(19) 상에 게이트 전극(20)이 형성된다. 상기 게이트 전극(20) 양측부의 상기 p-웰 영역(41)에는 n- LDD 영역(15)을 포함하는 n+ 소스 영역(16) 및 n+ 드레인 영역(17)이 각각 형성되며, 상기 n+ 소스 영역(16)의 측부에는 p+ 소스 콘택 영역(18)이 형성되고, 상기 n+ 드레인 영역(17) 외측에는 n형 표류 영역(drift region)(14)이 형성된다. 상기와 같이 형성된 N형 LDD-HVMOSFET의 상기 게이트 전극(20), n+ 소스 영역(16), p+ 소스 콘택 영역(18) 및 n+ 드레인 영역(17)의 일부분은 층간절연막(22)에 형성된 콘택홀을 통해 금속전극(23)과 연결된다.
또한, p형 반도체 기판(10)의 n-웰 영역(51) 상에 게이트 산화막(19)이 형성 되고, 상기 게이트 산화막(19) 상에 게이트 전극(20)이 형성된다. 상기 게이트 전극(20) 양측부의 상기 n-웰 영역(51)에는 p- LDD 영역(55)을 포함하는 p+ 소스 영역(56) 및 p+ 드레인 영역(57)이 각각 형성되며, 상기 p+ 소스 영역(56)의 측부에는 n+ 소스 콘택 영역(58)이 형성되고, 상기 p+ 드레인 영역(57) 외측에는 p형 표류영역(54)이 형성된다. 상기와 같이 형성된 P형 LDD-HVMOSFET의 상기 게이트 전극(20), p+ 소스 영역(56), n+ 소스 콘택 영역(58) 및 p+ 드레인 영역(57)의 일부분은 층간절연막(22)에 형성된 콘택홀을 통해 금속전극(23)과 연결된다.
상기 N형 LDD-HVMOSFET는 게이트 전극(20)에 문턱전압 보다 높은 전압을 인가하고, 드레인 영역(17)에 소스 영역(16)보다 높은 전압을 인가하면, 소스 영역(16)으로부터 게이트 전극(20) 하부의 채널영역과 n형 표류 영역(14)을 통해 드레인 영역(17)으로 전류가 흐른다. 이 과정에서 상대적으로 저농도 이온이 주입된 n형 표류 영역(14)에서 전계의 분산 효과를 얻을 수 있고, 이로 인해 최대 전기장의 크기를 낮추어 높은 항복전압을 얻을 수 있다. 그러나 n형 표류 영역(14)에 저농도 이온이 주입되기 때문에 채널영역의 온 저항을 정확히 제어하기 어려울 뿐만 아니라, 낮은 온 저항을 확보하기 어려워 높은 구동 전류를 얻을 수 없는 단점이 있다.
상기 P형 LDD-HVMOSFET도 상기 N형 LDD-HVMOSFET와 동일한 원리로 동작되므로 상세한 설명은 생략하도록 한다.
본 발명이 이루고자 하는 기술적 과제는 채널을 실리콘과 실리콘 게르마늄의 이종접합 구조로 형성하여 저농도 이온이 주입된 n형 표류 영역으로 인한 낮은 온 저항 확보의 어려움과 고온 전자 현상에 의한 transconductance(Gm)의 감소 현상을 해결하면서 동시에 높은 항복전압을 얻을 수 있는 고전압 전계효과 트랜지스터 및 그 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 고전압 전계효과 트랜지스터는 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판, 상기 기판 상에 형성되며, 게이트 절연막에 의해 상기 기판과 전기적으로 절연되는 게이트, 상기 게이트 일측부의 상기 실리콘 에피층 및 실리콘 게르마늄 에피층에 형성된 소오스 영역, 상기 게이트 전극 다른 일측부의 상기 실리콘 게르마늄 에피층을 포함하여 채널 영역을 갖는 상기 실리콘 에피층에 상기 게이트 전극과 일부 중첩되도록 형성된 표류 영역, 상기 표류 영역 내에 형성된 드레인 영역을 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 다른 고전압 전계효과 트랜지스터는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판, 상기 기판 상에 형성되며, 게이트 절연막에 의해 상기 기판과 전기적으로 절연되는 게이트, 상기 게이트 일측부의 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층 및 상기 웰에 형성된 소오스 영역, 상기 게이트 전극 다른 일측부의 상기 웰을 포함하여 채널 영역을 갖는 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층에 상기 게이트 전극과 일부 중첩되도록 형성된 표류 영역, 상기 표류 영역 내에 형성된 드레인 영역을 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 고전압 전계효과 트랜지스터의 제조 방법은 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조하는 단계, 상기 실리콘 에피층과 상기 실리콘 게르마늄 에피층의 소정 부분에 불순물 이온을 주입하여 표류 영역을 형성하는 단계, 활성영역의 상기 실리콘 에피층 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상에 게이트를 형성한 후 상기 게이트 일측부의 상기 실리콘 에피층과 상기 실리콘 게르마늄 에피층에 LDD 영역을 형성하는 단계, 상기 게이트 양측부의 상기 실리콘 에피층과 상기 실리콘 게르마늄 에피층에 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 고전압 전계효과 트랜지스터의 제조 방법은 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조하는 단계, 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층 및 상기 웰 영역의 소정 부분에 불순물 이온을 주입하여 표류 영역을 형성하는 단계, 활성영역의 상기 실리콘 에피층 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상에 게이트를 형성한 후 상기 게이트 일측부의 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층 및 상기 웰 영역에 LDD 영역을 형성하는 단계, 상기 게이트 양측부의 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층 및 상기 웰 영역에 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 이종 구조를 가지는 고전압 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 실리콘 기판(110) 상에 이완된 Si(1→x)Ge(0→1-x) 에피층(relaxed Si(1→x)Ge(0→1-x) epitaxial layer)(111)을 형성한다. 상기 이완된 Si (1→x)Ge(0→1-x) 에피층(111)의 두께는 0.5㎛ 이상으로 충분히 두껍게 형성하고, Ge의 함유량(x)은 0%에서 x%까지 점진적으로 증가시킨다. 최종적인 Ge의 함유량은 전체의 10~20% 정도가 되도록 하는 것이 바람직하다.
도 2b를 참조하면, 상기 이완된 Si(1→x)Ge(0→1-x) 에피층(111) 상에 SixGe 1-x 에피층(112)을 형성한다. 상기 SixGe1-x 에피층(112)은 0.5㎛ 이상의 두께로 형성하되, 기판 전류를 최소화시키기 위해서는 n- 표류 영역의 확산 두께보다 두껍게 형성하는 것이 바람직하다. 또한, 상기 SixGe1-x 에피층(112)의 도핑 농도는 일반적인 전력소자의 제조에 사용되는 실리콘 기판의 도핑 농도와 동일한 정도로 한다.
상기 SixGe1-x 에피층(112) 상에 Si 에피층(113)을 형성한다. 상기 Si 에피층(113)의 두께는 후속 열산화 공정 및 게이트 산화막 형성 공정 그리고 클리닝(Cleaning) 공정에 의해 소모될 두께를 감안하여 적절한 두께로 형성한다. 최종적으로 잔류되는 Si 에피층(113)의 두께가 너무 얇으면 채널이 상기 SixGe1-x 에피층(112)에 형성되기 때문에 채널의 전자 이동도가 감소하여 온 전류가 감소한다. 반 면, Si 에피층(113)의 두께가 너무 두꺼우면 상기 SixGe1-x 에피층(112)에서의 채널 전자 포획에 따른 전류 증가 효과를 거의 얻을 수 없다. 그러므로 최종적으로 잔류되는 두께가 4~20㎚가 되도록 하는 것이 바람직하다. 상기 SixGe1-x 에피층(112) 상에 상기 Si 에피층(113)을 얇은 두께로 성장시킬 경우 부가적으로 변형 실리콘(Strained-Si) 효과를 얻을 수도 있다.
본 실시예에서는 상기와 같이 에피 성장을 통해 Si/SixGe1-x/이완된 SixGe 1-x/Si 구조의 기판을 제조함으로써 기판의 불순물 농도를 자유롭게 조절할 수 있다. 즉, 에피 성장을 통해 에피층 중간에 n형 불순물층을 형성함으로써 p-형으로 도핑된 에피층과 전기적으로 절연시킬 수 있으므로 기판 전류를 현저하게 감소시킬 수 있다.
도 2c를 참조하면, 상기 Si 에피층(113)의 일부 두께를 산화시켜 희생산화막(131)을 형성하고, 상기 Si 에피층(113)과 SixGe1-x 에피층(112)의 소정 부분에 불순물 이온을 주입하여 n-형 표류 영역(114)을 형성한다. 이 때 60KeV의 에너지로 2.0E13 atoms/cm2 농도의 인(P) 이온을 주입하며, 1000℃에서 약 500분간 확산 공정을 진행한다. 구체적인 수치는 공정 조건 및 환경에 따라 변화될 수 있다. 여기서 실리콘(Si)과 실리콘 게르마늄(SiGe) 경계면에서의 확산도 차이에 의해 도핑 프로파일(doping profile)이 왜곡될 수 있으나, 인(P)의 경우 확산도 차이가 거의 차이가 없으므로 무시할 수 있다.
도 2d를 참조하면, 상기 희생산화막(131)을 제거한 후 소자분리영역에 필드산화막(121)을 형성하고, 활성영역의 상기 Si 에피층(113) 상에 게이트 산화막(119)을 형성한다. 이 때 최종적으로 잔류되는 상기 Si 에피층(113)의 두께는 4~20㎚ 정도가 되도록 한다. 상기 게이트 산화막(119)의 두께는 소자에 따라 적절히 조절할 수 있다. 또한, 상기 필드산화막(121) 부분에 형성되는 p형 MOS 캐패시터의 문턱전압을 높이기 위해 BF2 이온을 주입하고, 문턱전압 조절과 누설전류 제어를 위해 붕소(B)와 BF2 이온을 주입할 수 있다.
게이트를 형성하기 위해 상기 게이트 산화막(119) 상에 폴리실리콘(poly-Si)을 1500Å 정도의 두께로 증착하고, 850℃에서 약 30분간 POCl3 이온을 도핑한다. 이 때 게이트의 면저항(sheet resistance)을 감소시키기 위해 WSix나 금속 실리사이드(metal-silicide) 공정을 추가로 진행할 수 있다. 이 후 상기 폴리실리콘을 패터닝하여 게이트(120)를 형성한다. 이 때 상기 게이트(120)의 일측부가 상기 n- 표류 영역(114)의 일부와 중첩되도록 패터닝한다.
도 2e를 참조하면, 상기 게이트(120) 일측부의 상기 Si 에피층(113)과 SixGe1-x 에피층(112)에 40KeV의 에너지로 3.5E13 atoms/cm2 농도의 인(P) 이온을 주입하고, 900℃에서 30분간 확산시켜 LDD 영역(115)을 형성한다. 그리고 상기 게이트(120) 양측부의 상기 Si 에피층(113)과 SixGe1-x 에피층(112)에 60KeV의 에너지로 6.0E15 atoms/cm2 농도의 비소(As) 이온을 주입하고, 900℃에서 30분간 확산시켜 n+ 형 소스 영역(116)과 n+형 드레인 영역(117)을 형성한다. 이 때 상기 n+형 드레인 영역(117)은 상기 n-형 표류 영역(114) 내에 형성된다. 여기서, 상기 LDD 영역(115)을 형성한 후 상기 게이트(120)의 양측벽에 스페이서를 형성하는 공정을 추가적으로 진행하면 상기 n+형 소스 영역(116)과 n+형 드레인 영역(117)이 상기 게이트(120)로부터 일정 거리 이격되어 형성되도록 할 수 있다.
이 후 상기 n+형 소스 영역(116)의 일측에 고농도 p+형 불순물을 주입하여 바디 콘택(body contact)용 p+ 소스 콘택 영역(118)을 형성한다.
도 2f를 참조하면, 전체 상부면에 층간절연막(122)을 형성한 후 상기 게이트(120), n+ 소스 영역(116), p+ 소스 콘택 영역(118) 및 n+ 드레인 영역(117)의 일부분이 노출되도록 상기 층간절연막(122)에 콘택홀을 형성한다. 그리고 상기 콘택홀이 매립되도록 전체면에 금속을 증착한 후 패터닝하여 상기 게이트(120), 상기 n+ 소스 영역(116) 및 p+ 소스 콘택 영역(118) 그리고 상기 n+ 드레인 영역(117)과 접촉되는 전극(123)을 각각 형성한다.
도 2a 내지 도 2f를 통해 N형 LDD-HVMOSFET의 제조 과정을 설명하였으나, P형 LDD-HVMOSFET의 경우에도 불순물의 종류만을 다르게 하여 동일한 과정으로 제조할 수 있다.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 이종 구조를 가지는 고전압 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, p-웰 영역(241)이 형성된 실리콘 기판(210) 상에 Si(x)Ge(1-x) 에피층(212)을 형성한다. 상기 Si(x)Ge(1-x) 에피층(212)의 두께는 10~50㎚ 정도로 얇게 조절하여 격자 불일치(lattice mismatch)에 의한 결함(defect)이 방지되도록 하고, Ge의 함유량은 10~30% 정도가 되도록 하여 소자의 특성이 극대화되도록 하는 것이 바람직하다. 이 때 도핑은 인-시투(in-situ)로 진행하며, 도핑 농도는 일반적인 전력소자의 경우와 동일한 정도로 제어한다. 또한, 누설전류를 감소시키기 위해 일반적인 실리콘 기판이 아닌 SOI(silicon on insulator) 기판을 이용할 수도 있다.
도 3b를 참조하면, 상기 SixGe1-x 에피층(212) 상에 Si 에피층(213)을 형성한다. 상기 Si 에피층(213)의 두께는 후속 열산화 공정 및 게이트 산화막 형성 공정 그리고 클리닝 공정에 의해 소모될 두께를 감안하여 적절한 두께로 형성한다. 상기 제 1 실시예에서와 같은 이유로 최종적으로 잔류되는 Si 에피층(213)의 두께가 4~20㎚가 되도록 하는 것이 바람직하다.
본 실시예에서는 상기와 같이 에피 성장을 통해 Si/SixGe1-x/Si 구조의 기판을 제조한다. 제 2 실시예에서는 에피 성장을 통해 얻는 기판의 구조가 제 1 실시예에서와 다른 특징을 갖는다.
도 3c를 참조하면, 상기 Si 에피층(213)의 일부 두께를 산화시켜 희생산화막(231)을 형성하고, 상기 Si 에피층(213), SixGe1-x 에피층(212) 및 p-웰 영역(241)의 소정 부분에 불순물 이온을 주입하여 n- 표류 영역(214)을 형성한다. 이 때 60KeV 의 에너지로 2.0E13 atoms/cm2 농도의 인(P) 이온을 주입하며, 1000℃에서 약 500분간 확산 공정을 진행한다. 구체적인 수치는 공정 조건 및 환경에 따라 변화될 수 있다. 여기서 실리콘(Si)과 실리콘 게르마늄(SiGe) 경계면에서의 확산도 차이에 의해 도핑 프로파일이 왜곡될 수 있으나, 인(P)의 경우 확산도 차이가 거의 없으므로 무시할 수 있다.
도 3d를 참조하면, 상기 희생산화막(231)을 제거한 후 소자분리영역에 필드산화막(221)을 형성하고, 활성영역의 상기 Si 에피층(213) 상에 게이트 산화막(219)을 형성한다. 이 때 최종적으로 잔류되는 상기 Si 에피층(213)의 두께는 4~20㎚ 정도가 되도록 한다. 상기 게이트 산화막(219)의 두께는 소자에 따라 적절히 조절할 수 있다. 또한, 상기 필드산화막(221) 부분에 형성되는 p형 MOS 캐패시터의 문턱전압을 높이기 위해 BF2 이온을 주입하고, 문턱전압 조절과 누설전류 제어를 위해 붕소(B)와 BF2 이온을 주입할 수 있다.
게이트를 형성하기 위해 상기 게이트 산화막(219) 상에 폴리실리콘(poly-Si)을 1500Å 정도의 두께로 증착하고, 850℃에서 약 30분간 POCl3 이온을 도핑한다. 이 때 게이트의 면저항을 감소시키기 위해 WSix나 금속 실리사이드 공정을 추가로 진행할 수 있다. 이 후 상기 폴리실리콘을 패터닝하여 게이트(220)를 형성한다. 이 때 상기 게이트(220)의 일측부가 상기 n- 표류 영역(214)의 일부와 중첩되도록 패터닝한다.
도 3e를 참조하면, 상기 게이트(220) 일측부의 상기 Si 에피층(213), SixGe1-x 에피층(212) 및 p-웰 영역(241)에 40KeV의 에너지로 3.5E13 atoms/cm2 농도의 인(P) 이온을 주입하고, 900℃에서 30분간 확산시켜 LDD 영역(215)을 형성한다. 그리고 상기 게이트(220) 양측부의 상기 Si 에피층(213), SixGe1-x 에피층(212) 및 p-웰 영역(241)에 60KeV의 에너지로 6.0E15 atoms/cm2 농도의 비소(As) 이온을 주입하고, 900℃에서 30분간 확산시켜 n+형 소스 영역(216)과 n+형 드레인 영역(217)을 형성한다. 이 때 상기 n+형 드레인 영역(217)은 상기 n-형 표류 영역(214) 내에 형성된다. 여기서, 상기 LDD 영역(215)을 형성한 후 상기 게이트(220)의 양측벽에 스페이서를 형성하는 공정을 추가적으로 진행하면 상기 n+형 소스 영역(216)과 n+형 드레인 영역(217)이 상기 게이트(220)로부터 일정 거리 이격되어 형성되도록 할 수 있다.
이 후 상기 n+형 소스 영역(216)의 일측에 고농도 p+형 불순물을 주입하여 바디 콘택(body contact)용 p+ 소스 콘택 영역(218)을 형성한다.
도 3f를 참조하면, 전체 상부면에 층간절연막(222)을 형성한 후 상기 게이트(220), n+ 소스 영역(216), p+ 소스 콘택 영역(218) 및 n+ 드레인 영역(217)의 일부분이 노출되도록 상기 층간절연막(222)에 콘택홀을 형성한다. 그리고 상기 콘택홀이 매립되도록 전체면에 금속을 증착한 후 패터닝하여 상기 게이트(220), 상기 n+ 소스 영역(216) 및 p+ 소스 콘택 영역(218) 그리고 상기 n+ 드레인 영역(217)과 접촉되는 전극(223)을 각각 형성한다.
도 3a 내지 도 3f를 통해 N형 LDD-HVMOSFET의 제조 과정을 설명하였으나, P형 LDD-HVMOSFET의 경우에도 불순물의 종류만을 다르게 하여 동일한 과정으로 제조할 수 있다.
도 4 및 도 5는 상기 제 1 실시예 및 제 2 실시예와 같은 공정을 통해 제작한 LDMOS의 단면을 도시하는데, 본 발명은 상기 실시예에만 국한되지 않고 다양한 형태로 실리콘과 실리콘 게르마늄 이종 구조의 채널을 구현할 수 있다.
도 4에서 부호 133은 p형 바디(body), 부호 132는 국부 산화막을 나타내며, 도 5에서 부호 233은 p형 바디, 부호 232는 국부 산화막을 나타낸다.
도 6 내지 도 9는 실바코(Silvaco)사의 시뮬레이터를 이용하여 제 1 실시예 와 일반적인 공정으로 제작된 LDD-HVMOSFET의 특성을 비교한 시뮬레이션 결과이다. 시뮬레이션은 채널의 에피층 구조 이외의 다른 조건은 모두 동일한 상태에서 수행되었다.
도 6은 게이트에 전압이 인가되지 않은 경우와 충분한 인버전(inversion) 전압이 인가된 경우의 에너지 밴드를 나타낸다. 본 발명의 이종접합 구조에서 실리콘과 실리콘 게르마늄의 경계에 전위 우물(potential well)이 형성되고, 이로 인해 캐리어의 농도 분포가 증가된다. 또한, 변형 실리콘(strained-Si) 효과에 의해 전자의 effective-mass가 감소하게 되어 더 높은 전자 이동도를 보이기 때문에 소스 및 드레인 사이의 온 저항이 감소하여 도 7과 같은 포화 전류 기울기를 나타낸다. 도 7을 통해 알 수 있듯이 포화 전류가 20% 이상 증가되었다.
도 8a및 도 8b는 제 1실시예와 일반적인 LDD-HVNMOS 소자에 대하여 채널 깊이에 따른 전기장의 분포를 나타낸다. 본 발명의 제 1 실시예에 따른 소자(도 8a)에서 최대 전기장의 세기가 감소함을 확인할 수 있다. 결과적으로, 본 발명의 제 1 실시예 및 제 2 실시예에 따른 채널 구조를 이용하면 실리콘(Si)을 채널로 이용하는 일반적인 소자에 비하여 더욱 높은 전기장을 견딜 수 있어 더 높은 항복전압을 갖게 된다.
도 9는 제 1 실시예에 따른 소자와 일반적인 공정으로 제작된 LDD-HVNMOS 소자의 항복전압 특성을 비교하여 나타낸다. 시뮬레이션 결과에서 알 수 있듯이, 제 1 실시예에 의해 제작된 전력소자는 더욱 높은 항복전압을 갖게 된다.
도 10은 제 1실시예에 대한 Gm 값을 나타낸다. 제 1 실시예에 따른 채널 구조를 이용했을 경우 Gm의 최대값이 50% 이상 증가함을 확인할 수 있다. 이로 인해 실리콘/실리콘 게르마늄의 이종 구조를 이용하면 고온 전자 현상 효과를 감소시킬 수 있어 소자의 신뢰성이 향상될 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 고전압 전계효과 트랜지스터는 실리콘과 실리콘 게르마늄 이종 구조의 채널을 갖는다. 따라서 전위 우물을 통한 캐리어의 증가 및 이동도의 증가에 의해 소스 및 드레인 간의 온 저항이 감소하고, 포화 전류의 크기가 효과적으로 증가되며, 이종접합 구조로 인해 전기장의 크기가 감소되어 같은 도핑 프로파일을 갖는 구조에서 보다 높은 항복전압을 유지할 수 있고, 전기장의 감소와 더불어 Gm값이 증가되므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.

Claims (14)

  1. 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판,
    상기 기판 상에 형성되며, 게이트 절연막에 의해 상기 기판과 전기적으로 절연되는 게이트,
    상기 게이트 일측부의 상기 실리콘 에피층 및 실리콘 게르마늄 에피층에 형성된 소오스 영역,
    상기 게이트 전극 다른 일측부의 상기 실리콘 게르마늄 에피층을 포함하여 채널 영역을 갖는 상기 실리콘 에피층에 상기 게이트 전극과 일부 중첩되도록 형성된 표류 영역,
    상기 표류 영역 내에 형성된 드레인 영역을 포함하는 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  2. 제 1 항에 있어서, 상기 이완된 실리콘 게르마늄 에피층은 이완된 Si(1→x)Ge(0→1-x)으로 형성되며, 상기 Ge의 함유량(x)이 0%에서 x%까지 점진적으로 증가되되, 최종적인 Ge의 함유량이 전체의 10~20%인 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  3. 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판,
    상기 기판 상에 형성되며, 게이트 절연막에 의해 상기 기판과 전기적으로 절연되는 게이트,
    상기 게이트 일측부의 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층 및 상기 웰에 형성된 소오스 영역,
    상기 게이트 전극 다른 일측부의 상기 웰을 포함하여 채널 영역을 갖는 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층에 상기 게이트 전극과 일부 중첩되도록 형성된 표류 영역,
    상기 표류 영역 내에 형성된 드레인 영역을 포함하는 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 실리콘 게르마늄 에피층이 상기 표류 영역의 확산 두께보다 두껍게 형성된 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  5. 제 1 항 또는 제 3 항에 있어서, 상기 실리콘 에피층의 두께는 4~20㎚인 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  6. 삭제
  7. 제 1 항 또는 제 3 항에 있어서, 상기 소오스가 LDD 구조로 형성된 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  8. 제 1 항 또는 제 3 항에 있어서, 상기 소오스의 일측부에 소스 콘택 영역이 형성된 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  9. 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조하는 단계,
    상기 실리콘 에피층과 상기 실리콘 게르마늄 에피층의 소정 부분에 불순물 이온을 주입하여 표류 영역을 형성하는 단계,
    활성영역의 상기 실리콘 에피층 상에 게이트 산화막을 형성하는 단계,
    상기 게이트 산화막 상에 게이트를 형성한 후 상기 게이트 일측부의 상기 실리콘 에피층과 상기 실리콘 게르마늄 에피층에 LDD 영역을 형성하는 단계,
    상기 게이트 양측부의 상기 실리콘 에피층과 상기 실리콘 게르마늄 에피층에 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 전계효과 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서, 상기 이완된 실리콘 게르마늄 에피층은 상기 Ge의 함유량(x)이 0%에서 x%까지 점진적으로 증가되되, 최종적인 Ge의 함유량이 전체의 10~20%가 되도록 형성하는 것을 특징으로 하는 고전압 전계효과 트랜지스터의 제조 방법.
  11. 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조하는 단계,
    상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층 및 상기 웰 영역의 소정 부분에 불순물 이온을 주입하여 표류 영역을 형성하는 단계,
    활성영역의 상기 실리콘 에피층 상에 게이트 산화막을 형성하는 단계,
    상기 게이트 산화막 상에 게이트를 형성한 후 상기 게이트 일측부의 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층 및 상기 웰 영역에 LDD 영역을 형성하는 단계,
    상기 게이트 양측부의 상기 실리콘 에피층, 상기 실리콘 게르마늄 에피층 및 상기 웰 영역에 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 전계효과 트랜지스터의 제조 방법.
  12. 제 9 항 또는 제 11 항에 있어서, 상기 실리콘 게르마늄 에피층은 상기 표류 영역의 확산 두께보다 두껍게 형성하는 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  13. 제 9 항 또는 제 11 항에 있어서, 상기 실리콘 에피층은 4~20㎚의 두께로 형성하는 것을 특징으로 하는 고전압 전계효과 트랜지스터.
  14. 제 9 항 또는 제 11 항에 있어서, 상기 소스 영역 및 드레인 영역을 형성한 후 상기 소스 영역의 일측에 소스 콘택 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 전계효과 트랜지스터의 제조 방법.
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