KR101841816B1 - 종단 구조체와 필드 전극 구조체들의 셀 필드 사이에 종단 메사를 갖는 반도체 디바이스 - Google Patents

종단 구조체와 필드 전극 구조체들의 셀 필드 사이에 종단 메사를 갖는 반도체 디바이스 Download PDF

Info

Publication number
KR101841816B1
KR101841816B1 KR1020150121869A KR20150121869A KR101841816B1 KR 101841816 B1 KR101841816 B1 KR 101841816B1 KR 1020150121869 A KR1020150121869 A KR 1020150121869A KR 20150121869 A KR20150121869 A KR 20150121869A KR 101841816 B1 KR101841816 B1 KR 101841816B1
Authority
KR
South Korea
Prior art keywords
field
termination
cell
field electrode
semiconductor device
Prior art date
Application number
KR1020150121869A
Other languages
English (en)
Other versions
KR20160026794A (ko
Inventor
데이비드 라포레트
랄프 시미니크
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 오스트리아 아게 filed Critical 인피니언 테크놀로지스 오스트리아 아게
Publication of KR20160026794A publication Critical patent/KR20160026794A/ko
Application granted granted Critical
Publication of KR101841816B1 publication Critical patent/KR101841816B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)

Abstract

반도체 디바이스(500)는, 복수의 필드 전극 구조체들(160) 및 셀 메사들(170)을 포함하는 셀 필드(610)를 포함한다. 필드 전극 구조체들(160)은 라인들로 배열된다. 셀 메사들(170)은 필드 전극 구조체들(160)의 이웃 필드 전극 구조체들을 서로로부터 분리시킨다. 각각의 필드 전극 구조체(160)는 필드 전극(165), 및 필드 전극(165)을 반도체 본체(100)로부터 분리시키는 필드 유전체(161)를 포함한다. 종단 구조체(180)는 셀 필드(610)를 둘러싸고, 제 1 표면(101)으로부터 반도체 본체(100) 내로 연장되고, 종단 전극(185), 및 종단 전극(185)을 반도체 본체(100)로부터 분리시키는 종단 유전체(181)를 포함한다. 종단 유전체(181) 및 필드 유전체들(161)는 동일한 두께를 갖는다. 셀 메사들(170)보다 넓은 종단 메사(190)는 종단 구조체(180)를 셀 필드(610)로부터 분리시킨다.

Description

종단 구조체와 필드 전극 구조체들의 셀 필드 사이에 종단 메사를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH A TERMINATION MESA BETWEEN A TERMINATION STRUCTURE AND A CELL FIELD OF FIELD ELECTRODE STRUCTURES}
IGFET(insulated gate field effect transistor) 셀들에 기초한 전력 반도체 디바이스들은 통상적으로, 반도체 다이의 전면의 제 1 표면과 후면의 제 2 표면 사이에 부하 전류 흐름을 갖는 수직 디바이스들이다. 차단 모드에서, 전면으로부터 반도체 다이 내로 연장되는 스트라이프형 보상 구조체들은 스트라이프형 보상 구조체들 사이에 형성된 반도체 메사(mesa)들을 공핍시킨다. 보상 구조체들은, 차단 능력들에 대한 악영향 없이 반도체 메사들에서 더 높은 도펀트 농도들을 허용한다. 그 다음, 더 높은 도펀트 농도들은 디바이스의 온(on) 상태 저항을 감소시킨다. 통상적으로, 종단 구조체들은, 말단 부분들에서 공핍되는 도핑이 셀 필드의 중심 부분에서 공핍되는 도핑과 대략 동일한 방식으로, IGFET 셀들을 포함하는 셀 필드의 에지에서 반도체 메사들의 말단 부분들을 형성한다.
낮은 저항성 손실들 및 문제없는 애벌런치(avalanche) 특성들을 갖는 반도체 디바이스들을 제공하는 것이 바람직하다.
독립 청구항들의 요지에 의해 목적이 달성된다. 종속 청구항들은 추가적인 실시예들을 참조한다.
실시예에 따르면, 반도체 디바이스는, 복수의 필드 전극 구조체들 및 셀 메사들을 포함하는 셀 필드를 포함한다. 필드 전극 구조체들은 라인들로 배열된다. 셀 메사들은 필드 전극 구조체들의 이웃 필드 전극 구조체들을 서로로부터 분리시킨다. 각각의 필드 전극 구조체는 필드 전극, 및 필드 전극을 반도체 본체로부터 분리시키는 필드 유전체를 포함한다. 종단 구조체는 셀 필드를 둘러싼다. 종단 구조체는 제 1 표면으로부터 반도체 본체 내로 연장되고, 종단 전극, 및 종단 전극을 반도체 본체로부터 분리시키는 종단 유전체를 포함한다. 종단 유전체 및 필드 유전체는 동일한 두께를 갖는다. 셀 메사들보다 넓은 종단 메사는 종단 구조체를 셀 필드로부터 분리시킨다.
다른 실시예에 따르면, 전자 어셈블리가 반도체 디바이스를 포함한다. 반도체 디바이스는, 복수의 필드 전극 구조체들 및 셀 메사들을 포함하는 셀 필드를 포함한다. 필드 전극 구조체들은 라인들로 배열된다. 셀 메사들은 필드 전극 구조체들의 이웃 필드 전극 구조체들을 서로로부터 분리시킨다. 각각의 필드 전극 구조체는 필드 전극, 및 필드 전극을 반도체 본체로부터 분리시키는 필드 유전체를 포함한다. 종단 구조체는 셀 필드를 둘러싼다. 종단 구조체는 제 1 표면으로부터 반도체 본체 내로 연장되고, 종단 전극, 및 종단 전극을 반도체 본체로부터 분리시키는 종단 유전체를 포함한다. 종단 유전체 및 필드 유전체는 동일한 두께를 갖는다. 셀 메사들보다 넓은 종단 메사는 종단 구조체를 셀 필드로부터 분리시킨다.
다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 도펀트들을 포함하는 반도체층의 셀 필드에서 필드 전극 트렌치들을 형성하는 단계를 포함하고, 필드 전극 트렌치들은 라인들로 배열되고, 반도체층의 부분들로부터 형성된 셀 메사들에 의해 분리된다. 반도체층에서, 셀 필드를 둘러싸는 종단 트렌치가 형성되고, 셀 필드와 종단 트렌치 사이의 반도체층의 일부는 종단 메사를 형성하고, 종단 메사는 셀 메사들보다 넓다. 열 산화에 의해, 필드 전극 및 종단 트렌치들과 균등하게 나열되는 필드 산화물층이 형성된다.
하기 상세한 설명을 판독하고 첨부된 도면들을 검토하면, 당업자들은 추가적인 특징들 및 이점들을 인식할 것이다.
첨부된 도면들은, 본 발명의 추가적인 이해를 제공하기 위해 포함되고, 본 명세서에 통합되며 본 명세서의 일부를 구성한다. 도면들은, 본 발명의 실시예들을 예시하고, 설명과 함께 본 발명의 원리들을 설명하도록 기능한다. 본 발명의 다른 실시예들 및 의도된 이점들은, 하기 상세한 설명을 참조하여 더 양호하게 이해될 때 쉽게 인식될 것이다.
도 1a는, 셀 메사들보다 넓은 종단 메사 및 외주 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 개략적 평면도이다.
도 1b는, 도 1a의 반도체 디바이스의 일부의 개략적 수직 단면도이다.
도 2a는, 실시예에 따른 반도체 디바이스의 일부의 개략적 사시 단면도이다.
도 2b는, 도 2a의 반도체 디바이스 부분의 애벌런치 파괴에서 전하 캐리어 생성을 도시한다.
도 3은, 실시예들의 효과들을 예시하기 위해, 종단 메사의 폭의 함수로서 파괴 전압을 플로팅하는 개략도이다.
도 4a는, 게이트 트렌치들에서 비스듬한 코너들 및 게이트 구조체들을 갖는 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 일부의 개략적 수평 단면도이다.
도 4b는, 라인 B-B를 따른 도 4a의 반도체 디바이스 부분의 개략적 수직 단면도이다.
도 4c는, 필드 유전체들에 내장된 게이트 구조체들 및 비스듬한 코너들을 갖는 종단 구조체에 관한 추가적인 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 4d는, 라인 D-D를 따른 도 4c의 반도체 디바이스 부분의 개략적 수직 단면도이다.
도 5a는, 실시예들의 효과들을 예시하기 위해, 비스듬한 코너들을 갖는 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 사시 단면도이다.
도 5b는, 애벌런치 파괴에서 도 5a의 반도체 디바이스 부분에서 전하 캐리어 생성을 도시한다.
도 5c는, 도 5a 및 도 5b의 반도체 디바이스에 관한 프로세스 윈도우들을 예시하는 개략도이다.
도 6a는, 시프트된 라인들로 배열되는 팔각 필드 전극 구조체들 및 대략적으로 일정한 폭의 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 6b는, 시프트된 라인들로 배열되는 사각 필드 전극 구조체들 및 직사각형 돌기(bulge)들을 갖는 종단 구조체에 관한 실시예에 따른 반도체 디바이스의 일부에 대한 개략적 수평 단면도이다.
도 7은, 추가적인 실시예에 따른 전자 회로의 단순화된 회로도이다.
도 8a는, 종단 트렌치 및 필드 전극 트렌치들을 형성한 후, 실시예에 따른 반도체 디바이스를 제조하는 방법을 예시하기 위한 반도체 기판의 일부에 대한 개략적 단면도이다.
도 8b는, 희생 산화물층을 형성한 후, 도 8a의 반도체 기판 부분의 개략적 단면도이다.
도 8c는, 희생 산화물층을 제거한 후, 도 8b의 반도체 기판 부분의 개략적 단면도이다.
도 8d는, 필드 산화물층을 형성한 후, 도 8c의 반도체 기판 부분의 개략적 단면도이다.
도 8e는, 필드 유전체층을 증착한 후, 도 8d의 반도체 기판 부분의 개략적 단면도이다.
도 8f는, 필드 전극 재료를 증착한 후, 도 8e의 반도체 기판 부분의 개략적 단면도이다.
하기 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예들을 예시의 방식으로 도시하는 첨부된 도면들이 참조된다. 본 발명의 범주를 벗어남이 없이, 다른 실시예들이 활용될 수 있고, 구조체적 또는 논리적 변경들이 행해질 수 있음을 이해해야 한다. 예를 들어, 하나의 실시예에 대해 예시 또는 설명된 특징들은, 다른 실시예들에서 또는 다른 실시예들과 함께 이용되어 또 다른 실시예를 도출할 수 있다. 본 발명은 이러한 수정들 및 변화들을 포함하는 것으로 의도된다. 예들은, 첨부된 청구항들의 범주를 제한하는 것으로 해석되어서는 안되는 특정 언어를 이용하여 설명된다. 도면들은 축척대로 그려지지 않고, 오직 예시적인 목적을 위한 것이다. 명확화를 위해, 달리 언급되지 않으면, 동일한 요소들은 상이한 도면들에서 대응하는 참조부호들로 지정된다.
용어들 "갖는", "함유하는", "포함하는", "구비하는" 등은 개방적이고, 이러한 용어들은 언급된 구조체들, 요소들 또는 특징들의 존재를 나타내지만, 추가적인 요소들 또는 특징들을 배제하지는 않는다. 단수형 표현은, 문맥상 명백하게 달리 표시되지 않으면, 단수형 뿐만 아니라 복수형을 포함하도록 의도된다.
용어 "전기 접속된"은, 전기 접속된 요소들 사이에 영구적으로 낮은 저항성 접속, 예를 들어, 관련 요소들 사이의 직접 접촉, 또는 금속 및/또는 고도로 도핑된 반도체를 통한 낮은 저항성 접속을 나타낸다. 용어 "전기적으로 커플링된"은, 신호 송신을 위해 적응된 하나 이상의 개입 요소(들), 예를 들어, 일시적으로 제 1 상태에서는 낮은 저항성 접속을 제공하고 제 2 상태에서는 높은 저항성 전기적 디커플링을 제공하도록 제어가능한 요소들이 그 전기적으로 커플링된 요소들 사이에 제공될 수 있는 것을 포함한다.
도면들은 도핑 타입 "n" 또는 "p" 다음에 "-" 또는 "+"를 표시함으로써 상대적인 도핑 농도들을 예시한다. 예를 들어, "n-"는 "n"-도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하는 한편, "n+"-도핑 영역은 "n"-도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대적 도핑 농도의 도핑 영역들이 반드시 동일한 절대적 도핑 농도를 갖는 것은 아니다. 예를 들어, 2개의 상이한 "n"-도핑 영역들은 동일하거나 상이한 절대적 도핑 농도들을 가질 수 있다.
도 1a 내지 도 1b는, 복수의 동일한 IGFET(insulated gate field effect transistor) 셀들 TC를 포함하는 반도체 디바이스(500)를 참조한다. 반도체 디바이스(500)는 IGFET, 예를 들어, 종래의 의미에서 금속 게이트들을 갖는 FET들 뿐만 아니라 비금속 게이트들을 갖는 FET들을 포함하는 MOSFET(metal oxide semiconductor FET)일 수 있거나 이를 포함할 수 있다. 다른 실시예에 따르면, 반도체 디바이스(500)는 IGBT일 수 있다.
반도체 디바이스(500)는, 실리콘(Si), 탄화 실리콘(SiC), 게르마늄(Ge), 실리콘 게르마늄 결정(SiGe), 질화 갈륨(GaN), 갈륨 비소(GaAs) 또는 임의의 다른 AIIIBV 반도체와 같은 단결정 반도체 재료로부터의 반도체 본체(100)에 기초한다.
반도체 본체(100)는, 대략 평탄할 수 있거나 동일평면 표면 부분들에 걸쳐있는 평면에 의해 정의될 수 있는 제 1 표면(101) 뿐만 아니라 제 1 표면(101)에 평행한 평탄한 제 2 표면(102)을 갖는다. 제 1 및 제 2 표면들(101, 102) 사이의 거리는 특정된 전압 차단 능력에 의해 정의되고, 적어도 20 ㎛일 수 있다. 다른 실시예들에 따르면, 거리는, 수백 마이크로미터의 범위일 수 있다. 제 1 및 제 2 표면들(101, 102)에 대해 기울어진 측방향 표면(103)이 제 1 및 제 2 표면들(101, 102)에 접속한다.
제 1 표면(101)에 평행한 평면에서, 반도체 본체(100)는 수 밀리미터의 에지 길이를 갖는 직사각형 형상을 가질 수 있다. 제 1 표면(101)에 대한 법선은 수직 방향을 정의하고, 수직 방향에 직교하는 방향들이 수평 방향들이다.
각각의 트랜지스터 셀 TC는, 제 1 표면(101)으로부터 반도체 바디(100) 내로 바닥 평면 BPL까지 아래로 연장되는 필드 전극 구조체(160)를 포함한다. 각각의 필드 전극 구조체(160)는, 도전성 침형 또는 바늘형 필드 전극(165) 및 필드 전극(165)을 둘러싸는 필드 유전체(161)를 포함한다.
필드 전극(165)은 과도하게 도핑된 다결정 실리콘층 및/또는 금속함유층을 포함하거나 이로 구성된다. 필드 유전체(161)는 필드 전극(165)을 반도체 본체(100)의 외주 반도체 재료로부터 분리시키고, 열 성장 실리콘 산화물층을 포함하거나 이로 구성된다. 실시예에 따르면, 필드 유전체(161)는, 증착된 실리콘 산화물층, 예를 들어, TEOS(테트라에틸 오소실리케이트)에 기반한 실리콘 산화물층을 더 포함할 수 있다.
필드 전극 구조체들(160)의 수직 연장부는, 제 1 표면(101)과 제 2 표면(102) 사이의 거리보다 작아서, 반도체 본체(100)의 인접부 CS가 필드 전극 구조체들(160)과 제 2 표면(102) 사이에 형성된다. 필드 전극 구조체들(160)의 수직 연장부는 0.5 ㎛ 내지 50 ㎛의 범위, 예를 들어, 0.6 ㎛ 내지 4.0 ㎛의 범위일 수 있다.
필드 전극(165)의 제 1 수평 연장부는, 제 1 수평 연장부에 직교하는 제 2 수평 연장부보다 최대 3배 또는 최대 2배만큼 클 수 있다. 수평 연장부들은 0.4 ㎛ 내지 10 ㎛의 범위, 예를 들어, 0.6 ㎛ 내지 4.0 ㎛의 범위일 수 있다.
필드 전극들(165) 및 필드 전극 구조체들(160)의 단면적들은, 각각, 둥근 및/또는 비스듬한 코너들을 갖거나 갖지 않는 타원형들, 계란형들, 직사각형들 또는 규칙적이거나 왜곡된 다각형들일 수 있다. 실시예에 따르면, 제 1 및 제 2 수평 연장부들은 대략 동일하고, 필드 전극들(165) 및 필드 전극 구조체들(160)의 단면적들은, 각각, 둥근 또는 비스듬한 코너들을 갖거나 갖지 않는 원형들 또는 규칙적인 다각형들, 예를 들어, 팔각형들, 육각형들 또는 사각형들이다.
트랜지스터 셀들 TC의 수평 중심점 CP에 중심을 둔 필드 전극 구조체들(160)은 균등하게 이격되고, 셀 필드(610)의 라인들 및 행들에서 매트릭스형으로 배열될 수 있다. 다른 실시예들에 따르면, 필드 전극 구조체들(160)은 시프트된 라인들로 배열될 수 있고, 2개의 필드 전극 구조체들(160) 사이의 거리의 절반만큼 홀수번째 라인들이 짝수번째 라인들로 대해 시프트된다. 트랜지스터 셀들 TC의 반도전성 부분들이 반도체 본체(100)의 셀 메사들(170)에 형성되고, 셀 메사들(170)은 반도체 본체(100)의 인접부 CS로부터 돌출하고, 필드 전극 구조체들(160)을 둘러싸고, 메시들에 배열된 필드 전극 구조체들(160)과 그리드를 형성한다.
셀 메사들(170)은 제 1 드리프트 구역 부분(121a)에 바로 인접(directly adjoining)하는 제 1 도전 타입의 제 2 드리프트 구역 부분(121b)을 포함하고, 제 1 드리프트 구역 부분(121a)은, 바닥 평면 BPL과 제 2 표면(102) 사이에서 반도체 본체(100)의 인접부 CS와 동일한 도전 타입을 갖고 그 안에 형성된다. 제 2 드리프트 구역 부분(121b)의 도펀트 농도는 제 1 드리프트 구역 부분(121a)의 도펀트 농도와 동일할 수 있다. 제 1 및 제 2 드리프트 구역 부분들(121a, 121b)을 포함하는 드리프트 구역(121)의 평균 도펀트 농도는, 1E15 cm-3 내지 1E17 cm-3, 예를 들어, 5E15 cm-3 내지 5E16 cm-3의 범위일 수 있다.
최외곽 필드 전극 구조체들(160)의 외측 에지들은 셀 필드(610)의 윤곽을 정의한다. 셀 필드(610)는, 제 1 도전 타입의 소스 구역들 및 제 2 상보적 도전 타입의 본체 구역들을 포함하는 기능 트랜지스터 셀들 TCF를 포함하는 중심부(611)를 포함하며, 본체 구역들은 소스 구역들을 제 2 드리프트 구역 부분(121b)으로부터 분리시킨다. 기능 트랜지스터 셀들 TCF는, 게이트 유전체를 통해 본체 구역들에 용량적으로 커플링되는 게이트 전극을 포함하는 게이트 구조체 부분들을 더 포함한다.
셀 필드(610)는, 비기능적 트랜지스터 셀들 TCN을 포함하는 전이 영역(619)을 더 포함할 수 있다. 비기능적 트랜지스터 셀들 TCN에서, 셀 메사들(170)에는 소스 구역들이 없을 수 있거나 소스 구역들 및 본체 구역들 둘 모두가 없을 수 있어서, 전이 영역(619)의 셀 메사들(170)에서, 제 2 드리프트 구역 부분(121b)은 제 1 표면(101)에 바로 인접한다. 비기능적 트랜지스터 셀들 TCN에는 게이트 전극 구조체들이 있을 수도 있고 없을 수도 있다. 전이 영역(619)은 중심부(611)를 완전하게 그리고 균일한 폭으로 둘러쌀 수 있다.
종단 구조체(180)는 셀 필드(610)를 수평 평면에서 완전히 둘러싼다. 종단 구조체(180)는, 셀 필드(610)를 둘러싸는 에지 영역(690)에서 제 1 표면(101)으로부터 반도체 본체 내로 적어도 바닥 평면 BPL까지 아래로 연장된다. 종단 구조체(180)는 종단 전극(185), 및 종단 전극(185)을 둘러싸는 종단 유전체(181)를 포함한다.
종단 전극(185)은 과도하게 도핑된 다결정 실리콘층 및/또는 금속함유층을 포함하거나 이로 구성된다. 종단 유전체(181)는 종단 전극(185)을 반도체 본체(100)의 외주 반도체 재료로부터 분리시키고, 열 성장 실리콘 산화물층을 포함하거나 이로 구성된다. 실시예에 따르면, 종단 유전체(181)는, 증착된 실리콘 산화물층, 예를 들어, TEOS에 기반한 실리콘 산화물을 더 포함할 수 있다. 종단 구조체(180)의 수직 연장부는, 필드 전극 구조체들(160)의 수직 연장부와 동일하거나 그보다 크다. 종단 구조체(180)의 폭은 필드 전극 구조체들(160)의 수평 치수와 동일하거나 그보다 클 수 있다.
종단 및 필드 유전체들(181, 161)은 동일한 두께 및 동일한 구성을 갖는다. 즉, 종단 및 필드 유전체들(181, 161)은 동일한 계층화된 구조체를 갖는다. 예를 들어, 종단 및 필드 유전체들(181, 161) 둘 모두가 열 성장 반도체 산화물, 예를 들어, 실리콘 산화물로 구성되면, 필드 유전체들(161)의 두께 w2는 종단 유전체(181)의 두께 w1과 동일하다. 종단 및 필드 유전체들(181, 161)이 증착된 산화물층을 포함하면, 증착된 산화물층의 두께는 필드 및 종단 유전체들(161, 181)에서 동일하다.
종단 메사(190)는 종단 구조체(180)를 셀 필드(610)로부터 분리시킨다. 종단 메사(190)의 폭 dT는 셀 메사들(170)의 폭 dF보다 크다.
셀 메사들(170) 및 종단 메사(190)는, 반도체층, 예를 들어, 초기 배경 도핑에 의한 에피택셜 층으로부터 도출될 수 있다. 필드 및 종단 유전체들(161, 181)의 열 성장은, 도펀트들을 반도체 본체(100)의 소모 부분들로부터 해제시킨다. 필드 및 종단 유전체들(161, 181)의 수직 측벽들로부터의 산화물 성장 동안 해제되는 도펀트들의 양은, 셀 메사들(170) 및 종단 메사(190) 둘 모두에서 동일하다. 종단 메사(190)가 더 넓기 때문에, 추가적인 도펀트들의 동일한 양이 셀 메사(170)보다 종단 메사(190)의 더 큰 체적으로 확산된다. 종단 메사(190)의 결과적 평균 도펀트 농도는, 셀 메사들(170)의 제 2 드리프트 구역 부분(121b)의 결과적 평균 도펀트 농도보다 낮다.
바늘형 필드 전극(165)을 포함하는 필드 전극 구조체(160)의 차단 능력을, 두 셀들 모두의 동일한 수직 연장부 및 동일한 메사 폭에서 스트라이프 셀의 차단 능력에 매칭시키는 경우, 바늘형 필드 전극을 갖는 필드 전극 구조체(160)는 바늘형 필드 전극에 할당된 셀 메사의 더 높은 도펀트 농도에서 더 얇은 필드 유전체(161)와 조화를 이룬다.
반대로, 실시예들에 따른 더 넓은 종단 구조체(180)는, 오히려 스트라이프형 종단 구조체(180)의 차단 능력을 바늘형 필드 전극 구조체들(160)의 차단 능력에 매칭하도록 허용하여, 애벌런치 파괴는 종단 메사(170)를 따르는 대신 더 견고한 셀 필드(610)에서 주로 발생한다. 이러한 효과는, 필드 및 종단 유전체들(161, 181)이 동일한 공정들로부터 추가적인 리소그래피-기반 패터닝 공정없이 등장할 수 있도록, 동일한 두께 w1=w2를 갖는 필드 유전체(161) 및 종단 유전체(181)에 의해 달성된다. 또한, 산화물 성장 동안 도펀트들의 분리를 이용함으로써, 실시예들은, 리소그래피-기반 패터닝 단계 없이, 종단 메사(190)의 도펀트 농도와 셀 메사들(170)의 도펀트 농도 사이의 차이가 구현되도록 허용한다.
도 2a 및 도 2b는, 도 1b에 도시된 것과 유사한 침형 필드 전극 구조체들(160) 및 스트라이프형 종단 구조체(180)의 구성을 참조하고, 셀 필드(610)의 중심부(611)에서 기능 트랜지스터 셀들 TCF는 소스 구역(110), 소스 구역(110)을 드리프트 구역(121)으로부터 분리시키는 본체 구역(115), 및 각각의 본체 구역(115)을 통해 반전 채널을 제어하기 위한 게이트 구조체(150)를 포함한다.
도 2b는, 애벌런치 파괴의 경우 반도체 본체(100)에서 전하 캐리어 생성의 분포를 예시하고, 조밀한 음영은 높은 생성 레이트들에 대응하고, 희박한 음영은 낮은 생성 레이트들에 대응한다. 더 높은 생성 레이트들은 중심부(611)에서 발생한다. 중심부(611)가 더 큰 면적 부분을 갖기 때문에, 애벌런치 파괴는 칩 영역의 더 큰 부분에 걸쳐 분포되고, 생성된 열은 반도체 체적의 더 큰 부분에 걸쳐 분포된다. 반도체 디바이스(500)는, 애벌런치 생성이 오직 작은 면적 부분에서만, 예를 들어, 종단 메사(180)를 따라 발생하면 가능한 것보다, 애벌런치 파괴로부터 더 신뢰가능하게 복원할 수 있다.
셀 메사들(170)에서보다 종단 메사(190)에서 더 높은 애벌런치 생성 레이트를 갖는 비교예에 따른 반도체 디바이스에서, 애벌런치 생성은 비교적 작은 면적 부분에 집중되고, 국부적으로 반도체 격자를 파괴할 수 있는 국부적 전류 필라멘트들이 발생할 수 있어서, 관련 반도체 디바이스들은 시간이 지남에 따라 애벌런치 상태로부터 복원하기 더 어려워지거나 회복불가능하게 손상을 입는다.
스트라이프형 트랜지스터 셀들의 파괴 전압 BVDSS는, 셀 메사들을 따른 필드 유전체의 주어진 두께 w2에 대해, 셀 메사들의 도펀트 농도 및 약 1.2 ㎛의 스트라이프형 셀 메사들의 폭에 이르는 필드 전극 구조체의 수직 연장부 둘 모두의 함수로서 검사될 수 있다. 획득된 값들은, 1.5 ㎛를 넘는 셀 메사들의 폭들의 경우 외삽될 수 있다. 이러한 방식으로, 종단 메사(190)에 대한 프로세스 윈도우들은, 종단 유전체(181)의 임의의 주어진 두께 w1에 대해 획득될 수 있다.
도 3은, 파괴 전압 BVDSS를, 약 450 nm의 종단 유전체의 두께 w1에 대한 종단 메사(190)의 폭 dT에 대해 플로팅함으로써, 종단 메사(190)의 타겟 폭 tdT에 대한 프로세스 윈도우(702)를 도시한다. 관련 프로세스 윈도우(702)는, 타겟 폭 tdT로부터 ±10% 초과의 편차는 종단 메사(190)에서 공칭 파괴 전압 BVDSS_nom을 현저하게 변경하지 않는 것을 나타낸다. 종단 메사(190)의 폭 dT에 대한 프로세스 윈도우는 오히려 문제가 되지 않는다.
도 4a 및 도 4b는, 제 1 직선 부분(180x) 및 제 1 직선 부분(180x)에 직교하는 제 2 직선 부분(180y)을 포함하는 종단 구조체(180)를 갖는 반도체 디바이스(500)를 참조한다. 종단 메사(190)는 2개의 직교하는 직선 부분들을 각각 접속시키는 기울어진 부분들을 포함한다.
도 1a 및 도 1b를 참조하여 상세히 설명된 바와 같이 반도체 본체(100)는, 제 1 도전 타입의 드레인 구조체(120) 뿐만 아니라 드레인 구조체(120)와 제 2 표면(102) 사이에 제 1 도전 타입의 접촉부(130)를 포함한다. 드레인 구조체(120)는 드리프트 구역(121)을 포함하고, 드리프트 구역(121)에서, 도펀트 농도는, 적어도 수직 연장부 부분들에서 제 1 표면(101)까지의 거리가 증가함에 따라 점진적으로 또는 계단식으로 증가 또는 감소할 수 있다. 다른 실시예들에 따르면, 드리프트 구역(121)의 도펀트 농도는 대략 균일할 수 있다. 드리프트 구역(121)의 평균 도펀트 농도는 1E15 cm-3 내지 1E17 cm-3, 예를 들어, 5E15 cm-3 내지 5E16 cm- 3 의 범위일 수 있다. 드레인 구조체(120)는 추가적으로 도핑된 구역들, 예를 들어, 드리프트 구역(121)을 접촉부(130)로부터 분리시키는 필드 정지층(128)을 포함할 수 있다. 필드 정지층(128)의 평균 도펀트 농도는, 드리프트 구역(121)의 평균 도펀트 농도의 적어도 5배 그리고 접촉부(130)의 최대 도펀트 농도의 최대 1/5만큼 높을 수 있다.
접촉부(130)는 과도하게 도핑된 베이스 기판 또는 과도하게 도핑된 층일 수 있다. 제 2 표면(102)을 따라, 접촉부(130)의 도펀트 농도는 충분히 높아서, 제 2 표면(102)에 바로 인접하는 금속과 저항성 접촉을 형성한다. 반도체 본체(100)가 실리콘에 기반하는 경우, n-도전성 접촉부(130)에서, 제 2 표면(102)을 따른 도펀트 농도는 적어도 1E18 cm-3, 예를 들어, 적어도 5E19 cm-3일 수 있는 한편, p-도전성 접촉부(130)에서, 도펀트 농도는 적어도 1E18 cm-3, 예를 들어, 적어도 5E18 cm-3일 수 있다.
셀 필드(610)에서, 필드 전극 구조체들(160)은 라인들 및 열들에서 균등한 거리들로 규칙적으로 배열된다. 예시된 실시예에 따르면, 필드 전극 구조체들(160)은 체커보드 패턴으로 매트릭스형으로 배열된다. 라인들 및 행들을 따라, 필드 전극 구조체들(160)은 폭 dF로 이격된다. 필드 전극 구조체들(160)의 추가적인 세부사항들에 대해, 도 1a 및 도 1b의 상세한 설명이 참조된다.
트랜지스터 셀들 TC는 각각의 필드 전극 구조체들(160)의 수평 중심점 CP 상에 중심을 둔다. 트랜지스터 셀들 TC의 반도전성 부분들은 필드 전극 구조체들(160) 사이의 셀 메사들(170)에 형성된다. 셀 메사들(170)은, 바닥 평면 BPL과 제 2 표면(102) 사이에서 반도체 본체(100)의 인접부 CS에 형성되는 제 1 드리프트 구역부(121a)에 바로 인접하는 제 2 드리프트 구역부(121b)를 포함한다.
중심부(611)의 트랜지스터 셀들 TC는, 소스 구역들(110), 및 소스 구역들(110)과 제 1 pn 접합들 pn1을, 그리고 드리프트 구역(121)과 제 2 pn 접합 pn2를 형성하는 본체 구역(115)을 포함하는 셀 메사들(170)을 갖는 기능 트랜지스터 셀들 TCF이다.
소스 구역들(110)은, 제 1 표면(101)로부터 반도체 본체(100) 내로, 예를 들어, 본체 구역들(115) 내로 연장되는 웰(well)들일 수 있다. 실시예에 따르면, 하나의 소스 구역(110)은 수평 평면에서 기능 트랜지스터 셀 TCF의 필드 전극 구조체(160)를 둘러싼다. 소스 구역(들)(110)은 각각의 필드 전극 구조체(160)와 바로 인접할 수 있거나, 필드 전극 구조체(160)로부터 이격될 수 있다. 다른 실시예들에 따르면, 관련 기능 트랜지스터 셀 TC의 필드 전극 구조체(160)는 하나의 소스 구역(110)에 의해 완전히 둘러싸이지 않거나, 몇몇 공간적으로 분리된 회전방향 대칭 소스 구역들(110)을 포함한다.
중심부(611)를 둘러싸는 전이 영역(619)의 트랜지스터 셀들 TC는, 소스 구역들(110)이 없거나 소스 및 본체 구역들(115)이 없는 셀 메사들(170)을 갖는 비기능적 트랜지스터 셀들 TCN이다. 그 대신, 드리프트 구역(121)의 일부는 관련 셀 메사들(170)을 완전히 채울 수 있다.
중심부(611)는, 수평 평면에서 기능 트랜지스터 셀들 TCF의 트랜지스터 부분들을 둘러싸는 도전성 게이트 전극(155)을 갖는 게이트 구조체(150)를 더 포함하고, 트랜지스터 부분들은, 소스 및 본체 구역들(110, 115)을 포함하는 셀 메사들(170)의 부분들이다. 예시된 실시예들에 따르면, 게이트 구조체(150)는 필드 전극 구조체(160)로부터 이격된다. 게이트 전극(155)은, 과도하게 도핑된 다결정 실리콘층 및/또는 금속 함유층을 포함하거나 이로 구성된다.
게이트 전극(155)은 반도체 본체(100)에 대해 완전히 절연되고, 게이트 유전체(151)는 게이트 전극(155)을 적어도 본체 구역(115)으로부터 분리시킨다. 게이트 유전체(151)는 게이트 전극(155)을 본체 구역들(115)의 채널 부분들에 용량적으로 커플링한다. 게이트 유전체(151)는, 반도체 산화물, 예를 들어, 열 성장되거나 증착된 실리콘 산화물, 반도체 질화물, 예를 들어, 증착되거나 열 성장된 실리콘 질화물, 반도체 산질화물, 예를 들어, 실리콘 산질화물, 또는 이들의 조합을 포함하거나 이로 구성될 수 있다.
게이트 구조체(150)는, 제 1 표면(101)을 따라 반도체 본체(100) 외부에 형성되는 측방향 게이트일 수 있다. 예시된 실시예에 따르면, 게이트 구조체(150)는, 제 1 표면(101)으로부터 반도체 본체(100) 내로 연장되는 트렌치 게이트이다.
예시된 실시예들에서 그리고 하기 설명의 경우, 제 1 도전 타입은 n-타입이고, 제 2 도전 타입은 p-타입이다. 아래에 개략된 것과 유사한 고려사항들은 또한, p-타입인 제 1 도전 타입 및 n-타입인 제 2 도전 타입을 갖는 실시예들에도 또한 적용된다.
게이트 전극(150)에 인가된 전압이 미리 설정된 임계 전압을 초과하는 경우, 전자들은, 게이트 유전체(151)에 바로 인접한 채널 부분들에 누적되고, 전자들에 대해 제 2 pn 접합 pn2를 회로 단락시키는 반전 채널들을 형성한다.
게이트 구조체(150)의 수직 연장부는 필드 전극 구조체들(160)의 수직 연장부보다 작다. 실시예에 따르면, 게이트 구조체(150)의 수직 연장부는 400 nm 내지 1500 nm의 범위, 예를 들어, 500 nm 내지 1000 nm의 범위일 수 있다.
예시된 실시예에 따르면, 게이트 구조체(150)는, 메시들이 필드 전극 구조체들(160), 및 소스 및 본체 구역들(110, 115)을 포함하는 셀 메사들(170)의 부분들을 둘러싸는 그리드를 형성한다. 다른 실시예들에 따르면, 게이트 구조체(150)는 필드 전극 구조체들(160)에 바로 인접할 수 있다.
게이트 구조체(150)는 전이 영역(619)으로 연장될 수 있고, 전이 영역(619)에서, 게이트 구조체(150)는, 중심부(611)의 수직 돌출부 외부 및 전면에서 금속 게이트 전극과 게이트 전극(155)에 전기 접촉하기 위한 확장부들(157)을 포함할 수 있다.
제 1 표면(101)에 인접한 층간 유전체(210)는 전면에 배열된 제 1 부하 전극(310)으로부터 게이트 전극(155)을 전기 절연할 수 있다. 또한, 층간 절연체(210)는 필드 전극 구조체들(160)의 수직 돌출부에 형성될 수 있다.
층간 유전체(210)는, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 또는 도핑되지 않은 실리케이트 유리, 예를 들어, BSG(boron silicate glass), PSG(phosphorus silicate glass) 또는 BPSG(boron phosphorus silicate glass)로부터의 하나 이상의 유전체 층들을 포함할 수 있다.
제 1 부하 전극(310)은, 반도체 디바이스(500)가 IGFET인 경우, 예를 들어, 소스 단자 S와 같은 제 1 부하 단자를 형성하거나 제 1 부하 단자에 전기 커플링 또는 접속될 수 있다. 제 2 표면(102) 및 접촉부(130)에 바로 인접하는 제 2 부하 전극(320)은, 반도체 디바이스(500)가 IGFET인 경우, 드레인 단자 D일 수 있는 제 2 부하 단자를 형성하거나 제 2 부하 단자에 전기 접속될 수 있다.
제 1 및 제 2 부하 전극들(310, 320) 각각은, 주 구성성분(들)으로서, 알루미늄(Al), 구리(Cu), 또는 알루미늄 또는 구리의 합금들, 예를 들어, AlSi, AlCu 또는 AlSiCu로 구성되거나 이들을 포함할 수 있다. 다른 실시예들에 따르면, 제 1 및 제 2 부하 전극들(310, 320) 중 적어도 하나는 주 구성성분(들)으로서, 니켈(Ni), 주석(Sn), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 바나듐(V), 은(Ag), 금(Au), 백금(Pt) 및/또는 팔라듐(Pd)을 포함할 수 있다. 예를 들어, 제 1 및 제 2 부하 전극들(310, 320) 중 적어도 하나는 둘 이상의 하위계층들를 포함할 수 있고, 각각의 하위 계층은, 메인 구성성분(들)으로서, 예를 들어, 실리사이드, 질화물 및/또는 합금으로서, Ni, Sn, Ti, V, Ag, Au, Pt, W 및 Pd 중 하나 이상을 포함한다.
접촉 구조체들(315)은 층간 유전체(210)의 개구부들을 통해 연장되고, 제 1 부하 전극(310)을 트랜지스터 셀들 TC의 소스 및 본체 구역들(110, 115)과 전기 접속시킨다. 보조 접촉 구조체들(315b)는 제 1 부하 전극(310)을 필드 전극들(165) 및 종단 전극(185)과 전기 접속시킬 수 있다. 접촉 구조체들(315, 315b)은, 예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta)에 기반한 하나 이상의 도전성 금속 함유층들, 및 예를 들어, 텅스텐(W)에 기반한 금속 충진부를 포함할 수 있다. 다른 실시예들에 따르면, 접촉 구조체들(315, 315b)은 과도하게 도핑된 반도체 구조체들, 예를 들어, 과도하게 n-도핑된 다결정 구조체들 또는 과도하게 p-도핑된 주상(columnar) 단결정 구조체들을 포함한다.
필드 전극들(165) 뿐만 아니라 종단 전극(185)은, 제 1 부하 전극(320)에, 게이트 전극들(155)에, 반도체 디바이스(500)의 다른 단자에, 내부 드라이버 회로의 출력부에 전기 접속될 수 있거나, 전기적으로 플로우팅일 수 있다.
필드 전극 구조체들(160)은, 반도체 디바이스(500)의 차단 능력에 악영향을 미치지 않고, 드리프트 구역(121)의 더 높은 도펀트 농도들을 허용한다. 스트라이프형 필드 전극들에 비해, 바늘형 필드 전극들(165)은 드리프트 구역(121)을 위한 이용가능한 단면적을 증가시키고, 따라서 온-상태 저항 RDSon을 감소시킨다. 넓은 종단 메사(170)는, 애벌런치 파괴가 더 견고한 셀 필드(610)에서 주로 발생하도록 보장한다. 동일한 두께 w1=w2를 갖는 필드 및 종단 유전체들(161, 181)은 프로세스 복잡도를 감소시킨다.
도 4c 및 도 4d에 예시된 반도체 디바이스(500)는, 필드 유전체들(161)에 내장된 게이트 구조체들(150)을 포함한다. 높은 차단 전압들에 대해 특정된 반도체 디바이스들(500)의 필드 유전체들(161)은 비교적 두껍고, 게이트 구조체들(150)을 두꺼운 필드 유전체들(161)에 내장하는 것은 칩 면적을 절약하고 그리고/또는 설계 제약들을 완화시킨다.
도 5a 및 도 5b는, 셀 필드(610) 외주에 비스듬한 코너들을 갖는 프레임을 형성하는 종단 구조체(180)를 갖는 반도체 디바이스(500)를 참조한다. 셀 필드(610)는, 라인들 및 라인들로 직교하는 행들에서 매트릭스형으로 배열되는 기능 및 비기능적 트랜지스터 셀들 TCF, TCN을 포함한다. 단면 평면은, 셀 필드(610)의 코너들 중 하나의 이등분선을 따른다.
도 5a는, 애벌런치 파괴에서 반도체 본체(100)의 전기장 분포를 도시한다. 반도체 영역의 음영이 더 조밀할수록, 관련 반도체 영역의 전위는 소스 전극의 전위에 더 근사화된다. 음영이 더 희박할수록, 각각의 전위는 드레인 전극의 전위에 더 근사화된다. 제 1 표면(101)에서, 전기장은 반도체 본체(100)의 외측 표면(103)과 셀 필드(610) 사이의 수평 방향에서 점진적으로 감소된다.
도 5b에서, 조밀한 음영은, 애벌런치 파괴에서 높은 생성 레이트를 표현하고, 희박한 음영은 낮은 생성 레이트를 표현한다. 프레임형 종단 구조체(180)의 비스듬한 코너들은 종단 메사(180)의 폭을 외주 전체를 따라 균일하게 유지하고, 코너 부분들의 애벌런치 내구성을 증가시킨다. 애벌런치 생성은 주로 셀 필드(610) 내에서 발생한다.
도 5c는, 종단 메사에서 도핑 NT의 함수로서 파괴 전압 BVDSS에 대한 프로세스 윈도우, 종단 메사(180)의 폭 dT, 및 트랜지스터 셀의 측방향 중심으로부터 트랜지스터 셀의 본체 구역의 거리 dB를 도시한다. 좌측에서 제 1 윈도우 부분(704)은 파괴 전압 BVDSS를 종단 메사의 도핑 NT의 함수로서 플로팅한다. 중앙에서, 제 2 프로세스 윈도우 부분(706)은, 파괴 전압 BVDSS를 종단 메사(180)의 폭 dT의 함수로서 플로팅한다. 우측에서 제 3 윈도우 부분(708)은, 파괴 전압 BVDSS를 트랜지스터 셀의 측방향 중심으로부터 본체 구역들의 거리 dB의 함수로서 플로팅한다.
제 1 프로세스 윈도우(704)에 따르면, 파괴 전압 VBDSS는, ±10%의 타겟 값 tNT 외주에서, 종단 메사의 도핑 농도 NT의 변화에 걸쳐 2% 미만만큼 변한다. 제 2 프로세스 윈도우(706)는, 파괴 전압이, 타겟 폭 tdF 외주에서 종단 메사(190)의 폭 변화에 걸쳐 2% 미만만큼 변함을 도시한다. 제 3 프로세스 윈도우는, 각각의 트랜지스터 셀의 중심축으로부터 본체 구역들의 거리 dB의 10%의 타겟 값 tdB로부터의 편차가 10% 초과의 파괴 전압 BVDSS의 변화를 초래할 수 있음을 나타낸다.
도 6a 및 도 6b는, 시프트된 라인들로 배열되는 필드 전극 구조체들(160) 및 트랜지스터 셀들 TC를 갖는 레이아웃들을 참조하며, 홀수번째 라인들은, 2개의 이웃 트랜지스터 셀들 TC 또는 2개의 이웃 필드 전극 구조체들(160) 사이의 거리의 절반만큼 짝수번째 라인들로 대해 시프트된다.
도 6a의 실시예에 따르면, 종단 구조체(180)의 내측 윤곽은, 셀 필드(610)의 윤곽 라인을 따른다. 종단 구조체(180)의 폭은 변할 수 있거나, 대략 균일할 수 있다. 결과적으로, 종단 구조체(180)는, 필드 전극 구조체들(160)의 라인들로 대해 평행하게 연장되는 긴 직선 부분들(180y), 및 긴 직선 부분들(180y)에 수직하게 배향되는 지그재그 부분들(180z)을 포함한다.
도 6b는, 인덴티드(indented) 라인들의 돌출부에서 내측 윤곽을 따라 직사각형 돌기들을 갖는 종단 구조체(180) 및 대략 정사각형 필드 전극 구조체들(160)을 갖는 실시예에 따른다. 프레임형 종단 구조체(180)의 내측 윤곽은 직교 라인들로 의해 근사화되는 셀 필드(610)의 윤곽을 따른다. 추가적인 실시예들에 따르면, 종단 구조체(180)의 직교 부분들 사이의 전이들 또는 비스듬한 비직교 부분들로의 전이들은 둥근 형상일 수 있다.
도 7은, 예를 들어, 모터 드라이브, 스위칭 모드 전원, 스위칭 모드 전원의 1차 스테이지, 동기화 정류기, DC-투-AC 변환기의 1차 스테이지, DC-투-AC 변환기의 2차 스테이지, DC-투-DC 변환기의 1차 스테이지 또는 태양 전력 변환기의 일부일 수 있는 전자 어셈블리(510)를 참조한다.
전자 어셈블리(510)는, 앞서 설명된 바와 같이, 2개의 동일한 반도체 디바이스들(500)을 포함할 수 있다. 반도체 디바이스들(500)은 IGFET들일 수 있고, 2개의 반도체 디바이스들(500)의 부하 경로들은 제 1 서플라이 단자 A와 제 2 서플라이 단자 B 사이에 직렬로 전기 배열된다. 서플라이 단자들 A, B는 DC(직류) 전압 또는 AC(교류) 전압을 공급할 수 있다. 2개의 반도체 디바이스들(500) 사이의 네트워크 노드 NN은, 예를 들어, 변압기의 권선 또는 모터 권선일 수 있는 유도성 부하에, 또는 전자 회로의 기준 전위에 전기 접속될 수 있다. 전자 어셈블리(510)는, 제어 회로(504)에 의해 제어되고 반도체 디바이스들(500)의 게이트 단자들에 전기 접속되는 게이트 드라이버(502) 및 반도체 디바이스들(500)을 교번하여 온 및 오프로 스위칭하기 위한 제어 신호를 공급하는 제어 회로(504)를 더 포함할 수 있다.
전자 어셈블리(510)는, 하프-브릿지(half-bridge) 구성으로 전기 배열되는 반도체 디바이스들(500), 모터 권선에 전기 접속되는 네트워크 노드 NN 및 DC 전압을 공급하는 서플라이 단자들 A, B를 갖는 모터 드라이브일 수 있다.
도 8a 내지 도 8f는 앞서 설명된 반도체 디바이스를 제조하는 방법을 참조한다.
도 8a는, 단결정 반도체 재료의 반도체층(100a)으로 구성되거나 이를 포함하는 반도체 기판(500a)을 도시한다. 반도체 기판(500a)은, 복수의 동일한 반도체 다이들이 획득되는 반도체 웨이퍼일 수 있다. 반도체층(100a)의 단결정 반도체 재료는, 예를 들어, 실리콘(Si)일 수 있다.
반도체층(100a)의 주 표면(101a)에 대한 수직은 수직 방향을 정의하고, 수직 방향에 직교하는 방향들은 수평 방향들이다.
반도체층(100a)은, 제 1 도전 타입의 도펀트들을 포함한다. 예를 들어, 반도체층(100a)은, 인(P) 및/또는 비소(As) 원자들을 포함하는 묽게 n-도핑된 실리콘에 기반한다. 도펀트들은 반도체층(100a)에 균일하게 분포될 수 있다. 다른 실시예들에 따르면, 반도체층(100a)의 도펀트 농도는, 적어도 일부들에서 주 표면(101a)까지의 증가하는 거리에 따라 점진적으로 감소 또는 증가할 수 있다. 반도체층(100a)의 평균 도펀트 농도는 1E15 cm-3 내지 1E17 cm-3, 예를 들어, 5E15 cm-3 내지 5E16 cm-3의 범위일 수 있다.
셀 필드(610)에서, 주 표면(101a)으로부터 반도체층(100a) 내로 연장되는 필드 전극 트렌치들(160a)이 형성된다. 셀 필드(610) 외부에는, 셀 필드(610)를 완전히 둘러싸는 스트라이프형 종단 트렌치(180a)가 형성된다. 종단 트렌치(180a) 및 필드 전극 트렌치들(160a)은, 동일한 리소그래피 노출 공정을 공유하고 동일한 에칭 마스크 및 에칭 공정을 이용함으로써 동시에 형성될 수 있다.
도 8a에 도시된 필드 전극 트렌치들(160a)은, 라인들 및 행들에서 매트릭스형으로 배열되는 바늘형 트렌치들일 수 있다. 필드 전극 트렌치(160a)의 수평 단면은, 둥근 또는 비스듬한 코너들을 갖거나 갖지 않는 원형들 또는 다각형, 예를 들어, 비스듬한 코너들을 갖거나 갖지 않는 사각형, 육각형 또는 팔각형일 수 있다.
종단 및 필드 전극 트렌치들(180a, 160a)의 수직 연장부는, 0.5 ㎛ 내지 50 ㎛, 예를 들어, 0.6 내지 4 ㎛의 범위일 수 있다. 종단 및 필드 전극 트렌치들(180a, 160a)의 수평 폭은 0.4 ㎛ 내지 10 ㎛의 범위, 예를 들어, 0.6 ㎛ 내지 4 ㎛의 범위일 수 있다. 종단 및 필드 전극 트렌치들(180a, 160a)은 동일한 폭을 가질 수 있다. 다른 실시예들에 따르면, 종단 트렌치(180a)는 필드 전극 트렌치들(160a)보다 더 넓거나 그리고/또는 더 깊을 수 있다.
필드 전극 트렌치들(160a)을 서로로부터 분리시키는 반도체층(100a)의 부분들은 셀 메사들(170)을 형성한다. 셀 필드(610)의 최외곽 필드 전극 트렌치들(160a)을 종단 트렌치(180a)로부터 분리시키는 반도체층(100a)의 부분은 종단 메사(190)를 형성한다. 셀 메사들(170) 뿐만 아니라 종단 메사(190)는 반도체 기판(500a)의 인접부 CS로부터 돌출된다. 종단 메사(190)의 폭 dT는 셀 메사들(170)의 폭 dF보다 크다.
실시예에 따르면, 희생 산화물층(202)이, 열 산화에 의해, 예를 들어, 산소를 함유하는 분위기에서 반도체 기판(500a)을 가열함으로써 형성될 수 있다.
도 8b는, 종단 및 필드 전극 트렌치들(180a, 160a)을 균등하게 나열한 희생 산화물층(202)을 도시한다. 희생 산화물층(202)의 형성에 의해 소모되는 반도체층(100a)의 부분들(104)로부터의 도펀트 원자들(140)은, 인접 종단 및 셀 메사들(190, 170)로 확산된다. 희생 산화물층(202)의 수직 부분들로부터 확산되는 도펀트 원자들(140)이 더 큰 체적에 걸쳐 분포되기 때문에, 종단 메사(190)의 결과적 총 도펀트 농도 nT1은 셀 메사들(170)의 결과적 총 도펀트 농도 nC1보다 작다. 그 다음, 희생 산화물층(202)이 제거된다.
도 8c에 도시된 바와 같이, 희생 산화물층(202)의 형성 및 제거는, 종단 및 필드 전극 트렌치들(180a, 180b)의 개구부들 및 바닥들의 에지들을 둥글게 한다. 다른 실시예들은, 희생 산화물층(202)의 형성 및 제거 없이 이루어질 수 있다.
필드 산화물층(161a)은 열 산화에 의해, 예를 들어, 산소를 함유하는 분위기에서 반도체 기판(500a)을 가열함으로써 형성될 수 있다.
도 8d는, 둥근 종단 및 필드 전극 트렌치들(180a, 160a)을 나열하는 필드 산화물층(161a)을 도시한다. 반도체층(100a)의 산화 부분들에 포함된 도펀트 원자들은, 셀 메사들(170) 및 종단 메사(190)의 최종 도펀트 농도들 nC, nT를 분리하고 그에 기여한다. 셀 메사들(170)의 최종 제 1 도펀트 농도 nC와 종단 메사(190)의 최종 제 2 도펀트 농도 nT 사이의 도펀트 농도 차이는, 셀 메사들(170)의 폭 dF 대 종단 메사(190)의 폭 dF의 비에 비례할 수 있다.
실시예에 따르면, 균일한 층 두께의 등각 필드 유전체층(161b)이, 주로 등각 증착 프로세스를 이용하여 필드 산화물층(161a) 상에 증착될 수 있다.
도 8e는 균일한 층 두께의 등각 필드 유전체층(161b)을 도시한다. 필드 유전체층(161b)는, 예를 들어, 전구체 재료로서 TEOS(테트라에틸 오소실리케이트)를 이용함으로써 획득되는 실리콘 산화물과 같은 증착된 실리콘 산화물일 수 있다. 다른 실시예들에 따르면, 필드 유전체층(240)은 실리콘 질화물층, 실리콘 산질화물층 또는 다른 유전체 재료를 포함할 수 있다. 필드 유전체층(161b)의 층 두께는 전체 산화물 두께의 10% 내지 90%의 범위, 예를 들어, 40% 내지 60%의 범위일 수 있다.
필드 산화물층(161a) 및 필드 유전체층(161b)을 포함하는 층 스택은 적어도 중심부(611)로부터 제거될 수 있다. 게이트 트렌치들이 셀 메사들(170)에서 형성될 수 있고, 게이트 유전체(151)와 정렬될 수 있다. 도전성 재료가 증착되고, 후퇴되어, 게이트 트렌치들, 종단 트렌치들(180a) 뿐만 아니라 필드 전극 트렌치들(160a)을 채울 수 있다. 불순물들이 주입되어, 과도하게 도핑된 소스 구역들(110) 및 반대 도핑된 본체 구역들(115)을 형성할 수 있다.
도 8f는, 게이트 전극(155), 및 게이트 전극(155)을 반도체층(100a)으로부터 분리시키는 게이트 유전체(151)를 갖는 게이트 전극 구조체(150)를 갖는 트랜지스터 셀들 TC을 도시한다. 중심부(611)에서, 본체 구역(115)은, 소스 구역들(110)과 제 1 pn 접합들 pn1을, 그리고, 도핑된 반도체층(100a)의 추가적 부분들로부터 형성된 드리프트 구역(121)과 제 2 pn 접합 pn2를 형성한다. 증착된 도전성 재료는, 필드 전극 트렌치들(160a)에 필드 전극들(165)을, 종단 트렌치(180a)에 종단 전극(185)을, 그리고 게이트 트렌치들(150a)에 게이트 전극(155)을 형성한다. 추가적인 공정들이 반도체 기판(500a)에 적용된다. 마지막으로, 다른 도면들을 참조하여 설명된 바와 같이 복수의 동일한 반도체 디바이스들이, 반도체 기판(500a)을 복수의 동일한 반도체 다이들로 분할함으로써 획득된다.
희생 산화물층(202), 필드 산화물층(161a), 및 필드 유전체층(161b)의 형성은, 필드 산화물층(161a) 및 필드 유전체층(161a)의 주어진 총 두께에서, 셀 메사들(170)의 최종 제 1 도펀트 농도보다 낮은 종단 메사(190)의 최종 제 2 도펀트 농도 nT를 조정하여, 애벌런치가 셀 필드(610)에서 발생하는 것을 보장하기 위해 이용될 수 있다. 농도 차를 제공하기 위해, 성장하는 산화물층들로부터 도펀트 원자들의 분리가 이용된다.
최종 필드 유전체보다 얇은 필드 산화물층(161a)이, 원하는 도펀트 차이를 생성하기에 충분하면, 도펀트 차이를 추가적으로 증가시키지 않고, 증착된 필드 유전체층은 필드 산화물층(161a)을 최종 필드 유전체에 보충할 수 있다. 최종 필드 유전체 두께를 갖는 필드 산화물층(161a)이 원하는 도펀트 차이를 생성하기에 충분하지 않으면, 최종 필드 유전체의 두께를 추가적으로 증가시키지 않고, 희생 산화물층의 형성 및 제거를 도펀트 차이에 추가할 수 있다.
특정 실시예들이 본 명세서에서 예시되고 설명되었지만, 본 발명의 범주를 벗어남이 없이, 다양한 대안적 및/또는 균등한 구현들이 그 특정 실시예들에 대해 대체될 수 있음이 당업자들에 의해 인식될 것이다. 본 출원은, 본 명세서에서 논의되는 특정 실시예들의 임의의 적응들 또는 변화들을 커버하도록 의도된다. 따라서, 본 발명은 청구항들 및 이들의 균등물들에 의해서만 제한되도록 의도된다.

Claims (20)

  1. 반도체 디바이스로서,
    라인들로 배열되는 복수의 필드 전극 구조체들(160) 및 상기 필드 전극 구조체들(160)의 이웃 필드 전극 구조체들을 서로로부터 분리시키는 셀 메사들(170)을 포함하는 셀 필드(610) ―각각의 필드 전극 구조체(160)는 필드 전극(165), 및 상기 필드 전극을 반도체 본체(100)로부터 분리시키는 필드 유전체(161)를 포함하고, 상기 셀 필드(610)는 기능적 구역(functioning zone)과 비기능적 구역(non-functioning zone)을 포함하고, 상기 기능적 구역은 상기 복수의 필드 전극 구조체들 중 하나 이상의 필드 전극 구조체와, 제1 도전 타입의 소스 구역과, 상기 제1 도전 타입과 상보적인 제2 도전 타입의 본체 구역(body zone)을 포함하는 기능적 트랜지스터 셀을 포함하며, 상기 비기능적 구역은 상기 복수의 필드 전극 구조체들 중 하나 이상의 필드 전극 구조체를 포함하는 비기능적 트랜지스터 셀을 포함하고, 상기 비기능적 트랜지스터 셀 내에서 상기 필드 전극 구조체들을 분리시키는 상기 셀 메사들(170)은 상기 제1 도전 타입의 소스 구역을 포함하지 않음― 와,
    상기 셀 필드(610)를 둘러싸고, 제 1 표면(101)으로부터 상기 반도체 본체(100) 내로 연장되고, 종단 전극(185), 및 상기 종단 전극(185)을 상기 반도체 본체(100)로부터 분리시키는 종단 유전체(181)를 포함하는 종단 구조체(180) ―상기 종단 유전체(181) 및 필드 유전체(161)는 동일한 두께를 가짐― 와,
    상기 셀 메사들(170)보다 넓고 상기 종단 구조체(180)를 상기 셀 필드(610)의 상기 비기능적 구역으로부터 분리시키는 종단 메사(190)를 포함하되,
    상기 종단 메사는 상기 셀 필드와 상기 종단 구조체를 모두 접촉하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 종단 메사(190)의 평균 도펀트 농도는 상기 셀 메사들(170)의 제 2 드리프트 구역 부분(121b)의 평균 도펀트 농도보다 작고, 상기 제 2 드리프트 구역 부분(121b)은, 상기 제 1 표면(101)에 대향하는 제 2 표면(102)과 상기 필드 전극 구조체들(160) 사이의 상기 반도체 본체(100)의 인접부(CS)에 형성되는 제 1 드리프트 구역 부분(121a)에 바로 인접하는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 필드 전극 구조체들(160)을 둘러싸는 게이트 구조체(150)를 더 포함하고, 상기 게이트 구조체(150)는, 게이트 전극(155), 및 상기 게이트 전극을 상기 반도체 본체(100)로부터 분리시키는 게이트 유전체(151)를 포함하는
    반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 셀 메사들(170)의 부분들은, 상기 게이트 구조체(150)와 상기 필드 전극 구조체들(160) 사이에 각각 형성되는
    반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 게이트 구조체(150)는 복수의 트랜지스터 셀들(TC)의 트랜지스터 부분들을 내장하는 그리드를 형성하고, 각각의 트랜지스터 셀(TC)은 필드 전극 구조체(160)에 할당되는
    반도체 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 필드 전극 구조체들(160)의 폭은 상기 종단 구조체(180)의 폭과 동일한
    반도체 디바이스.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 종단 메사(190)의 폭(dT)은 상기 종단 메사(190)의 직선 영역들을 따라 균일한
    반도체 디바이스.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 종단 메사(190)의 폭(dT)은, 상기 종단 메사(190)의 제 1 직선 부분 및 상기 제 1 직선 부분에 직교하는 제2 직선 부분들 사이의 비스듬한 부분들을 따라 균일한
    반도체 디바이스.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 종단 구조체(180)와 상기 셀 필드(610) 사이의 거리는 균일한
    반도체 디바이스.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 필드 전극 구조체들(160)은, 라인들 및 상기 라인들로 직교하는 행들로 매트릭스형으로 배열되고, 상기 종단 메사(190)는 직사각형 셀 필드의 4개의 변들을 따라 적어도 4개의 직선 부분들을 포함하는
    반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 종단 메사(190)는, 2개의 직교 직선 부분들을 각각 접속시키는 기울어진 부분들을 포함하는
    반도체 디바이스.
  12. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 필드 전극 구조체들(160)은, 시프트된 라인들로 배열되고, 상기 종단 메사(190)는, 상기 시프트된 라인들로 평행한 직선 부분들 및 상기 시프트된 라인들로 직교하는 지그재그 부분들을 포함하는
    반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 종단 메사(190)의 상기 지그재그 부분들은, 필드 전극 구조체들(160)의 인덴티드 라인들의 종방향 돌출부에 돌기(bulge)들을 포함하는
    반도체 디바이스.
  14. 제 12 항에 있어서,
    상기 지그재그 부분들은 균일한 폭을 갖는
    반도체 디바이스.
  15. 전자 어셈블리로서,
    라인들로 배열되는 복수의 필드 전극 구조체들(160) 및 상기 필드 전극 구조체들(160)의 이웃 필드 전극 구조체들을 서로로부터 분리시키는 셀 메사들(170)을 포함하는 셀 필드(610)를 포함하는 반도체 디바이스 ―각각의 필드 전극 구조체(160)는 필드 전극(165), 및 상기 필드 전극을 반도체 본체(100)로부터 분리시키는 필드 유전체(161)를 포함하고, 상기 셀 필드(610)는 기능적 구역(functioning zone)과 비기능적 구역(non-functioning zone)을 포함하고, 상기 기능적 구역은 상기 복수의 필드 전극 구조체들 중 하나 이상의 필드 전극 구조체와, 제1 도전 타입의 소스 구역과, 상기 제1 도전 타입과 상보적인 제2 도전 타입의 본체 구역(body zone)을 포함하는 기능적 트랜지스터 셀을 포함하며, 상기 비기능적 구역은 상기 복수의 필드 전극 구조체들 중 하나 이상의 필드 전극 구조체를 포함하는 비기능적 트랜지스터 셀을 포함하고, 상기 비기능적 트랜지스터 셀 내에서 상기 필드 전극 구조체들을 분리시키는 상기 셀 메사들(170)은 상기 제1 도전 타입의 소스 구역을 포함하지 않음― 와,
    상기 셀 필드(610)를 둘러싸고, 제 1 표면(101)으로부터 상기 반도체 본체(100) 내로 연장되고, 종단 전극(185), 및 상기 종단 전극(185)을 상기 반도체 본체(100)로부터 분리시키는 종단 유전체(181)를 포함하는 종단 구조체(180) ―상기 종단 유전체(181) 및 필드 유전체(161)는 동일한 두께를 가짐― 와,
    상기 셀 메사들(170)보다 넓고 상기 종단 구조체(180)를 상기 셀 필드(610)의 상기 비기능적 구역으로부터 분리시키는 종단 메사(190)를 포함하되,
    상기 종단 메사는 상기 셀 필드와 상기 종단 구조체를 모두 접촉하는
    전자 어셈블리.
  16. 반도체 디바이스를 제조하는 방법으로서,
    도펀트들을 포함하는 반도체층(100a)의 셀 필드(610)에서, 라인들로 배열되고 상기 반도체층(100a)의 부분들로부터 형성되는 셀 메사들(170)에 의해 분리되는 필드 전극 트렌치들(160a)을 형성하는 단계와,
    상기 반도체층(100a) 내에서, 상기 셀 필드(610)를 둘러싸는 종단 트렌치(180a)를 형성하는 단계 ―상기 셀 필드(610)와 상기 종단 트렌치(180a) 사이의 상기 반도체층(100a)의 일부는, 상기 셀 메사들(170)보다 넓은 종단 메사(190)를 형성함― 와,
    열 산화에 의해, 상기 필드 전극 트렌치들(160a) 및 상기 종단 트렌치(180a)를 균등하게 나열하는 필드 산화물층(161a)을 형성하는 단계를 포함하되,
    상기 셀 필드(610)는 기능적 구역(functioning zone)과 비기능적 구역(non-functioning zone)을 포함하고, 상기 기능적 구역은 복수의 필드 전극 구조체들 중 하나 이상의 필드 전극 구조체를 포함하는 기능적 트랜지스터 셀과, 제1 전도성 타입의 소스 구역과, 상기 제1 전도성 타입과 상보적인 제2 전도성 타입의 본체 구역(body zone)을 포함하고, 상기 비기능적 구역은 복수의 필드 전극 구조체들 중 하나 이상의 필드 전극 구조체를 포함하는 비기능적 트랜지스터 셀을 포함하고, 상기 비기능적 트랜지스터 셀 내에서 상기 필드 전극 구조체들을 분리시키는 상기 셀 메사들(170)은 상기 제1 전도성 타입의 소스 구역을 포함하지 않는
    반도체 디바이스 제조 방법.
  17. 제 16 항에 있어서,
    상기 반도체층(100a)의 산화 부분들에 포함된 도펀트들은, 상기 셀 메사들(170) 및 상기 종단 메사(190)의 최종 도펀트 농도들을 분리(segregate)하여 기여(contribute)하고, 상기 셀 메사들(170)의 제 1 평균 도펀트 농도와 상기 종단 메사(190)의 제 2 평균 도펀트 농도 사이의 도펀트 농도 차이는, 상기 종단 메사(190)의 전체 체적에 대한 상기 셀 메사들(170)의 전체 체적의 비에 비례하는
    반도체 디바이스 제조 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 필드 산화물층(161a)을 형성하는 단계 전에, 상기 필드 전극 트렌치들(160a) 및 상기 종단 트렌치(180a)를 균등하게 나열하는 희생 산화물층(202)을 형성하고 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  19. 제 16 항 또는 제 17 항에 있어서,
    상기 필드 전극 트렌치들(160a) 및 상기 종단 트렌치(180a)는 동시에 형성되는
    반도체 디바이스 제조 방법.
  20. 제 16 항 또는 제 17 항에 있어서,
    상기 필드 산화물층(161a) 상에 필드 유전체층(161b)을 증착하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
KR1020150121869A 2014-08-28 2015-08-28 종단 구조체와 필드 전극 구조체들의 셀 필드 사이에 종단 메사를 갖는 반도체 디바이스 KR101841816B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102014112379.4A DE102014112379A1 (de) 2014-08-28 2014-08-28 Halbleitervorrichtung mit einer Abschlussmesa zwischen einer Abschlussstruktur und einem Zellfeld von Feldelektrodenstrukturen
DE102014112379.4 2014-08-28

Publications (2)

Publication Number Publication Date
KR20160026794A KR20160026794A (ko) 2016-03-09
KR101841816B1 true KR101841816B1 (ko) 2018-05-04

Family

ID=55311806

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150121869A KR101841816B1 (ko) 2014-08-28 2015-08-28 종단 구조체와 필드 전극 구조체들의 셀 필드 사이에 종단 메사를 갖는 반도체 디바이스

Country Status (4)

Country Link
US (1) US9972714B2 (ko)
KR (1) KR101841816B1 (ko)
CN (1) CN105390548B (ko)
DE (1) DE102014112379A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917159B2 (en) 2015-03-30 2018-03-13 Infineon Technologies Austria Ag Semiconductor device comprising planar gate and trench field electrode structure
DE102016103384B4 (de) 2016-02-25 2024-02-08 Infineon Technologies Austria Ag Halbleitervorrichtung mit nadelförmigen Feldplattenstrukturen in einem Transistorzellengebiet und in einem inneren Abschlussgebiet
DE102016104757B4 (de) 2016-03-15 2021-12-02 Infineon Technologies Austria Ag Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
CN108461541A (zh) * 2017-02-17 2018-08-28 中芯国际集成电路制造(上海)有限公司 Igbt的终端结构、igbt器件及其制造方法
US10355132B2 (en) * 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
DE102017114568B4 (de) 2017-06-29 2021-11-25 Infineon Technologies Austria Ag Leistungshalbleitervorrichtung mit unterschiedlichen gatekreuzungen und verfahren zum herstellen davon
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
JP2019165182A (ja) * 2018-03-20 2019-09-26 株式会社東芝 半導体装置
EP3863065A1 (en) * 2020-02-04 2021-08-11 Infineon Technologies Austria AG Semiconductor die and method of manufacturing the same
JP7295052B2 (ja) * 2020-02-28 2023-06-20 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103683A (ja) * 2006-08-03 2008-05-01 Infineon Technologies Austria Ag 省スペース型のエッジ構造を有する半導体素子
US20090079002A1 (en) * 2007-09-21 2009-03-26 Jaegil Lee Superjunction Structures for Power Devices and Methods of Manufacture
US20110136309A1 (en) 2009-12-09 2011-06-09 Grivna Gordon M Method of forming an insulated gate field effect transistor device having a shield electrode structure
US20120061753A1 (en) * 2010-09-09 2012-03-15 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573558B2 (en) 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
DE102004009602B4 (de) * 2004-02-27 2009-09-17 Infineon Technologies Ag Trench-Transistor
KR100592749B1 (ko) * 2004-11-17 2006-06-26 한국전자통신연구원 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법
JP5050329B2 (ja) 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
DE102005052734B4 (de) * 2005-10-06 2012-02-23 Infineon Technologies Ag Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
DE102006007096B4 (de) * 2006-02-15 2008-07-17 Infineon Technologies Austria Ag MOSFET mit Kompensationsstruktur und Randabschluss sowie Verfahren zu dessen Herstellung
JP4945178B2 (ja) 2006-07-06 2012-06-06 Ｊｘ日鉱日石エネルギー株式会社 内燃機関用潤滑油組成物
US9252251B2 (en) * 2006-08-03 2016-02-02 Infineon Technologies Austria Ag Semiconductor component with a space saving edge structure
JP2013175596A (ja) 2012-02-24 2013-09-05 Toshiba Corp 半導体装置およびその製造方法
US9583578B2 (en) * 2013-01-31 2017-02-28 Infineon Technologies Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103683A (ja) * 2006-08-03 2008-05-01 Infineon Technologies Austria Ag 省スペース型のエッジ構造を有する半導体素子
US20090079002A1 (en) * 2007-09-21 2009-03-26 Jaegil Lee Superjunction Structures for Power Devices and Methods of Manufacture
US20110136309A1 (en) 2009-12-09 2011-06-09 Grivna Gordon M Method of forming an insulated gate field effect transistor device having a shield electrode structure
US20120061753A1 (en) * 2010-09-09 2012-03-15 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US20160064548A1 (en) 2016-03-03
US9972714B2 (en) 2018-05-15
CN105390548A (zh) 2016-03-09
KR20160026794A (ko) 2016-03-09
DE102014112379A1 (de) 2016-03-03
CN105390548B (zh) 2019-01-08

Similar Documents

Publication Publication Date Title
KR101841816B1 (ko) 종단 구조체와 필드 전극 구조체들의 셀 필드 사이에 종단 메사를 갖는 반도체 디바이스
US10734514B2 (en) Semiconductor device with trench gate structure including a gate electrode and a contact structure for a diode region
KR101749408B1 (ko) 셀 영역의 규칙적으로 배열된 필드 전극 구조체들 및 에지 영역의 종단 구조체들을 갖는 반도체 디바이스
US11462620B2 (en) Semiconductor device having a transistor cell region and a termination region with needle-shaped field plate structures
US10269953B2 (en) Semiconductor device having a trench gate
US9653568B2 (en) Method of manufacturing an insulated gate bipolar transistor with mesa sections between cell trench structures
TW583773B (en) Semiconductor device for power regulation
US20080298291A1 (en) Semiconductor device
US9847395B2 (en) Semiconductor device including a contact structure directly adjoining a mesa section and a field electrode
US20160293751A1 (en) Semiconductor Device with Gate Fins
US20080227269A1 (en) Termination trench structure for mosgated device and process for its manufacture
US11227945B2 (en) Transistor having at least one transistor cell with a field electrode
JP6932998B2 (ja) 炭化ケイ素ｍｏｓｆｅｔ及びその製造方法
CN210325806U (zh) 一种具有jfet区布图设计的半导体器件
EP3902015A1 (en) Monolithic charge coupled field effect rectifier embedded in a charge coupled field effect transistor
KR20160123205A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant