CN106571305A - 具有通过夹层延伸的接触结构的半导体器件及其制造方法 - Google Patents

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斯特凡·特根
马丁·***斯
托马斯·贝特拉姆斯
马尔科·莱姆克
罗尔夫·魏斯
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Infineon Technologies Dresden GmbH and Co KG
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Abstract

公开了一种具有通过夹层延伸的接触结构的半导体器件及其制造方法。在半导体层(100a)的主表面(101a)上形成层堆叠(600)，其中层堆叠(600)包括介电覆盖层(210a)和在覆盖层(210a)与半导体层(100a)之间的金属层(310a)。去除层堆叠(600)的第二部分(620)以在剩余的第一部分(610)之间形成间隙(611)。在间隙(611)中形成第二介电材料的调整结构(220)。形成覆盖辅助结构(220)和第一部分(610)的第一介电材料或第三介电材料的夹层(230)。形成通过夹层(230)和覆盖层(210a)延伸至金属结构(311，321)的接触沟槽(301)，金属结构(311，321)由第一部分(610)中的金属层(310a)的剩余部分形成，其中覆盖层(210a)相对调整结构(220)被选择性地蚀刻。

Description

具有通过夹层延伸的接触结构的半导体器件及其制造方法
技术领域
本申请涉及半导体器件例如功率半导体开关以及制造半导体器件的方法。
背景技术
在IGFET(绝缘栅场效应晶体管)中，施加于栅电极的栅极电压控制少数载流子在毗连的通道部分的分布，其中在IGFET的导通态中，少数载流子的反转层形成导电通道，通过导电通道负载电流在源区与漏区之间流动。跨平行布置的多个晶体管单元分配晶体管功能增加了总通道宽度。例如，曝光波长为193nm的光刻工艺允许100nm的中心距，并且在相邻的条形晶体管单元之间更少。对于具有从相同侧接触的源区和漏区的晶体管单元，增加晶体管单元的总体密度涉及缩短漏区与和源区的接触之间以及源区与和漏区的接触之间的横向距离。
需要提高制造半导体器件的产量与可靠性之间的平衡。
发明内容
该目的由独立权利要求的半导体器件和制造半导体器件的方法来实现。从属权利要求限定了另外的实施方式。
根据一个实施方式，制造半导体器件的方法包括在半导体层的主表面上形成层堆叠。层堆叠包括介电覆盖层和在覆盖层与半导体层之间的金属层。去除层堆叠的第二部分以在层堆叠的剩余的第一部分之间形成间隙。在间隙中形成第二介电材料的调整结构。形成覆盖调整结构和层堆叠的第一部分的第一介电材料或第三介电材料的夹层。形成通过夹层和覆盖层延伸至金属结构的接触沟槽，金属结构由在层堆叠的第一部分中的金属层的剩余部分形成，其中覆盖层相对辅助结构被选择性地蚀刻。
根据另一实施方式，半导体器件包括在半导体部分的第一表面上的分离的分层堆叠。每个分层堆叠包括第一介电材料的盖和在盖与半导体部分之间的金属结构。第二介电材料的辅助结构在相邻的分层堆叠之间。第一介电材料或第三介电材料的夹层覆盖分层堆叠和辅助结构。接触结构通过夹层和盖延伸至分层堆叠中的金属结构，其中在相邻的辅助结构之间接触结构包括通过盖延伸的第一部分。
本领域的技术人员在阅读下面详细的描述和查看附图时将认识到另外的特征和优点。
附图说明
附图被包括以提供对本发明的进一步理解，并且并入本文中且构成本文的一部分。附图示出了本发明的实施方式并且与说明书一起用于解释本发明的原理。由于参照下面的详细描述本发明的其他实施方式和预期的优点变得更好理解，因此将容易地认识到本发明的其他实施方式和预期的优点。
图1A是用于说明根据一个实施方式制造使用在层堆叠中的间隙中形成的辅助结构的半导体器件的方法，在形成第一掩模之后的半导体衬底的一部分的示意性竖直剖视图。
图1B是在层堆叠中形成间隙之后的图1A的半导体衬底部分的示意性竖直剖视图。
图1C是在间隙中形成辅助结构之后的图1B的半导体衬底部分的示意性竖直剖视图。
图1D是在覆盖辅助结构和层堆叠的第一部分的夹层上形成第二掩模之后的图1C的半导体衬底部分的示意性竖直剖视图。
图1E是在形成通过夹层延伸至层堆叠的第一部分中的金属结构的接触沟槽之后的图1D的半导体衬底部分的示意性竖直剖视图。
图1F是在接触沟槽中形成接触结构之后的图1E的半导体衬底部分的示意性竖直剖视图。
图1G是根据一个实施方式的图1F的半导体衬底部分的示意性俯视图。
图2是根据没有辅助结构和覆盖层的参考示例的用于讨论对理解实施方式有用的背景的半导体器件的一部分的示意性竖直剖视图。
图3A是用于说明制造具有辅助结构和低介电常数层的半导体器件的方法，在层堆叠的第一部分之间形成间隙之后的半导体衬底的一部分的示意性剖视图。
图3B是在形成低介电常数层之后的图3A的半导体衬底部分的示意性水平剖视图。
图3C是在形成辅助结构和夹层之后的图3B的半导体衬底部分的示意性水平剖视图。
图3D是在形成通过夹层延伸至层堆叠的第一部分中的金属结构的接触沟槽之后的图3C的半导体衬底部分的示意性水平剖视图。
图4A是用于说明制造具有基于保形辅助层的辅助结构的半导体器件的方法，在层堆叠的第一部分之间形成间隙之后的半导体衬底的一部分的示意性剖视图。
图4B是在形成辅助层之后的图4A的半导体衬底部分的示意性剖视图。
图4C是在形成填充间隙中的沉积辅助层之后的剩余空间的夹层之后的图4B的半导体衬底部分的示意性剖视图。
图4D在形成通过夹层延伸至层堆叠的第一部分中的金属结构的接触沟槽之后的图4C的半导体衬底部分的示意性剖视图。
图5是根据一个实施方式的半导体器件的一部分的示意性剖视图，其包括具有并排布置的源区和漏区的晶体管单元以及分离的辅助结构。
图6是根据一个实施方式的半导体器件的一部分的示意性剖视图，其包括具有并排布置的源区和漏区的晶体管单元以及在辅助结构与包括金属结构的分层堆叠之间的低介电常数层。
图7是根据一个实施方式的半导体器件的一部分的示意性剖视图，其包括具有并排布置的源区和漏区的晶体管单元以及基于保形辅助层的辅助结构。
具体实施方式
在下面的详细描述中，参照构成本文的一部分并且通过示例的方式示出了本发明可以被实践的具体的实施方式的附图。要理解的是在不背离本发明的范围的情况下，可以利用其它的实施方式并且可以进行结构的或逻辑的改变。例如，针对一个实施方式所示出的或所描述的特征可以用在其它实施方式上或结合其它实施方式使用，以获得另外的实施方式。本发明旨在包括这样的修改和变型。使用特定的语言描述示例，但这不应该被理解为限制所附的权利要求的范围。附图未按照比例绘制，而是仅仅出于说明的目的。为了清楚起见，如果没有另外的说明，在不同附图中的相同元件已经由对应的附图标记指代。
术语“具有”、“包含”、“包括”等是开放式的，并且所述术语表示所说明的结构、元件或特征的存在性，但不排除另外的元件或特征。冠词“一个”和“所述”旨在包括复数以及单数，除非上下文中以另外的方式明确表示。
术语“电连接”描述了电连接元件之间的永久的低欧姆连接，例如有关元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括：可以在电耦合元件之间设置适合用于传送信号的一个或更多个中间元件，例如可以控制在第一状态下暂时提供低欧姆连接并且在第二状态下提供高欧姆电退耦的元件。
附图通过紧挨掺杂类型“n”或“p”指出“－”或“+”示出了相对掺杂浓度。例如，“n－”表示低于“n”型掺杂区域的掺杂浓度的掺杂浓度，而与“n”型掺杂区域相比，“n+”型掺杂区域具有更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必需具有相同的绝对掺杂浓度。例如，两个不同的“n”型掺杂区域可以具有相同的或者不同的绝对掺杂浓度。
图1A至图1G涉及一种制造半导体器件的方法，其中在金属结构之间的辅助结构横向地限制了使金属结构暴露的接触沟槽。
图1A示出了半导体衬底500a，其包括半导体材料的半导体层100a。半导体衬底500a可以是从其获得多个完全相同的半导体管芯的半导体晶片。作为示例，半导体材料可以是晶体硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗晶体(SiGe)、氮化镓(GaN)、砷化镓(GaAs)或任何其它AIIIBV半导体。
半导体层100a的平坦的主表面101a的垂线限定了竖直方向。与竖直方向正交的方向是水平方向。
在半导体层100a中形成有第一导电结构110和第二导电结构120，第一导电结构110和第二导电结构120可以是或者包括重掺杂的单晶或多晶半导体部分或者包括金属或导电金属化合物的结构。
金属层310a沉积在主表面101a上方，并且在金属层310a上方形成有介电覆盖层210a。
第一掩模层可以沉积在至少包括金属层310a和覆盖层210a的层堆叠600上。通过光刻来图案化第一掩模层以形成第一掩模410。
图1A示出了形成在层堆叠600上的第一掩模410，层堆叠600覆盖半导体层100a的主表面101a，半导体层100a包括第一导电结构110和第二导电结构120以及将相邻的第一导电结构110和第二导电结构120彼此隔离并且绝缘的绝缘体结构190。
第一导电结构110和第二导电结构120可以电连接至在半导体层100a中形成的电子元件的不同电极。例如第一导电结构110可以是IGFET的源区或者连接至源区的源插塞(plug)，并且第二导电结构120可以是IGFET的漏区或者连接至漏区的漏插塞。根据其它实施方式，第一导电结构110可以是BJT(双极结型晶体管)的发射极区域或者连接至发射极区域的发射极插塞，并且第二导电结构120可以是BJT的集电极区域或者连接至集电极区域的集电极插塞。根据另外的实施方式，第一导电结构110可以是半导体二极管或电容器的阳极区域或者阳极电极，并且第二导电结构120可以是半导体二极管或电容器的阴极区域或者阴极电极，该半导体二极管或电容器至少部分地形成在半导体层100a中。第一导电结构110和第二导电结构120中的至少一些导电结构可以沿至少一个横向方向或者沿两个横向方向交替。
绝缘体结构190将相邻的第一导电结构110和第二导电结构120彼此隔离并且绝缘。绝缘体结构190可以完全由一个或更多个介电材料形成，或者可以包括除了介电结构之外的介电结构、半导体结构和/或导电结构。根据一个实施方式，绝缘体结构190是一种单一介电材料——例如，半导体氧化物如氧化硅，半导体氮氧化物如氮氧化硅，半导体氮化物如氮化硅，未掺杂的或者掺杂的硅酸盐玻璃如BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)或FSG(氟硅酸盐玻璃)——的均质结构。根据其它的实施方式，绝缘体结构190包括两个或更多个不同材料的层，其中所述材料的至少一种材料是介电材料。例如，绝缘体结构190可以是包括与半导体层100a的半导体材料绝缘的导电电极的沟槽电极结构。
层堆叠600至少包括介电覆盖层210a和形成在覆盖层210a与半导体层100a之间的金属层310a。根据所示实施方式，金属层310a被夹在覆盖层210a与半导体层100a之间，并且直接与覆盖层210a和半导体层100a二者毗连。根据其它的实施方式，层堆叠600可以在覆盖层210a与金属层310a之间和/或在金属层310a与半导体层100a之间包括一个或更多个另外的层。
至少覆盖层210a的主要部分或全部的覆盖层210a由第一介电材料形成，第一介电材料可以具有低于4.5或4.0的低介电常数εr并且蚀刻特性与沉积的氧化硅接近。例如，覆盖层210a可以是单个层或者至少两个层的组合，每个层选自沉积的氧化硅，例如，基于作为前驱物质的TEOS(正硅酸乙酯)的TEOS氧化硅、氮氧化硅、BSG、PSG、BPSG或FSG。
金属层310a可以是来自重掺杂多晶硅的层和/或可以包括一个或更多个金属(如铝(Al)、铜(Cu)、钛(Ti)、钨(W)、钽(Ta)、金(Au)或银(Ag))的一个或更多个包含金属的层。
第一掩模410可以基于掩模层堆叠，包括光敏材料的光致抗蚀剂层414和与其相比覆盖层210a的材料可以高选择性地被蚀刻的材料的辅助掩模层412。例如，覆盖层210a是氧化硅层，而辅助掩模层412是或者包括氮化硅层、多晶硅层、非晶硅层或碳层。第一掩模410中的第一掩模开口411形成在绝缘体结构190的竖直投影中。
使用第一掩模410作为蚀刻掩模，层堆叠600的在第一掩模开口411的竖直投影中的第二部分620以及第一掩模410被去除，其中，覆盖层210a可以用作用于图案化金属层310a的硬掩模，以便覆盖层210a可以被部分地消耗并且覆盖层210a在图案化层堆叠600之后的竖直尺寸可以小于覆盖层的在蚀刻层堆叠600之前的竖直尺寸。
图1B示出了图1A的层堆叠600的形成分离的分层堆叠610的剩余的第一部分。层堆叠600中的间隙611形成在绝缘体结构190的竖直投影中。分层堆叠610在第一导电结构110和第二导电结构120的竖直投影中。分层堆叠610可以与绝缘体结构190在至少一侧上重叠，和/或间隙611可以分别与第一导电结构110和第二导电结构120在至少一侧上有某种程度的重叠。
在分层堆叠610中，覆盖层210a的剩余部分在金属层310a的剩余部分上形成电介质盖210，金属层310a的剩余部分形成电连接或直接毗连第一导电结构110的第一金属结构311以及电连接或直接毗连第二导电结构120的第二金属结构321。分层堆叠610可以是平行的长条。
在层堆叠600的分层堆叠610之间的间隙611中形成辅助结构220。形成辅助结构220可以包括介电材料的沉积，该介电材料的蚀刻电阻率与盖210的第一介电材料的蚀刻电阻率明显不同。形成辅助结构220可以包括第二介电材料的保形层的沉积或间隙填充过程。
图1C示出了在分层堆叠610之间的辅助结构220。辅助结构220可以完全填充相邻的分层堆叠610之间的空隙或者可以至少部分地填充分层堆叠610之间的空隙，其中，在竖直方向上，辅助结构220至少在盖210与金属结构311、321之间的界面与盖210的与金属结构311、321相对的表面之间延伸。辅助结构220可以仅在分层堆叠610之间形成。根据另一实施方式，辅助结构220是由沉积过程产生的并且包括在分层堆叠610之间的填充部分和分层堆叠610上方的层部分二者的梳状结构的部分。
在辅助结构220和分层堆叠610的上面沉积夹层230。可以在夹层230的暴露的表面上沉积第二掩模层，并且通过光刻来图案化第二掩模层以形成第二掩模420。
图1D示出了具有在分层堆叠610的竖直投影中的第二掩模开口421的第二掩模420，其中第二掩模开口421的水平尺寸可以等于或者大于分层堆叠610的对应的水平尺寸。第二掩模420被图案化成在第二掩模开口421的中心轴与分层堆叠610的中心轴之间存在微小的不重合度dy。
夹层230可以具有从100nm至5μm的范围的竖直尺寸，并且可以是第一介电材料210或另一第三介电材料，该第三介电材料相对限定辅助结构220的蚀刻特性的第二介电材料具有高蚀刻选择性。
使用第二掩模420作为蚀刻掩模，穿过夹层230并且通过盖210向下蚀刻接触沟槽301到至少第一金属结构311和第二金属结构321的表面。该蚀刻相对第二介电材料是高选择性的，以便辅助结构220横向地限制相邻的辅助结构220之间的并且直接与第一金属结构311和第二金属结构321毗连的接触沟槽301的底部。
图1E示出了在如图1D中所示的第二掩模开口421与分层堆叠610之间的不重合度dy的接触沟槽301。辅助结构220确保第一金属结构311与第二金属结构321的接触沟槽301之间以及第二金属结构321与第一金属结构311的接触沟槽301之间的横向距离不低于由辅助结构220的横向尺寸给出的最小距离。
可以去除第二掩模420并且在夹层230上形成分离的第一金属结构310和第二金属结构320。
图1F示出了第一金属结构310以及第二金属结构320，所述第一金属结构310包括在夹层230上的连接第一接触结构315的第一金属布线318，所述第一接触结构315填充使第一金属结构311暴露的接触沟槽301；所述第二金属结构320包括在夹层230上的连接第二接触结构325的第二金属布线328，所述第二接触结构325填充使第二金属结构321暴露的接触沟槽301。
图1G是示出通过第一接触结构315将第一金属结构311电连接的第一金属布线和通过第二接触结构325将第二金属结构321电连接的第二金属布线328的俯视图。
由于辅助结构220的竖直尺寸比第一金属结构311和第二金属结构321的竖直尺寸至少大20％或50％，例如，至少大100％，所以辅助结构220作为在某种程度上对接触沟槽301的蚀刻进行引导的模板是有效的，辅助结构220确保了第一接触结构315与第二金属结构321之间以及第二接触结构325与第一金属结构311之间的最小距离，并且确保了第一金属结构311与第二接触结构325之间以及第二金属结构321与第一接触结构315之间的绝缘的介电强度的下限值。可替选地或者另外地，辅助结构220允许较厚的夹层230和/或较大的可容许的图1D的第二掩模开口421与图1A的第一掩模开口411之间的不重合度。
图2示出了没有辅助结构220的比较示例。第二掩模关于第一掩模的相同的不重合度dy或者第一接触结构315和第二接触结构325关于其目标位置的相同的不重合度导致第一接触结构315和第二接触结构325关于第一金属结构311和第二金属结构321的对应的不重合度。不重合度dy直接减小了第一金属结构311与第二接触结构325之间的最小距离dx。该最小距离随着不重合度的增大而减小。
相比之下，如图1F所示，辅助结构220确保了只要不重合度dy不超过多于相邻的第一金属结构311与第二金属结构321之间的距离的一半，则第一金属结构311与第二接触结构325之间的最小距离不改变。该效应可以用来进一步缩小第一金属结构311与第二金属结构321之间以及相邻的晶体管单元之间的距离和/或增大第一导电结构110与第二导电结构120之间的可适用的电压差。
辅助结构220可以完全填充相邻的分层堆叠610之间的间隙611。在下面的实施方式中，形成辅助结构220以仅填充相邻的分层堆叠610之间的间隙611的部分。
根据图3A，如参照图1A和图1B所描述的，分层堆叠610由层堆叠600的第一部分形成。
在第一金属结构311和第二金属结构321的上方的盖210可以随着与金属结构311、321的距离的增加而逐渐锥形地变窄。可以通过增加用于蚀刻图1A的介电覆盖层210a的蚀刻过程的各向同性的组分来调节锥角。
可以沉积低介电常数层221，其部分地填充分层堆叠610之间的间隙611。低介电常数层221由具有至多为4.5的低介电常数εr的介电材料构成。低介电常数层221的材料可以是例如与盖210的材料相同的材料。
在图3B中，低介电常数层221是介电材料例如氧化硅(如TEOS氧化硅)的保形层。低介电常数层221的层厚度可以至多是间隙611的水平宽度的三分之一。
沉积相对第一介电材料具有高蚀刻选择性的第二介电材料。第二介电材料可以完全填充相邻的分层堆叠610之间的剩余空间。根据一个实施方式，沉积过程沉积氮化硅，该氮化硅填充分层堆叠610之间的剩余空间，并且也可以覆盖被低介电常数层221覆盖的分层堆叠610。
第一介电材料或第三介电材料的夹层230被沉积在经沉积第二介电材料的平坦表面上。
图3C示出了覆盖分层堆叠610并且填充相邻的分层堆叠610之间的间隙611的低介电常数层221。第二介电材料的在分层堆叠610之间的第一部分形成辅助结构220。第二介电材料的在分层堆叠610上方的第二部分形成不连续的蚀刻终止层222。在蚀刻终止层222的平坦的表面上形成夹层230。
例如通过显著各向异性的蚀刻过程形成使金属结构311、321暴露的接触沟槽301。随着夹层230的蚀刻在蚀刻终止层222处终止，用于夹层230的蚀刻过程独立于夹层230的表面状况并且独立于夹层230的不同的竖直尺寸。由于夹层230与蚀刻终止层222之间的高蚀刻选择性，所以夹层230的长的过度蚀刻可以弥补夹层230在半导体衬底500a的不同区域中的不同竖直尺寸。蚀刻蚀刻终止层222可以是时间控制的或者可以使用通过暴露低介电常数层221生成的终止信号。低介电常数层221的厚度可以是比较均匀的，以便在低介电常数层221和盖210是不同材料(例如，不同的氧化硅)的情况下，低介电常数层221可以通过时间控制的蚀刻过程来蚀刻，并且在盖210开口之后，该蚀刻过程可以改变成对低介电常数层221的材料是选择性的蚀刻。因为蚀刻终止层222、低介电常数层221和盖210仅示出了低的厚度变化，所以有关的蚀刻过程可以仅由蚀刻时间充分地限定。根据另一实施方式，盖210和低介电常数层221仅示出了低的蚀刻选择性，并且通过在没有改变蚀刻剂的化学组分的情况下被蚀刻。
图3D示出了通过夹层230、蚀刻终止层222、低介电常数层221和盖210延伸的接触沟槽301。导致接触沟槽301的底部相对于金属结构311、321的不重合度的接触沟槽301与目标位置的不重合度不超过低介电常数层221的厚度。另一方面，低介电常数层221确保与具有完全填充间隙611的辅助结构220的实施方式相比，相邻的第一金属结构311与第二金属结构321之间的电容耦合更低。
图4A至图4D的实施方式改变了低介电常数材料和形成辅助结构220的第二介电材料的沉积顺序。
图4A示出了在半导体衬底500a中的第一导电结构110和第二导电结构120的竖直投影中的分离的分层堆叠610。
沉积覆盖分层堆叠610并且填充相邻的分层堆叠610之间的间隙611的第二介电材料的辅助层225。
图4B示出了辅助层225，其可以是具有低于相邻的分层堆叠610之间的距离的一半(例如，至多三分之一)的厚度的保形层。
辅助层225在分层堆叠610之间的第一部分形成辅助结构220并且辅助层225在盖210的上部上的第二部分形成不连续的蚀刻终止层222。沉积另一介电材料，其可以是盖210的第一介电材料或者第三介电材料，该第三介电材料相对辅助层225的第二介电材料可以高选择性地被蚀刻。
如图4C所示，另一介电材料的第一部分231填充相邻的分层堆叠610之间的剩余空间并且该另一介电材料的第二部分形成夹层230。
如参照如1D至图1E所描述的，通过使用在夹层230上的第二掩模形成接触沟槽301。形成接触沟槽301包括向下蚀刻夹层230至不连续的蚀刻终止层222。在充分的过度蚀刻之后，蚀刻剂的化学组分可以切换至蚀刻辅助层225的第二介电材料的组分。在根据辅助层225的厚度给定的一定蚀刻时间之后，蚀刻剂的化学组分再次改变以蚀刻盖210的第一介电材料，该第一介电材料相对辅助层225的第二介电材料具有高选择性。此外，只要不重合度不超过辅助层225的减小了由锥形产生的量的厚度，则辅助结构220引导盖210的蚀刻。根据另一实施方式，盖210未逐渐锥形变窄并且蚀刻终止层222覆盖竖直侧壁。
虽然在图3D中低介电常数材料覆盖了金属结构311、321的侧壁并且盖210的蚀刻可以沿着金属结构311、321的侧壁在低介电常数材料中形成凹穴，但是，当盖210被完全蚀刻时，未被凹进的第二介电材料确保了蚀刻可靠地终止在第一金属结构311和第二金属结构321的表面上并且不暴露第一金属结构311和第二金属结构321的竖直侧壁的部分，这可以是图3D中的情况，其中低介电常数层221可以由与盖210的材料相同的材料构成。因此，可以形成更可靠的通过用导电材料填充接触沟槽301形成的接触结构315、325。
图5示出了包括多个晶体管单元TC的半导体器件500，所述多个晶体管单元TC形成在半导体部分100中并且可以沿垂直于横截面的水平方向延伸。晶体管单元TC对可以布置成镜面对称的，以便两个相邻的晶体管单元TC可以分别共享共同的源构造110或者共同的漏构造120。沿横截面中的第二水平方向在沟槽电极结构190的相对侧上形成彼此并排的晶体管单元TC的源构造110和漏构造120，所述沟槽电极结构190从第一表面101延伸至半导体部分100中。
漏构造120可以包括具有足够高的掺杂剂浓度的重掺杂的漏区128以确保与在第一表面101上形成的第二金属结构312的欧姆接触。漏构造120还可以包括与重掺杂的漏区128形成单极性的同类结并且与沟道区/体区150形成第一j1结的轻掺杂的漂移区121。沟道区/体区150可以具有与漂移区121和漏区128相同的导电类型或者可以具有相反的导电类型。
源构造110可以包括与沟道区/体区150形成第二结j2的重掺杂的源区112，所述第二结j2可以是单极性的同类结或者pn结。接触层114可以直接毗连源区112。接触层114可以包括或者由金属半导体化合物例如金属硅化物(例如具有至少1nm(例如至少10nm)并且至多100nm的厚度的硅化钛TiSi层)组成。源构造110还可以包括沿沟槽电极结构190和接触层114延伸的高保形钨层116。另一导电材料例如粗粒度的钨可以形成源构造110的填充部分118。
沟槽电极结构190可以包括导电栅电极195和将栅电极195介电耦合至沟道区/体区150的毗邻部分的栅极介电层191。沟槽电极结构190还可以包括在第一表面101横跨的平面与沟道区/体区150的同类结之间延伸的介电填充部分198。半导体部分100还可以包括沿与第一表面相对的第二表面的重掺杂的衬底部分140。
在沟槽电极结构190的竖直投影中形成辅助结构220，其中辅助结构220的宽度可以小于或者大于沟槽电极结构190的对应宽度，使得辅助结构220可以在一侧上或者两侧上与源构造110或者漏构造120重叠。辅助结构220可以包括或者可以由氮化硅的主要部分组成，其中主要部分至少从盖210与金属结构311、312之间的交界面延伸至盖210的上边缘。
在源构造110和漏构造120的竖直投影中形成分层堆叠610，其中分层堆叠610的水平宽度可以小于或者大于源构造110和漏构造120的对应水平宽度，使得分层堆叠610可以至少在一侧与沟槽电极结构190重叠。
分层堆叠610还包括第一介电材料的盖210、直接毗连源构造110的第一金属结构311和直接毗连漏构造120的第二金属结构321。盖210的材料可以包括一个或更多个氧化硅、PSG、BSG、PBSG、FSG或者聚酰亚胺的沉积层。
夹层230覆盖辅助结构220和分层堆叠610。第二接触结构325从夹层230的表面通过夹层230和盖210延伸至第二金属结构321，并且在夹层230上的第二金属布线328可以连接第二接触结构325。在平行于所示横截面的另一横截面中，第一接触结构315可以从夹层230的表面通过夹层230和盖210延伸至第一金属结构311，并且在夹层230上的第一金属布线318可以连接第一接触结构315。
辅助结构220限定了第一接触结构315与第二金属结构321之间的以及第二接触结构325与第一金属结构311之间的最小距离。
在图6中，低介电常数层221将辅助结构与分层堆叠610隔离，并且减小了第一金属结构311与第二金属结构321之间的电容耦合。
图7的半导体器件示出了保形辅助层，其具有在分层堆叠610之间的形成辅助结构220的第一部分和在分层堆叠610上的形成不连续的蚀刻终止层222的第二部分。
虽然本文中已示出并且描述了具体的实施方式，但是本领域的普通技术人员要理解的是在不背离本发明的范围的情况下，各种替选的和/或等同的实现可以代替所示出和所描述的具体实施方式。本申请意在覆盖本文中所述的具体实施方式的任何修改或变型。因此本发明旨在仅由权利要求及其等同物来限制。

Claims (19)

1.一种制造半导体器件的方法，所述方法包括：
在半导体部分(100)中形成晶体管单元(TC)；
在半导体层(100a)的主表面(101a)上形成层堆叠(600)，其中所述层堆叠(600)包括介电覆盖层(210a)和在所述覆盖层(210a)与所述半导体层(100a)之间的金属层(310a)；
去除所述层堆叠(600)的第二部分(620)以在所述层堆叠(600)的剩余的第一部分(610)之间形成间隙(611)，其中从所述金属层(310a)形成直接毗连至所述晶体管单元(TC)的源构造(110)的第一金属结构(311)以及直接毗连至所述晶体管单元(TC)的漏构造(120)的第二金属结构(321)；
在所述间隙(611)中形成第二介电材料的辅助结构(220)；
形成第一介电材料或第三介电材料的夹层(230)，其中所述夹层(230)覆盖所述辅助结构(220)和所述第一部分(610)；以及
形成通过所述夹层(230)和所述覆盖层(210a)延伸至所述第一金属结构(311)和第二金属结构(321)的接触沟槽(301)，所述第一金属结构(311)和第二金属结构(321)由所述层堆叠(600)的所述第一部分(610)中的所述金属层(310a)的剩余部分形成，其中所述覆盖层(210a)相对所述辅助结构(220)被选择性地蚀刻。
2.根据权利要求1所述的方法，其中
形成所述接触沟槽(301)包括所述夹层(230)相对所述辅助结构(220)被选择性地蚀刻。
3.根据权利要求1至2中的任何一项所述的方法，还包括：
在形成所述辅助结构(220)之前，沉积与所述第二介电材料相比具有更低介电常数的材料的低介电常数层(221)，其中所述低介电常数层(221)的厚度低于所述层堆叠(600)中的所述间隙(611)的宽度的一半。
4.根据权利要求3所述的方法，其中
形成所述辅助结构(220)包括在所述低介电常数层(221)上直接沉积所述第二介电材料，其中所述沉积的第二介电材料的第一部分形成所述辅助结构(220)，并且所述沉积的第二介电材料的第二部分在所述层堆叠(600)的所述第一部分(610)和所述辅助结构(220)的上方形成不连续的蚀刻终止层(222)。
5.根据权利要求1至2中的任何一项所述的方法，其中
所述沉积的第二介电材料被直接沉积在所述层堆叠(600)的所述第一部分(610)上。
6.根据权利要求1至2中的任何一项所述的方法，其中
所述第二介电材料被沉积为保形辅助层(225)，所述保形层的厚度低于所述层堆叠(600)中的所述间隙(611)的宽度的一半，并且所述辅助层(225)的在所述间隙(611)中的部分形成所述辅助结构(220)。
7.根据权利要求6所述的方法，其中
所述夹层(230)填充由所述保形层(225)填充的所述间隙(611)中的剩余空间。
8.根据前述的权利要求中的任何一项所述的方法，其中
由所述剩余的第一部分(610)中的所述覆盖层(210a)形成的盖(210)随着与所述金属结构(311，321)的距离增加而逐渐锥形地变窄。
9.根据前述的权利要求中的任何一项所述的方法，其中
所述金属结构(311，321)形成平行的长条。
10.根据前述的权利要求中的任何一项所述的方法，还包括：
在形成所述层堆叠(600)之前，在所述半导体部分(100)中形成晶体管单元(TC)。
11.一种半导体器件，包括：
晶体管单元(TC)；
在半导体部分(100)的第一表面(101)上的分离的分层堆叠(610)，每个所述分层堆叠(610)包括第一介电材料的盖(210)和所述盖(210)与所述半导体部分(100)之间的金属结构(311，321)，其中所述金属结构(311，321)包括直接毗连至所述晶体管单元(TC)的源构造(110)的第一金属结构(311)和直接毗连至所述晶体管单元(TC)的漏构造(120)的第二金属结构(321)；
相邻的所述分层堆叠(610)之间的第二不同介电材料的辅助结构(220)；
覆盖所述分层堆叠(610)和所述辅助结构(220)的所述第一介电材料或第三不同介电材料的夹层(230)；以及
通过所述夹层(230)和所述盖(210)延伸至所述分层堆叠(610)中的所述金属结构(311，321)的接触结构(315，325)，其中在相邻的所述辅助结构(220)之间，所述接触结构(315，325)分别包括通过所述盖(210)延伸的底部。
12.根据权利要求11中所述的半导体器件，其中
所述接触结构(315，325)的至少一些接触结构直接毗连至相邻的所述辅助结构(220)之一。
13.根据权利要求11或12所述的半导体器件，其中
所述夹层(230)具有平坦的表面。
14.根据权利要求11至13中的任何一项所述的半导体器件，还包括：
在所述分层堆叠(610)与所述辅助结构(220)之间的低介电常数层(221)，其中所述低介电常数层(221)的介电常数低于所述第二介电材料的介电常数。
15.根据权利要求14所述的半导体器件，其中
所述低介电常数层(221)的厚度低于所述分层堆叠(610)之间的所述间隙(611)的宽度的一半。
16.根据权利要求11至15中的任何一项所述的半导体器件，其中
保形辅助层(225)的第一部分形成所述辅助结构(220)。
17.根据权利要求16所述的半导体器件，其中
所述保形辅助层(225)的厚度低于所述间隙(611)的宽度的三分之一。
18.根据权利要求16或17所述的半导体器件，其中
所述夹层(230)的所述第一介电材料或第三介电材料填充被所述保形辅助层(225)覆盖的相邻的所述分层堆叠(610)之间的剩余间隙。
19.根据权利要求11至18中的任何一项所述的半导体器件，其中
所述第二介电材料是氮化硅。
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