JP2013175596A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 106
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
【課題】実施形態は、ゲート電極と、フィールドプレート電極と、の間の絶縁耐圧を向上させたトレンチゲート構造を備える半導体装置およびその製造方法を提供する。
【課題を解決するための手段】実施形態に係る半導体装置の製造方法は、半導体層に形成されたトレンチの内面を覆う第１絶縁膜と、前記第１絶縁膜の上に積層された第２絶縁膜と、を形成する工程と、を備える。前記トレンチの下部に、前記第１絶縁膜および前記第２絶縁膜を介して前記半導体層に対向する第１の制御電極を形成する工程と、前記第１の制御電極の上に第３絶縁膜を形成する工程と、前記トレンチの上部の壁面に形成された前記第１絶縁膜および前記第２絶縁膜を除去し、第４絶縁膜を形成する工程と、をさらに備える。前記トレンチの上部には、前記第４絶縁膜を介して前記半導体層と対向し、前記第３絶縁膜を介して前記第１の制御電極と対向する第２の制御電極が形成される。
【選択図】図１
【課題を解決するための手段】実施形態に係る半導体装置の製造方法は、半導体層に形成されたトレンチの内面を覆う第１絶縁膜と、前記第１絶縁膜の上に積層された第２絶縁膜と、を形成する工程と、を備える。前記トレンチの下部に、前記第１絶縁膜および前記第２絶縁膜を介して前記半導体層に対向する第１の制御電極を形成する工程と、前記第１の制御電極の上に第３絶縁膜を形成する工程と、前記トレンチの上部の壁面に形成された前記第１絶縁膜および前記第２絶縁膜を除去し、第４絶縁膜を形成する工程と、をさらに備える。前記トレンチの上部には、前記第４絶縁膜を介して前記半導体層と対向し、前記第３絶縁膜を介して前記第１の制御電極と対向する第２の制御電極が形成される。
【選択図】図１
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
電力制御用のパワー半導体には、電力損失の低減が求められる。このため、トレンチゲート構造を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が広く用いられている。トレンチゲート構造は、チップ構造の微細化によるオン抵抗の低減を可能とする。中でも、同一のトレンチの内部にゲート電極とフィールドプレート電極とを備えるトレンチゲート構造は、オン抵抗のさらなる低減を実現する。
しかしながら、微細化されたトレンチゲート構造において、１つのトレンチ内に形成されたゲート電極とフィールドプレート電極との間の絶縁を安定して確保することは容易ではない。そこで、ゲート電極と、フィールドプレート電極と、の間の絶縁耐圧を向上させたトレンチゲート構造を備える半導体装置およびその製造方法が求められている。
実施形態は、ゲート電極と、フィールドプレート電極と、の間の絶縁耐圧を向上させたトレンチゲート構造を備える半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置の製造方法は、半導体層に形成されたトレンチの内面を覆う第１絶縁膜と、前記第１絶縁膜の上に積層された第２絶縁膜と、を形成する工程と、を備える。そして、前記トレンチの下部に、前記第１絶縁膜および前記第２絶縁膜を介して前記半導体層に対向する第１の制御電極を形成する工程と、前記第１の制御電極の上に第３絶縁膜を形成する工程と、前記第１の制御電極の上端と、前記トレンチの開口と、の間の前記トレンチの壁面に形成された前記第１絶縁膜および前記第２絶縁膜を除去し第４絶縁膜を形成する工程と、をさらに備える。前記トレンチの上部には、前記第４絶縁膜を介して前記半導体層と対向し、前記第３絶縁膜を介して前記第１の制御電極と対向する第２の制御電極が形成される。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、下記の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としても良い。
［第１実施形態］
図１は、第１実施形態に係る半導体装置１００を表す模式断面図である。半導体装置１００は、例えば、トレンチゲート構造を有するパワーＭＯＳＦＥＴであり、シリコンウェーハを用いて形成する。
図１は、第１実施形態に係る半導体装置１００を表す模式断面図である。半導体装置１００は、例えば、トレンチゲート構造を有するパワーＭＯＳＦＥＴであり、シリコンウェーハを用いて形成する。
半導体装置１００は、第１半導体層であるｎ形ドリフト層１３と、第２半導体層であるｐ形ベース層２１と、を備える。ｐ形ベース層２１は、ｎ形ドリフト層１３の上に設ける。そして、ｐ形ベース層２１を貫通してｎ形ドリフト層１３に至る深さに設けられたトレンチ１５の内部に、第１の制御電極であるフィールドプレート電極２０と、第２の制御電極であるゲート電極３０と、を備える。トレンチ１５は、例えば、図１の奥行き方向に延在するストライプ状に設けられる。
フィールドプレート電極２０は、トレンチ１５の下部（底面側）において、第１絶縁膜３および第２絶縁膜５を介してｎ形ドリフト層１３に対向する。ゲート電極３０は、トレンチ１５の上部（開口側）に設けられ、第４絶縁膜（ゲート絶縁膜）９を介してｐ形ベース層２１に対向する。さらに、ゲート電極３０は、第３絶縁膜７を介してフィールドプレート電極２０に対向する。
ｐ形ベース層２１の表面には、ｎ形ソース領域２３と、それに隣接するｐ形コンタクト領域２７と、が選択的に設けられる。そして、ｎ形ソース領域２３およびｐ形コンタクト領域２７に電気的に接続されたソース電極４０が設けられる。ソース電極４０は、ゲート電極３０の上に設けられた層間絶縁膜３３と、ｐ形ベース層２１の上面と、を覆う。
さらに、ｎ形ドリフト層１３の下面側にドレイン電極５０が設けられる。ドレイン電極５０は、ｎ形ドリフト層１３の下面１３ｂに接したｎ形ドレイン層１７を介してｎ形ドリフト層１３に電気的に接続する。
本実施形態では、フィールドプレート電極２０と、ｎ形ドリフト層１３と、の間を絶縁する第１絶縁膜３および第２絶縁膜５の少なくともいずれか一方は、ｎ形ドリフト層１３およびｐ形ベース層２１を酸化する原子または分子の侵入を阻止する能力が他方よりも高い。すなわち、積層された第１絶縁膜３および第２絶縁膜５は、ウェーハプロセスの熱処理過程において、ｎ形ドリフト層１３およびｐ形ベース層２１に到達する原子または分子状の酸化剤の浸透を抑え、ｎ形ドリフト層１３およびｐ形ベース層２１の酸化を抑制する。
次に、図２〜図６を参照して、半導体装置１００の製造方法を説明する。図２（ａ）〜図６（ｂ）は、第１実施形態に係る半導体装置１００の製造過程を表す模式断面図である。
図２（ａ）に示すように、ｎ形半導体層１０にトレンチ１５を形成する。ｎ形半導体層１０は、例えば、シリコン基板上にエピタキシャル成長されたｎ形シリコン層であり、厚さ２〜１０μｍ、１×１０１６〜１×１０１７ｃｍ−３の不純物濃度を有する。
トレンチ１５は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて選択的に設けられる。例えば、トレンチ１５の幅ＷＴは、０．１５〜２．０μｍであり、その深さＤＴは、１〜１０μｍである。
次に、トレンチの内面を覆う第１絶縁膜３と、その上に積層される第２絶縁膜５と、を順に形成する。第１絶縁膜３は、例えば、ｎ形シリコン層を熱酸化したシリコン酸化膜（ＳｉＯ２膜）であり、５０〜１０００ｎｍの厚さに形成する。第２絶縁膜５は、例えば、シリコン窒化膜（ＳｉＮｘ膜）であり、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。シリコン窒化膜の厚さは、例えば、１０ｎｍ〜１００ｎｍである。
続いて、図２（ｂ）に示すように、トレンチ１５の内部を埋め込むポリシリコン層（多結晶シリコン層）２０ａを形成する。ポリシリコン層２０ａは、例えば、ＣＶＤ法を用いて形成される。さらに、ポリシリコン層２０ａにｎ形不純物を拡散し、導電性を持たせる。
次に、図３（ａ）に示すように、ポリシリコン層２０ａをエッチバックし、トレンチ１５の下部にフィールドプレート電極２０を形成する。ポリシリコン層２０ａのエッチングには、例えば、ＣＤＥ（Chemical Dry Etching）法を用いる。
フィールドプレート電極２０は、第１絶縁膜３および第２絶縁膜５を介してｎ形半導体層１０に対向する。すなわち、第１絶縁膜３および第２絶縁膜５は、所謂、フィールドプレート絶縁膜であり、フィールドプレート電極２０をｎ形半導体層１０から絶縁する。また、複数のトレンチ１５の下部にそれぞれ設けられたフィールドプレート電極２０は、図示しない部分で電気的に接続される。このため、その接続部となるポリシリコン層２０ａの表面をレジストマスクで覆い、露出したポリシリコン層２０ａを選択的にエッチバックする。
ポリシリコン層２０ａをエッチングした後、例えば、酸素アッシングおよびウェット処理によりレジストマスクを除去する。続いて、図３（ｂ）に示すように、フィールドプレート電極２０の上端に第３絶縁膜７を形成する。
例えば、フィールドプレート電極２０を形成したシリコンウェーハを酸素雰囲気中で熱処理する。これにより、フィールドプレート電極２０の上端が熱酸化され、第３絶縁膜７（シリコン酸化膜）が形成される。この時、トレンチ１５の上部のポリシリコン層２０ａがエッチバックされた壁面には、第１絶縁膜３および第２絶縁膜５の積層膜が露出する。そして、第１絶縁膜３および第２絶縁膜５の少なくともいずれか一方は、ｎ形半導体層１０を酸化する原子または分子の侵入を阻止する能力が他方よりも高い。このため、トレンチ１５の上部においてｎ形半導体層１０の酸化が抑制され、フィールドプレート電極２０の上端の酸化が進行する。
例えば、第１絶縁膜３および第２絶縁膜５のいずれか一方がシリコン酸化膜、他方がシリコン窒化膜であり、ｎ形半導体層１０がｎ形シリコン層である場合、シリコン窒化膜がトレンチ１５の内面の酸化を抑え、シリコン酸化膜の形成を抑制する。すなわち、トレンチ１５の上部における絶縁膜の成長を抑制する。これにより、第１絶縁膜３および第２絶縁膜５のいずれよりも厚い第３絶縁膜７を形成することができる。また、好ましくは、第３絶縁膜７は、第１絶縁膜３の膜厚、および、第２絶縁膜５の膜厚を合わせた厚さよりも厚く形成する。
次に、図４（ａ）に示すように、フィールドプレート電極２０の上端と、トレンチ１５の開口１５ａと、の間の第１絶縁膜３および第２絶縁膜５を、例えば、ウエットエッチングにより除去する。続いて、図４（ｂ）に示すように、トレンチ１５の上部の壁面１５ｂ、および、第１絶縁膜３、第２絶縁膜５、第３絶縁膜７の上にに第４絶縁膜９を形成する。
第４絶縁膜９はゲート絶縁膜であり、フィールドプレート絶縁膜２０よりも薄く形成し、ゲートの閾値電圧を所定の値に維持する。また、フィールドプレート絶縁膜２０を厚く形成することにより、フィールド電極２０とｎ形ドリフト層１３との間の絶縁耐圧を高くする。さらに、ｎ形ドリフト１３を高濃度化することにより、オン抵抗を低減する。
第４絶縁膜９は、例えば、トレンチ１５の壁面１５ｂに露出したｎ形半導体層１０を熱酸化して形成する。すなわち、ｎ形半導体層１０がｎ形シリコン層である場合、トレンチ１５の壁面１５ｂにシリコン酸化膜を形成する。
次に、図５（ａ）に示すように、トレンチ１５の上部に、第４絶縁膜９を介してｎ形半導体層１０と対向し、第３絶縁膜７を介してフィールドプレート電極２０と対向するゲート電極３０（第２の制御電極）を形成する。
例えば、シリコンウェーハの上にトレンチ１５の上部を埋め込む導電性のポリシリコン層を形成し、ｎ形半導体層１０の上面１０ａの上に形成されたポリシリコン層をエッチバックすることによりゲート電極３０を形成する。
続いて、図５（ｂ）に示すように、ｎ形半導体層１０の上面１０ａから深さ方向にｐ形ベース層２１を形成する。さらに、ｐ形ベース層２１の表面にｎ形ソース領域２３を選択的に形成する。
ｐ形ベース層２１は、例えば、ｎ形半導体層１０の上面１０ａにｐ形不純物をイオン注入することにより形成する。ｐ形ベース層２１の形成過程では、イオン注入後の熱処理によりｐ形不純物を活性化し、ｐ形ベース層２１の深さＤＢが、ゲート電極３０の下端を越えない深さにドライブする。
これにより、ｎ形半導体層１０の一部がｎ形ドリフト層１３となり、ｎ形ドリフト層１３の上にｐ形ベース層２１を有する構造が形成される。
また、ｎ形ソース領域２３は、ｐ形ベース層２１の表面にｎ形不純物を選択的にイオン注入することにより形成する。ｎ形ソース領域２３は、第４絶縁膜９を介してゲート電極３０に対向する。
次に、図６（ａ）に示すように、ゲート電極３０の上に層間絶縁膜３３を形成し、ｐ形ベース層２１の表面にｐ形コンタクト領域２７を形成する。
層間絶縁膜３３は、例えば、シリコン酸化膜であり、ＴＥＯＳ（TetraEthOxySilane）を用いたＣＶＤ法により形成される。また、ｐ形コンタクト領域２７は、例えば、イオン注入法により形成され、ｐ形ベース層２１よりも高濃度のｐ形不純物を含む。
続いて、図６（ｂ）に示すように、ソース電極４０を形成する。ソース電極４０は、ｎ形ソース領域２３およびｐ形コンタクト領域２７に接し、層間絶縁膜３３を覆う。
一方、ｎ形ドリフト層１３の下面１３ｂ側には、ｎ形ドレイン層１７を介してドレイン電極５０が形成される（図１参照）。これにより、半導体装置１００のウェーハプロセスを完了する。
図１および図６（ｂ）に示すように、半導体装置１００は、トレンチ１５の内部に設けられたゲート電極３０と、フィールドプレート電極２０と、を備える。そして、ゲート電極３０と、フィールドプレート電極２０と、の間の絶縁耐圧は、第３絶縁膜７により保持される。したがって、第３絶縁膜７を厚く形成し、ゲート電極３０と、フィールドプレート電極２０と、の間の絶縁耐圧が高くすることが望ましい。
上記の製造過程では、トレンチ１５の上部に設けられた第１絶縁膜３および第２絶縁膜５を除去する過程において、フィールドプレート電極２０の上端に形成された第３絶縁膜７もエッチングされるが、フィールドプレート電極２０上部の第３絶縁膜７が、トレンチ側壁の第１絶縁膜３および第２絶縁膜５のいずれよりも厚ければ、第１絶縁膜３または第２絶縁膜５の除去後にフィードプレート電極２０上に第３絶縁膜７を残すことが可能となる。
本実施形態では、第１絶縁膜３および第２絶縁膜５の少なくともいずれか一方に、ｎ形半導体層１０を酸化する原子または分子の侵入を阻止する能力が高い膜を用いる。これにより、トレンチ１５の側壁における酸化膜の形成を抑制し、第３絶縁膜７を厚く形成することを可能とする。
すなわち、ｎ形半導体層１０を酸化する原子または分子の浸透を抑えることにより、トレンチ１５の上部における第１絶縁膜３および第２絶縁膜５を含む絶縁膜全体の厚膜化を抑制し、第３絶縁膜７の最終的な膜厚ｄＩ（図４（ａ）参照）を厚くすることが可能となり、ゲート電極３０と、フィールドプレート電極２０と、の間の絶縁耐圧を向上させたトレンチゲート構造を実現することができる。
さらに、フィールドプレート電極２０は、ソース電極４０に電気的に接続される。したがって、ゲート電極３０とフィールドプレート電極２０との間の第３絶縁膜７を厚くすることにより、ゲート・ソース間の寄生容量Ｃｇｓを低減し、スイッチング速度を速くすることもできる。
ｎ形半導体層１０を酸化する原子および分子として、上記の例における酸素Ｏ２に加えて、例えば、亜酸化窒素（ＮＯｘ）、オゾン（Ｏ３）、酸素ラジカル（Ｏ＋）、水酸化基（ＯＨ−）などを例示することができる。そして、これらの原子および分子の侵入を抑制する膜として、上記のシリコン窒化膜（ＳｉＮｘ）に加えて、例えば、炭化シリコン膜（ＳｉＣ）、シリコン酸窒化膜（ＳｉＯＮ）、ＳｉＣＯ膜などを例示することができる。これらの膜は、例えば、ＣＶＤ法を用いて形成することができる。また、これらの膜から選択される２つの膜の一方を第１絶縁膜３とし、他方を第２絶縁膜５としても良い。
［第２実施形態］
図７は、第２実施形態に係る半導体装置２００を表す模式断面図である。半導体装置２００は、例えば、トレンチゲート構造を有するＩＧＢＴ（Isolated Gate Bipolar Transistor）である。
図７は、第２実施形態に係る半導体装置２００を表す模式断面図である。半導体装置２００は、例えば、トレンチゲート構造を有するＩＧＢＴ（Isolated Gate Bipolar Transistor）である。
半導体装置２００は、第１半導体層であるｎ形ベース層６３と、ｎ形ベース層６３の上に設けられた第２半導体層であるｐ形ベース層７１と、を備える。そして、ｐ形ベース層７１を貫通してｎ形ベース層６３に至る深さに設けられたトレンチ１５の内部に、第１の制御電極であるフィールドプレート電極２０と、第２の制御電極であるゲート電極３０と、を備える。トレンチ１５は、例えば、図７の奥行き方向に延在するストライプ状に設けられる。
フィールドプレート電極２０は、トレンチ１５の下部（底面側）において、第１絶縁膜３および第２絶縁膜５を介してｎ形ベース層６３に対向する。ゲート電極３０は、トレンチ１５の上部に設けられ、第４絶縁膜９を介してｐ形ベース層７１に対向する。さらに、ゲート電極３０は、第３絶縁膜７を介してフィールドプレート電極２０に対向する。
ｐ形ベース層７１の表面には、ｎ形エミッタ領域７３と、それに隣接するｐ形コンタクト領域７７と、が選択的に設けられる。そして、ｎ形エミッタ領域７３およびｐ形コンタクト領域７７に電気的に接続されたエミッタ電極４５が設けられる。エミッタ電極４５は、ゲート電極３０の上に設けられた層間絶縁膜３３と、ｐ形ベース層７１の上面と、を覆う。
さらに、ｎ形ベース層６３の下面側にコレクタ電極５５が設けられる。コレクタ電極５５は、ｎ形ベース層６３の下面６３ｂに接したｐ形コレクタ層６５を介してｎ形ベース層６３に電気的に接続する。
フィールドプレート電極２０と、ｎ形ベース層６３と、の間を絶縁する第１絶縁膜３および第２絶縁膜５の少なくともいずれか一方は、ｎ形ベース層６３およびｐ形ベース層７１を酸化する原子または分子の侵入を阻止する能力が他方よりも高い。すなわち、積層された第１絶縁膜３および第２絶縁膜５は、ウェーハプロセスの熱処理過程において、ｎ形ベース層６３およびｐ形ベース層７１に到達する原子または分子状の酸化剤の浸透を抑え、ｎ形ベース層６３およびｐ形ベース層７１の酸化を抑制する。これにより、第３絶縁膜７を厚く形成し、ゲート電極３０と、フィールドプレート電極２０と、の間の絶縁耐圧を向上させることができる。また、フィールド電極２０をエミッタ電極４０に接続する場合に、ゲート・エミッタ間の寄生容量を低減することができる。
上記の実施形態において、フィールドプレート電極２０と、ｎ形ドリフト層１３またはｎ形ベース層６３と、の間に設けられる絶縁膜は、第１絶縁膜３および第２絶縁膜５の積層膜に限らず、３層以上を含む積層膜であっても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
３・・・第１絶縁膜、 ５・・・第２絶縁膜、 ７・・・第３絶縁膜、 ９・・・第４絶縁膜、 １０・・・ｎ形半導体層、 １０ａ・・・上面、 １３・・・ｎ形ドリフト層、 １３ｂ・・・下面、 １５・・・トレンチ、 １５ａ・・・開口、 １５ｂ・・・壁面、 １７・・・ｎ形ドレイン層、 ２０・・・フィールドプレート電極、 ２０ａ・・・ポリシリコン層、 ２１・・・ｐ形ベース層、 ２３・・・ｎ形ソース領域、 ２７、７７・・・ｐ形コンタクト領域、 ３０・・・ゲート電極、 ３３・・・層間絶縁膜、 ４０・・・ソース電極、 ４５・・・エミッタ電極、 ５０・・・ドレイン電極、 ５５・・・コレクタ電極、 ６３・・・ｎ形ベース層、 ６３ｂ・・・下面、 ６５・・・ｐ形コレクタ層、 ７１・・・ｐ形ベース層、 ７３・・・ｎ形エミッタ領域、 １００、２００・・・半導体装置
Claims (9)
- 半導体層に形成されたトレンチの内面を覆う第１絶縁膜と、前記第１絶縁膜の上に積層された第２絶縁膜と、を形成する工程と、
前記トレンチの下部に、前記第１絶縁膜および前記第２絶縁膜を介して前記半導体層に対向する第１の制御電極を形成する工程と、
前記第１の制御電極の上に第３絶縁膜を形成する工程と、
前記第１の制御電極の上端と、前記トレンチの開口と、の間の前記トレンチの壁面に形成された前記第１絶縁膜および前記第２絶縁膜を除去し、第４絶縁膜を形成する工程と、
前記トレンチの上部に、前記第４絶縁膜を介して前記半導体層と対向し、前記第３絶縁膜を介して前記第１の制御電極と対向する第２の制御電極を形成する工程と、
を備え、
前記第１絶縁膜および前記第２絶縁膜の少なくともいずれか一方は、前記半導体層を酸化する原子または分子の侵入を阻止する能力が他方よりも高い半導体装置の製造方法。 - 半導体層に形成されたトレンチの内面を覆う第１絶縁膜と、前記第１絶縁膜の上に積層された第２絶縁膜と、を形成する工程と、
前記トレンチの下部に、前記第１絶縁膜および前記第２絶縁膜を介して前記半導体層に対向する第１の制御電極を形成する工程と、
前記第１の制御電極の上に第３絶縁膜を形成する工程と、
前記第１の制御電極の上端と、前記トレンチの開口と、の間の前記トレンチの壁面に形成された前記第１絶縁膜および前記第２絶縁膜を除去し第４絶縁膜を形成する工程と、
前記トレンチの上部に、前記第４絶縁膜を介して前記半導体層と対向し、前記第３絶縁膜を介して前記第１の制御電極と対向する第２の制御電極を形成する工程と、
を備えた半導体装置の製造方法。 - 前記第１絶縁膜および前記第２絶縁膜の少なくともいずれか一方は、前記半導体層を酸化する原子または分子の侵入を阻止する能力が他方よりも高い請求項２記載の半導体装置の製造方法。
- 前記第３絶縁膜を形成する工程において、前記第１絶縁膜および前記第２絶縁膜の前記一方により前記トレンチの壁面の酸化を抑制し、前記第１の制御電極の酸化を促進する請求項３記載の半導体装置の製造方法。
- 前記第３絶縁膜は、前記第１絶縁膜および前記第２絶縁膜のいずれよりも厚く形成される請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
- 第１絶縁膜はシリコン酸化膜であり、第２絶縁膜にシリコン窒化膜である請求項２〜５のいずれか１つに記載の半導体装置の製造方法。
- 第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第２導電形の第２半導体層と、
前記第２半導体を貫通して第１半導体層に至るトレンチの下部において、第１絶縁膜および第２絶縁膜を介して前記第１半導体層に対向する第１の制御電極と、
前記トレンチの上部に設けられ、前記第１の制御電極に第３絶縁膜を介して対向し、前記第２半導体層に第４絶縁膜を介して対向する第２の制御電極と、
を備えた半導体装置。 - 前記第１絶縁膜および前記第２絶縁膜の少なくともいずれか一方は、前記第１半導体層および前記第２半導体層を酸化する原子または分子の侵入を阻止する能力が他方よりも高い請求項７に記載の半導体装置。
- 前記第３絶縁膜は、シリコン酸化膜である請求項７または８に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2012039075A JP2013175596A (ja) | 2012-02-24 | 2012-02-24 | 半導体装置およびその製造方法 |
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| JP2012039075A JP2013175596A (ja) | 2012-02-24 | 2012-02-24 | 半導体装置およびその製造方法 |
Publications (1)
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Family
ID=49268254
Family Applications (1)
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Country Status (1)
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| JP (1) | JP2013175596A (ja) |
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| DE102023106717A1 (de) | 2022-09-29 | 2024-04-04 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung |
-
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