CN105374824B

CN105374824B - 半导体器件

Info

Publication number: CN105374824B
Application number: CN201510486525.5A
Authority: CN
Inventors: 金泓秀; 李宪国; 黄志勋
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2014-08-14
Filing date: 2015-08-10
Publication date: 2021-09-28
Anticipated expiration: 2035-08-10
Also published as: KR102234799B1; CN105374824A; US20160049422A1; US9559116B2; KR20160021376A

Abstract

一种半导体器件可以包括：绝缘层，在基板上提供为一体；第一栅电极和第二栅电极，设置在绝缘层上，第一栅电极和第二栅电极在平行于基板的顶表面的第一方向上延伸；第一沟道结构，穿过第一栅电极和绝缘层从而连接到基板；第二沟道结构，穿过第二栅电极和绝缘层从而连接到基板；以及接触，穿过第一栅电极与第二栅电极之间的绝缘层。接触可以连接到形成在基板中的公共源极区域，公共源极区域可以具有第一导电类型。此外，第一栅电极和第二栅电极可以在距离基板相同的水平处在第二方向上彼此间隔开，其中第二方向交叉第一方向并平行于基板的顶表面。

Description

半导体器件

技术领域

本公开涉及半导体器件，更具体地，涉及包括三维布置的存储单元的三维(3D)半导体存储器件。

背景技术

半导体器件已经被高度集成以提供高性能和低成本。半导体器件的集成密度可以直接影响半导体器件的成本，所以已经需要高度集成的半导体器件。常规二维(2D)或者平面存储器件的集成密度可以主要由单位存储单元占据的面积确定。因此，常规2D存储器件的集成密度可以极大地受到形成精细图案的技术的影响。然而，由于需要极高价的装置来形成精细图案，所以2D存储器件的集成密度继续增加但仍是有限的。

已经开发了包括三维布置的存储单元的三维(3D)半导体器件以克服以上限制。然而，与2D半导体存储器件相比，3D半导体存储器件的生产会是昂贵的并且会引起有关提供可靠的器件特性的顾虑。

发明内容

发明构思的实施方式提供能够改善稳定性和集成密度的3D半导体存储器件。

一方面，半导体器件可以包括：绝缘层，在基板上提供为一体；第一栅电极和第二栅电极，设置在绝缘层上，第一栅电极和第二栅电极在平行于基板的顶表面的第一方向上延伸；第一沟道结构，穿过第一栅电极和绝缘层从而连接到基板；第二沟道结构，穿过第二栅电极和绝缘层从而连接到基板；接触，穿过第一栅电极与第二栅电极之间的绝缘层，接触连接到形成在基板中的公共源极区域，公共源极区域具有第一导电类型。第一栅电极和第二栅电极可以在距离基板相同的水平处在第二方向上彼此间隔开。第二方向可以交叉第一方向并可以平行于基板的顶表面。

在一些实施方式中，绝缘层、第一栅电极和第二栅电极可以构成单元结构，单元结构可以包括重复地层叠在基板上的多个单元结构。与夹置在其间的绝缘层层叠的第一栅电极可以构成第一栅电极结构，与夹置在其间的绝缘层层叠的第二栅电极可以构成第二栅电极结构。第一栅电极结构和第二栅电极结构可以在第二方向上彼此间隔开并且接触夹置在其间。

在一些实施方式中，第一栅电极和第二栅电极的每个可以包括凹入侧壁，凹入侧壁可以邻近于接触。当从平面图观看时，接触可以被凹入侧壁围绕。

在一些实施方式中，接触与邻近于接触的绝缘层的内侧壁之间的距离可以小于接触与每个凹入侧壁之间的距离。

在一些实施方式中，绝缘层可以支撑第一栅电极和第二栅电极两者，绝缘层可以包括穿过第一栅电极和第二栅电极之间的绝缘层的通孔。当从平面图观看时，接触可以设置在通孔中。

在一些实施方式中，接触可以包括多个接触，接触可以沿第一方向布置并彼此间隔开。第一栅电极和第二栅电极的每个包括突出侧壁，突出侧壁可以设置在彼此相邻的接触之间。

在一些实施方式中，半导体器件还可以包括在第一方向上延伸的公共源极线。公共源极线可以设置在接触上并可以电连接到接触。

在一些实施方式中，半导体器件还可以包括在第二方向上延伸的位线。位线可以设置在第一沟道结构和第二沟道结构上并可以电连接到第一沟道结构和第二沟道结构。位线可以与公共源极线竖直地间隔开。

在一些实施方式中，接触可以包括多个接触。接触可以在第一方向上布置并可以彼此间隔开。接触中的至少一个可以连接到形成在基板中的接阱区域，接阱区域可以具有第二导电类型。

在一些实施方式中，半导体器件可以还包括：栅介电层，覆盖第一栅电极和第二栅电极的顶表面和底表面并设置在第一栅电极与第一沟道结构之间以及第二栅电极与第二沟道结构之间。栅介电层可以延伸以覆盖绝缘层的顶表面和内侧壁。

在一些实施方式中，第一沟道结构可以包括多个第一沟道结构。第一沟道结构可以在第一方向上布置并可以彼此间隔开。第二沟道结构可以包括多个第二沟道结构。第二沟道结构可以在第一方向上布置并可以彼此间隔开。接触可以包括多个接触。接触可以在第一沟道结构与第二沟道结构之间在第一方向上布置并可以彼此间隔开。绝缘层可以围绕第一沟道结构的侧壁、第二沟道结构的侧壁以及接触的侧壁。

在一些实施方式中，半导体器件可以还包括：第一竖直绝缘体，设置在第一栅电极与第一沟道结构之间；第二竖直绝缘体，设置在第二栅电极与第二沟道结构之间。第一竖直绝缘体和第二竖直绝缘体的每个可以包括电荷存储层。

在一些实施方式中，第一沟道结构可以穿过第一栅电极结构，第二沟道结构可以穿过第二栅电极结构。

另一方面，半导体器件可以包括：绝缘层，设置在基板上；以及第一栅电极和第二栅电极，设置在绝缘层上，第一栅电极和第二栅电极在平行于基板的顶表面的第一方向上延伸。第一栅电极可以包括第一凹入侧壁和第一突出侧壁，每个第一突出侧壁由彼此相邻的两个第一凹入侧壁限定。第二栅电极可以包括第二凹入侧壁和第二突出侧壁，每个第二突出侧壁由彼此相邻的两个第二凹入侧壁限定。绝缘层可以提供为一体以支撑第一栅电极和第二栅电极两者。第一栅电极和第二栅电极可以在距离基板相同的水平处在第二方向上彼此间隔开。第二方向可以交叉第一方向并可以平行于基板的顶表面。

在一些实施方式中，半导体器件可以还包括：公共源极线，与基板以及第一栅电极和第二栅电极竖直地间隔开。公共源极线可以在第一方向上延伸，当从平面图观看时，公共源极线可以设置在第一栅电极与第二栅电极之间。

在一些实施方式中，绝缘层可以包括多个绝缘层，第一栅电极可以包括多个第一栅电极，第二栅电极可以包括多个第二栅电极。绝缘层、第一栅电极和第二栅电极可以重复地层叠在基板上。第一栅电极可以与夹置在其间的绝缘层竖直地层叠并可以构成第一栅电极结构。第二栅电极可以与夹置在其间的绝缘层竖直地层叠并可以构成第二栅电极结构。当从平面图观看时第一栅电极结构可以在第二方向上与第二栅电极结构间隔开并且公共源极线夹置在其间。

在一些实施方式中，半导体器件可以还包括：接触，穿过绝缘层并设置在第一栅电极与第二栅电极之间。接触可以设置在基板与公共源极线之间，公共源极线可以通过接触电连接到基板。

在一些实施方式中，第一凹入侧壁中的一个和第二凹入侧壁中的一个可以邻近于接触，当从平面图观看时，接触可以被第一凹入侧壁中的所述一个与第二凹入侧壁中的所述一个围绕。

在一些实施方式中，半导体器件可以还包括：第一沟道结构，穿过第一栅电极和绝缘层从而连接到基板，第一沟道结构在第一方向上布置；第二沟道结构，穿过第二栅电极和绝缘层从而连接到基板，第二沟道结构在第一方向上布置。

又一方面，半导体器件可以包括：层叠结构，包括交替地和重复地在基板上层叠的栅电极和绝缘层；公共源极线，设置在层叠结构上并在平行于基板的顶表面的第一方向上延伸；沟道结构，穿过层叠结构并在第一方向上布置，沟道结构彼此间隔开。当从平面图观看时，每个栅电极可以分成在第二方向上彼此间隔开的部分，并且公共源极线夹置在所述部分之间。每个绝缘层在公共源极线下方可以不在第二方向上被划分。第二方向可以交叉第一方向并可以平行于基板的顶表面。

附图说明

考虑附图和伴随的详细说明，发明构思的多个方面将变得更加明显。

图1是示出根据发明构思的实施方式的3D半导体存储器件的单元阵列的示意性电路图；

图2是示出根据发明构思的实施方式的3D半导体存储器件的平面图；

图3A是图2的部分‘M’的放大平面图以示出根据发明构思的一些实施方式的3D半导体存储器件的单元区域；

图3B是根据一个实施方式沿图3A的线I-I’截取的截面图；

图3C是根据一个实施方式沿图3A的线II-II’截取的截面图；

图4A至4G是相应于图3A的线I-I’的截面图以示出用于制造根据发明构思的一些实施方式的3D半导体存储器件的方法；

图5A和5B是相应于图3A的线II-II’的截面图以示出用于制造根据发明构思的一些实施方式的3D半导体存储器件的方法；

图6A是图2的部分‘M’的放大平面图以示出根据发明构思的其他实施方式的3D半导体存储器件的单元区域；

图6B是根据一个实施方式沿图6A的线I-I’截取的截面图；

图6C是根据一个实施方式沿图6A的线II-II’截取的截面图；

图7A是图2的部分‘M’的放大平面图以示出根据发明构思的另外其他实施方式的3D半导体存储器件的单元区域；

图7B是根据一个实施方式沿图7A的线I-I’截取的截面图；

图8A至8C是相应于图7A的线I-I’的截面图以示出用于制造根据发明构思的另外其他实施方式的3D半导体存储器件的方法；

图9是示出根据发明构思的实施方式的包括3D半导体存储器件的存储***的示例的示意性框图；

图10是示出根据发明构思的实施方式的包括3D半导体存储器件的存储卡的示例的示意性框图；以及

图11是示出根据发明构思的实施方式的包括3D半导体存储器件的信息处理***的示例的示意性框图。

具体实施方式

现在将在下文参照附图更充分地描述发明构思的多个方面，在附图中示出发明构思的示范实施方式。发明构思的优点和特征以及实现它们的方法通过以下示范实施方式将是明显的，将参照附图更具体地描述示范实施方式。然而，应当指出，发明构思不局限于以下示范实施方式，并可以以各种形式实现。因此，示范实施方式仅提供用于公开发明构思并使本领域技术人员知道发明构思的类别。以附图中，发明构思的实施方式不局限于这里提供的具体示例并且为了清楚而被夸大。

在此使用的术语仅仅是为了描述特定实施方式的目的，而非旨在限制发明。如在此所用的，单数术语“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。如在此所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。将理解，当一元件被称为“连接到”或“联接到”另一元件时，它可以直接连接到或联接到另一元件，或者可以存在***元件。

类似地，将理解，当诸如层、区域、或基板的元件被称为“在”另一元件“上”时，它可以直接在另一元件上，或者可以存在***元件。相反，术语“直接”意味着没有***元件。此外，术语“接触”当在此使用时是指直接接触(即，触碰)，除非上下文另有指示。将进一步理解，当在此使用时，术语“包括”和/或“包含”表示存在所述特征、整体、步骤、操作、元件和/或组件，但是不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。

另外，将通过截面图作为发明构思的理想示范性视图描述在详细说明中的实施方式。因此，示范性视图的形状可以根据制造工艺和/或容许误差而改变。因此，发明构思的实施方式不局限于在示范性视图中示出的具体形状，而是可以包括可以根据制造工艺产生的其他形状。在附图中示例的区域具有一般的性质，并且用于示出元件的具体形状。因此，这不应该理解为限制发明构思的范围。

还将理解，虽然术语第一、第二、第三等可以在此使用以描述各种元件，但这些元件不应该被这些术语限制。除非上下文另外表示，否则这些术语仅用于区分一个元件与另一元件，例如作为命名规则。因此，在一些实施方式中的第一元件在其他实施方式中或者在某些权利要求中可以被称为第二元件而不背离本发明的教导。这里说明和示出的本发明构思的多个方面的示范实施方式包括它们的互补配对物。相同的附图标记或者相同的参考指示符在整个说明书中表示相同的或者类似的元件。

此外，这里参照作为理想化示范性图示的截面图和/或平面图描述了示范实施方式。因此，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示范实施方式不应该理解为限于在此示出的区域的形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的蚀刻区域通常将具有圆化或者弯曲的特征。因此，图中示出的区域在本质上是示意性的，它们的形状不意欲限制示例实施方式的范围。

如本发明人所理解的，根据在此描述的各种实施方式的装置和装置的形成方法可以实施为微电子装置诸如集成电路，其中根据在此描述的各种实施方式的多个装置集成在同一微电子装置中。因此，在此示出的截面图可以在微电子装置的两个不同的方向上重复，这两个不同的方向不必是正交的。因此，基于微电子装置的功能，包含根据在此描述的各种实施方式的装置的微电子装置的平面图可以包括呈阵列和/或二维图案的多个装置。

根据微电子装置的功能，根据在此描述的各种实施方式的装置可以散置在其他装置当中。此外，根据在此描述的各种实施方式的微电子装置可以在与所述两个不同方向正交的第三方向上重复，以提供三维集成电路。

因此，在此示出的(诸)截面图提供对于根据在此描述的各种实施方式的多个装置的支持，该多个装置在平面图中沿两个不同方向延伸和/或在透视图中在三个不同方向延伸。例如，当在装置/结构的截面图中示出单个有源区时，该装置/结构可以包括在其上的多个有源区和晶体管结构(或存储单元结构、栅结构等等，视情况而定)，这将由装置/结构的平面图来说明。

为了便于描述，空间相对术语，诸如“在...之下”、“在...下面”、“下”、“上面”、“上”等等，在这里可以用于描述一个元件或特征与其他(诸)元件或特征如附图所示的关系。将理解，空间关系术语旨在包括除图中所示的取向之外器件在使用或操作中的不同的取向。例如，如果在附图中的器件被翻转，被描述为“在”其他元件或特征“下面”或“之下”的元件将取向为在其他元件或特征“之上”。因此，示范性术语“在......下面”可以包括之上和之下两个取向。器件可以被不同地定向(旋转90度或在其他的取向)，相应地解释这里使用的空间关系描述符。

在此使用的诸如“相同”、“平面”或者“共面”的术语当指的是取向、布局、位置、形状、尺寸、量或者其他计量时，不一定意味着精确的相同取向、布局、位置、形状、尺寸、量或者其他计量，而是旨在包括在例如制造工艺导致的可能发生的允许误差内的接近相同的取向、布局、位置、形状、尺寸、量或者其他计量。术语“基本上”可以在此使用以反映此含义。

图1是示出根据发明构思的实施方式的3D半导体存储器件的单元阵列的示意性电路图。

参照图1，根据发明构思的实施方式的3D半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。

公共源极线CSL可以是设置在基板上的导电层或者形成在基板中的掺杂区域。在本实施方式中，公共源极线CSL可以是与基板间隔开从而设置在基板上方的导电图案(例如，金属线)。位线BL可以是与基板间隔开从而设置在基板上方的导电图案(例如，金属线)。在本实施方式中，位线BL可以交叉公共源极线CSL并可以与公共源极线CSL竖直地间隔开。位线BL可以二维地布置，多个单元串CSTR可以并联连接于每个位线BL。单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以设置在公共源极线CSL和多个位线BL之间。在一些实施方式中，公共源极线CSL可以提供为多个，多个公共源极线CSL可以二维地布置。相同的电压可以施加到多个公共源极线CSL。替代地，公共源极线CSL可以彼此独立地被电控制。

每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST和夹置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以串联连接到彼此。

公共源极线CSL可以共同连接到接地选择晶体管GST的源极。接地选择线GSL、多个字线WL0至WL3以及设置在公共源极线CSL和位线BL之间的串选择线SSL可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。

图2是示出根据发明构思的实施方式的3D半导体存储器件的平面图。

参照图2，基板100可以包括单元区域CR和在单元区域CR的***的***电路区域PR。基板100例如可以是硅基板、硅锗基板、锗基板或者生长在单晶硅基板上的单晶外延层。

在一些实施方式中，基板100可以具有第一导电类型。基板100可以包括具有与第一导电类型相反的第二导电类型的阱掺杂剂层100n以及具有第一导电类型的袋状阱掺杂剂(pocket-well dopant)层100p。袋状阱掺杂剂层100p可以设置在阱掺杂剂层100n中。更具体地，阱掺杂剂层100n可以通过注入第二导电类型的掺杂剂到基板100中而形成。袋状阱掺杂剂层100p可以通过注入第一导电类型的掺杂剂到阱掺杂剂层100n中而形成。

在一些实施方式中，存储单元阵列可以形成在单元区域CR的袋状阱掺杂剂层100p上，***电路(例如，PMOS和NMOS晶体管)可以形成在***电路区域PR的阱掺杂剂层100n和***电路区域PR的基板100上。更具体地，多个层叠结构SS可以设置在袋状阱掺杂剂层100p上。每个层叠结构SS可以包括竖直地层叠在基板100上的多个栅电极。这将参照图3A、3B和3C更具体地描述。

根据本实施方式，接阱区域(well pickup regions)125可以在层叠结构SS周围形成在袋状阱掺杂剂层100p中。在一些实施方式中，接阱区域125也可以设置在层叠结构SS之间。这将参照图6A、6B和6C更具体地描述。接阱区域125可以掺杂有与袋状阱掺杂剂层100p的导电类型相同的掺杂剂。这里，接阱区域125的掺杂剂浓度可以高于袋状阱掺杂剂层100p的掺杂剂浓度。根据本实施方式，高的擦除电压(例如，大约20V)可以在3D半导体存储器件的擦除操作期间通过接阱区域125施加到袋状阱掺杂剂层100p。此时，由于接阱区域125设置在层叠结构SS周围以及层叠结构SS之间，所以擦除电压可以均匀地施加到袋状阱掺杂剂层100p。

PMOS晶体管PMOS可以设置在***电路区域PR的阱掺杂剂层100n上，NMOS晶体管NMOS可以设置在***电路区域PR的基板100上。

图3A是图2的部分‘M’的放大平面图以示出根据发明构思的一些实施方式的3D半导体存储器件的单元区域。图3B是沿图3A的线I-I’截取的截面图，图3C是沿图3A的线II-II’截取的截面图。

参照图3A至3C，栅电极155a和155b以及绝缘层110可以交替地且重复地层叠在基板100上。基板100例如可以是硅基板、锗基板或者硅锗基板。基板100可以包括掺杂有掺杂剂的公共源极区域120。当从平面图观看时，公共源极区域120可以相应于通孔210的形状。例如，公共源极区域120的平面形状可以是圆形。公共源极区域120可以彼此间隔开并可以布置在平行于基板100的顶表面的第一方向D1上。每个绝缘层110可以包括例如硅层、硅氧化物层、硅碳化物层、硅氮氧化物层或者硅氮化物层。

在本实施方式中，栅电极155a和155b可以包括第一栅电极155a和第二栅电极155b。其他栅电极还可以设置为与栅电极155a和155b间隔开。本实施方式示出第一栅电极155a和第二栅电极155b作为示例。第一栅电极155a可以与夹置在其间的绝缘层110层叠并可以定义为第一栅电极结构ES1。第二栅电极155b可以与夹置在其间的绝缘层110层叠并可以定义为第二栅电极结构ES2。第一栅电极结构ES1可以在第二方向D2上与第二栅电极结构ES2间隔开。第二方向D2可以平行于基板100的顶表面并可以交叉第一方向D1。第一栅电极结构ES1和第二栅电极结构ES2可以具有在第一方向D1上延伸的线形。

在一些实施方式中，第一栅电极结构ES1和第二栅电极结构ES2的最下面的栅电极155a和155b可以用作参照图1描述的接地选择晶体管GST的栅电极。此外，第一栅电极结构ES1和第二栅电极结构ES2的最上面的栅电极155a和155b可以用作参照图1描述的串选择晶体管SST的栅电极。在最下面的栅电极和最上面的栅电极之间的栅电极155a和155b可以用作存储单元晶体管MCT的栅电极。

当从平面图观看时，公共源极区域120可以设置在第一栅电极结构ES1和第二栅电极结构ES2之间。下绝缘层105可以设置在基板100与最下面的第一栅电极155a之间以及基板100与最下面的第二栅电极155b之间。下绝缘层105可以包括例如硅氧化物层。下绝缘层105可以比绝缘层110薄。

在另一观察点，根据本实施方式的每个层叠结构SS可以包括重复地层叠的单元结构UT。每个单元结构UT可以包括绝缘层110、设置在绝缘层110的一部分上的第一栅电极155a以及设置在绝缘层110的另一部分上的第二栅电极155b。例如，第一栅电极155a和第二栅电极155b可以设置在形成为一体的一个绝缘层110上，如图3C所示。

多个沟道结构CS1和CS2可以穿过单元结构UT并可以电连接到基板100。沟道结构CS1和CS2可以在垂直于第一方向D1和第二方向D2的第三方向D3上延伸。当从平面图观看时，沟道结构CS1和CS2可以彼此间隔开并沿第一方向布置，如图3A所示。沟道结构CS1和CS2可以包括第一沟道结构CS1和第二沟道结构CS2。

第一沟道结构CS1可以穿过绝缘层110和第一栅电极155a，第二沟道结构CS2可以穿过绝缘层110和第二栅电极155b。例如，全部的第一沟道结构CS1和第二沟道结构CS2可以穿过绝缘层110。如上所述，由于第一栅电极结构ES1和第二栅电极结构ES2在第二方向D2上彼此间隔开，所以第一沟道结构CS1也可以在第二方向D2上与第二沟道结构CS2间隔开。第一沟道结构CS1可以沿第一方向D1布置为锯齿形式。同样地，第二沟道结构CS2可以沿第二方向D2布置为锯齿形式。

每个第一沟道结构CS1可以包括穿过第一栅电极结构ES1和绝缘层110从而电连接到基板100的第一竖直半导体图案130a和第一连接半导体图案135a。第一竖直半导体图案130a可以覆盖第一栅电极结构ES1的内侧壁和绝缘层110的第一内侧壁。第一竖直半导体图案130a可以具有其顶端和底端被敞开的管形或者通心粉形。在一个实施方式中，第一竖直半导体图案130a不与基板100接触而是与基板100间隔开。第一连接半导体图案135a可以具有其底端被封闭的管形或者通心粉形。第一连接半导体图案135a的内部区域可以用垂直绝缘图案150填充。第一连接半导体图案135a可以与第一竖直半导体图案130a和基板100的内侧壁接触。

第一竖直半导体图案130a和第一连接半导体图案135a可以包括半导体材料。第一竖直半导体图案130a和第一连接半导体图案135a可以包括例如硅(Si)、锗(Ge)或者其组合。第一竖直半导体图案130a和第一连接半导体图案135a可以掺杂有掺杂剂或者可以处于未掺杂状态或者本征状态。第一竖直半导体图案130a和第一连接半导体图案135a可以处于单晶态、非晶态或者多晶态。如果半导体图案130a和135a被掺杂有掺杂剂，则半导体图案130a和135a的导电类型可以与基板100的相同。

每个第二沟道结构CS2可以包括穿过第二栅电极结构ES2和绝缘层110从而被电连接到基板100的第二竖直半导体图案130b和第二连接半导体图案135b。第二竖直半导体图案130b和第二连接半导体图案135b可以与第一竖直半导体图案130a和第一连接半导体图案135a相同。

导电垫160可以提供在第一沟道结构CS1和第二沟道结构CS2的每个上。导电垫160的顶表面可以与最上面的绝缘层110的顶表面基本上共面，导电垫160的底表面可以接触第一竖直半导体图案130a和第一连接半导体图案135a或者第二竖直半导体图案130b和第二连接半导体图案135b。导电垫160可以是掺杂有掺杂剂的掺杂区域或者可以包括导电材料。

竖直绝缘体140可以设置在第一栅电极结构ES1与第一沟道结构CS1之间以及第二栅电极结构ES2与第二沟道结构CS2之间。每个竖直绝缘体140可以具有其顶端和底端被敞开的管形或者通心粉形。在一些实施方式中，竖直绝缘体140可以接触基板100。

竖直绝缘体140可以包括快闪存储器件的存储元件。例如，每个竖直绝缘体140可以包括快闪存储器件的电荷存储层。替代地，竖直绝缘体140可以包括能够存储数据的另一薄层，例如，用于相变存储器的薄层或者用于可变电阻存储器的薄层。在一些实施方式中，每个竖直绝缘体140可以包括顺序地层叠的电荷存储层和隧穿介电层。在其他实施方式中，每个竖直绝缘体140还可以包括设置在电荷存储层与每个第一和第二栅电极155a和155b之间的阻挡介电层。在其他实施方式中，每个竖直绝缘体140还可以包括设置在每个第一和第二沟道结构CS1和CS2与每个绝缘层110之间的盖层(未示出)。

电荷存储层可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和层叠的俘获层中的至少一个。隧穿介电层可以包括其能带隙大于电荷存储层的材料。例如，隧穿介电层可以包括硅氧化物层。阻挡介电层可以包括其能带隙大于电荷存储层的材料。例如，阻挡介电层可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。盖层可以包括硅层、硅氧化物层、多晶硅层、硅碳化物层和硅氮化物层中的至少一个。这里，盖层可以包括与绝缘层110不同的材料。在其他实施方式中，盖层可以包括高k介电层诸如钽氧化物(Ta₂O₅)层、钛氧化物(TiO₂)层、铪氧化物(HfO₂)层和锆氧化物(ZrO₂)层中的至少一个。

覆盖第一栅电极155a和第二栅电极155b的顶表面和底表面的栅介电层180可以分别设置在第一栅电极155a与绝缘层110之间以及第二栅电极155b与绝缘层110之间。此外，栅介电层180也可以设置在第一栅电极155a与第一沟道结构CS1之间以及第二栅电极155b与第二沟道结构CS2之间。在一些实施方式中，竖直绝缘体140可以分别设置在第一沟道结构CS1与栅介电层180之间以及第二沟道结构CS2与栅介电层180之间。此外，栅介电层180还可以延伸以覆盖绝缘层110的第二内侧壁。绝缘层110的第二内侧壁可以限定通孔210。如上所述，绝缘层110可以包括邻近于沟道结构CS1和CS2的第一内侧壁以及限定通孔210的第二内侧壁。

栅介电层180可以由单个层或者多个层形成。在一些实施方式中，栅介电层180可以包括电荷俘获型快闪存储器件的阻挡介电层。在其他实施方式中，栅介电层180可以包括多个阻挡介电层。在另外其他实施方式中，栅介电层180可以包括电荷俘获型快闪存储器件的电荷存储层和阻挡介电层。

通孔210可以形成在第一栅电极结构ES1与第二栅电极结构ES2之间。通孔210可以形成在绝缘层110中。通孔210可以布置在第一方向D1上并彼此间隔开。通孔210可以穿过绝缘层110从而竖直地延伸。

连接到公共源极区域120的接触170可以分别设置在通孔210中。例如，接触170可以穿过绝缘层110并可以设置在第一栅电极结构ES1与第二栅电极结构ES2之间。在一个实施方式中，第一栅电极结构ES1可以与第二栅电极结构ES2在第二方向D2上间隔开，接触170夹置在其间。然而，由于每个绝缘层110形成为一体，当从平面图观看时，它可以不被接触170分离。例如，绝缘层110可以围绕第一沟道结构CS1的侧壁、第二沟道结构CS2的侧壁以及接触170的侧壁。

间隔物175可以设置在接触170与绝缘层110之间、第一栅电极ES1与接触170之间以及第二栅电极ES2与接触170之间。间隔物175可以将第一栅电极155a和第二栅电极155b与接触170电绝缘。间隔物175可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一个。

公共源极线CSL可以设置在包括第一栅电极ES1和第二栅电极ES2以及绝缘层110的层叠结构SS上。公共源极线CSL可以在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。在本实施方式中，公共源极线CSL可以是与基板100的顶表面竖直地间隔开的导电图案(例如，金属线)。

公共源极线CSL可以形成在接触170上从而电连接到接触170。当从平面图观看时，每个公共源极线CSL可以交叠沿第一方向D1布置的接触170。虽然在附图中未示出，但接触插塞可以设置在每个公共源极线CSL与每个接触170之间。在这种情况下，公共源极线CSL可以通过接触插塞电连接到接触170。电压可以通过与基板100间隔开的公共源极线CSL施加到连接到接触170的公共源极区域120。

第一层间绝缘层190可以设置为覆盖公共源极线CSL。位线插塞BPLG可以穿过第一层间绝缘层190从而被电连接到每个导电垫160。

位线BL可以设置在第一层间绝缘层190上并可以交叉层叠结构SS。位线BL可以在第二方向D2上延伸并可以在第一方向D1上彼此间隔开。位线BL可以与公共源极线CSL竖直地间隔开并可以交叉公共源极线CSL。位线BL可以通过位线插塞BPLG连接到导电垫160。每个位线BL可以连接到在第二方向D2上布置的第一沟道结构CS1和第二沟道结构CS2。

再次参照图3A和图3B，第一栅电极结构ES1的每个第一栅电极155a可以包括第一凹入侧壁155as和第一突出侧壁155ap。当从平面图观看时，第一凹入或凹陷侧壁155as可以朝向第一栅电极155a的中心横向地凹入。当从平面图观看时，第一突出侧壁155ap可以在远离第一栅电极155a的中心的方向上横向地突出。第二栅电极结构ES2的每个第二栅电极155b可以包括第二凹入侧壁155bs和第二突出侧壁155bp。

当从平面图观看时，第一凹入侧壁155as可以邻近于接触170。更具体地，第一凹入侧壁155as可以相应于通孔210的平面形状并可以围绕接触170。第一凹入侧壁155as可以与接触170间隔开。接触170与限定通孔210的绝缘层110的第二内侧壁之间的第一距离L1可以小于接触170与第一凹入侧壁155as之间的第二距离L2。第二凹入侧壁155bs的特征可以与上述第一凹入侧壁155as的特征相同。

每个第一突出侧壁155ap可以设置在彼此相邻的接触170之间。此外，每个第一突出侧壁155ap可以限定在彼此相邻的第一凹入侧壁155as之间。第一突出侧壁155ap与第二突出侧壁155bp之间的第三距离L3可以小于第一凹入侧壁155as与第二凹入侧壁155bs之间的第四距离L4。第二突出侧壁155bp的特征可以与上述第一突出侧壁155ap的特征相同。

第一凹入侧壁155as和第二凹入侧壁155bs可以在第二方向D2上彼此面对或者彼此相反，第一突出侧壁155ap和第二突出侧壁155bp可以在第二方向D2上彼此面对或者彼此相反。

根据发明构思的一些实施方式，可以改善3D半导体存储器件的结构稳定性。这是因为彼此分离的第一栅电极155a和第二栅电极155b被形成为一体的绝缘层110支撑。例如，即使层叠结构SS中层叠的栅电极的数量增加，绝缘层110也可以支撑第一栅电极结构ES1和第二栅电极结构ES2以防止层叠结构SS倾斜。此外，可以解决或者防止会引起金属层的应力的第一和第二栅电极155a和155b的变形和电阻增加问题。

此外，由于公共源极线CSL可以是与基板100间隔开的导电图案(例如，金属线)，所以可以防止在公共源极线CSL中发生缺陷(例如，裂缝)。结果，即使公共源极线CSL的长度增加，也可以减少或者消除公共源极线CSL的电阻增加并改善公共源极线CSL与形成在基板100中的公共源极区域120之间的接触差的问题。

图4A至4G以及图5A和图5B是示出用于制造根据发明构思的一些实施方式的3D半导体存储器件的方法的截面图。图4A至图4G是根据一个实施方式的相应于图3A的线I-I’的截面图。图5A和图5B是根据一个实施方式的相应于图3A的线II-II’的截面图。

参照图3A和图4A，牺牲层151和绝缘层110可以交替地且重复地形成在基板100上以形成薄层结构TS。例如，基板100可以是硅基板、锗基板或者硅锗基板。

牺牲层151可以由具有相对于绝缘层110的蚀刻选择性的材料形成。根据本实施方式，牺牲层151的蚀刻速率与绝缘层110的蚀刻速率之间的差异在使用化学溶液的湿蚀刻工艺中会较大，但在使用蚀刻气体的干蚀刻工艺中会较小。

根据一个实施方式，牺牲层151可以具有相同的厚度。根据另一实施方式，牺牲层151中最下面的一个和最上面的一个可以比夹置在其间的其它牺牲层151更厚。绝缘层110可以每个具有相同的厚度。替代地，绝缘层110中至少一个的厚度可以不同于绝缘层110中其他绝缘层的厚度。

牺牲层151和绝缘层110的每个可以例如通过热化学气相沉积(热CVD)工艺、等离子体增强CVD工艺、物理CVD工艺或者原子层沉积(ALD)工艺形成。

在一些实施方式中，牺牲层151和绝缘层111可以由蚀刻速率彼此不同的绝缘材料形成。例如，每个牺牲层151可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层或者硅氮化物层。每个绝缘层110可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层或者硅氮化物层。在一个实施方式中，绝缘层110由不同于牺牲层151的材料形成。例如，牺牲层151可以由硅氮化物层形成，绝缘层110可以由硅氧化物层形成。在其他实施方式中，牺牲层151可以由导电材料形成，绝缘层110可以由绝缘材料形成。

此外，下绝缘层105可以形成在基板100与薄层结构TS之间。例如，下绝缘层105可以是通过热氧化工艺形成的硅氧化物层。替代地，下绝缘层105可以是通过沉积技术形成的硅氧化物层。下绝缘层105可以比牺牲层151和绝缘层110薄。

参照图3A和图4B，第一沟道孔200a和第二沟道孔200b可以形成为穿过薄层结构TS和下绝缘层105。第一和第二沟道孔200a和200b可以暴露基板100。当从平面图观看时，第一沟道孔200a可以沿平行于基板100的顶表面的第一方向D1布置。第二沟道孔200b可以沿第一方向D1布置。第一沟道孔200a可以与第二沟道孔200b在交叉第一方向D1的第二方向D2间隔开。在其他实施方式中，第一沟道孔200a可以沿第一方向D1布置为锯齿形式，第二沟道孔200b可以沿第一方向D1布置为锯齿形式，像图3A中示出的第一和第二沟道结构CS1和CS2一样。

具有限定第一和第二沟道孔200a和200b的开口的第一掩模图案(未示出)可以形成在薄层结构TS上。薄层结构TS和下绝缘层105可以利用第一掩模图案作为蚀刻掩模蚀刻以形成第一和第二沟道孔200a和200b。第一掩模图案可以由具有相对于牺牲层151和绝缘层110的蚀刻选择性的材料形成。基板100的位于沟道孔200a和200b下方的顶表面可以在蚀刻工艺期间通过过蚀刻被凹入。此外，通过所述蚀刻工艺，第一和第二沟道孔200a和200b的每个的下部的宽度可以小于第一和第二沟道孔200a和200b的每个的上部的宽度。之后，第一掩模图案可以被去除。

参照图3A和图4C，竖直绝缘体140以及竖直半导体图案130a和130b可以被形成为覆盖第一和第二沟道孔200a和200b的内侧壁。竖直绝缘体140和竖直半导体图案130a和130b可以暴露设置在第一和第二沟道孔200a和200b下方的基板100。垂直半导体图案130a和130b可以包括第一竖直半导体图案130a和第二竖直半导体图案130b。具体地，覆盖沟道孔200a和200b的内侧壁的竖直绝缘层和竖直半导体层可以顺序地形成在具有沟道孔200a和200b的基板100上。竖直绝缘层和竖直半导体层可以部分地填充第一和第二沟道孔200a和200b。竖直绝缘层和竖直半导体层的厚度之和可以小于第一和第二沟道孔200a和200b的每个的宽度的一半。换句话说，第一和第二沟道孔200a和200b可以不被竖直绝缘层和竖直半导体层完全填充。竖直绝缘层可以覆盖基板的通过第一和第二沟道孔200a和200b暴露的顶表面。竖直绝缘层可以由多个层形成。例如，竖直绝缘层可以通过等离子体增强CVD工艺、物理CVD工艺和ALD工艺中的至少一个形成。

竖直绝缘层可以包括用作快闪存储器件的存储元件的电荷存储层。电荷存储层可以是俘获绝缘层或者包括导电的纳米点的绝缘层。替代地，竖直绝缘层可以包括用于相变存储器的薄层或者用于可变电阻存储器的薄层。

在一些实施方式中，竖直绝缘层可以包括顺序地层叠的阻挡介电层、电荷存储层和隧穿介电层。阻挡介电层可以覆盖第一牺牲层151的侧壁、绝缘层110的侧壁以及基板100的通过第一和第二沟道孔200a和200b暴露的顶表面。阻挡介电层可以由例如硅氧化物层形成。例如，电荷存储层可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和层叠俘获层中的至少一个。隧穿介电层可以包括其能带隙大于电荷存储层的材料中的至少一种。例如，隧穿绝缘层可以包括硅氧化物层。

竖直半导体层可以形成在竖直绝缘层上。在一些实施方式中，竖直半导体层可以包括利用ALD工艺或者CVD工艺形成的半导体材料(例如，多晶硅、单晶硅或者非晶硅)。

在形成竖直绝缘层和竖直半导体层之后，竖直半导体层和竖直绝缘层可以被各向异性地蚀刻以暴露基板100。因此，竖直绝缘体140和第一竖直半导体图案130a可以形成在每个第一沟道孔200a的内侧壁上。此外，竖直绝缘体140和第二竖直半导体图案130b可以形成在每个第二沟道孔200b的内侧壁上。竖直绝缘体140和竖直半导体图案130a及130b的每个可以具有其两端被敞开的圆柱形。当竖直半导体层和竖直绝缘层被各向异性地蚀刻时，基板100的顶表面可以通过过蚀刻被凹进。

此外，薄层结构TS的顶表面可以通过在竖直半导体层和竖直绝缘层上进行的各向异性刻蚀工艺而暴露。因此，竖直绝缘体140以及第一和第二竖直半导体图案130a和130b可以被限制地形成在第一和第二沟道孔200a和200b中。

参照图3A和图4D，连接半导体图案135a和135b可以形成在具有竖直绝缘体140以及第一和第二竖直半导体图案130a和130b的基板100上。连接半导体图案135a和135b可以包括第一连接半导体图案135a和第二连接半导体图案135b。具体地，连接半导体层和填充绝缘层可以顺序地形成在参照图4C描述的所得结构上。连接半导体层可以共形地形成在第一和第二沟道孔200a和200b中以部分地填充沟道孔200a和200b。连接半导体层可以包括利用ALD工艺或者CVD工艺形成的半导体材料(例如，多晶硅、单晶硅或者非晶硅)。填充绝缘层可以形成为充分填充第一和第二沟道孔200a和200b。填充绝缘层可以是利用旋涂玻璃(SOG)技术形成的绝缘材料层和硅氧化物层之一。之后，填充绝缘层和连接半导体层可以被平坦化以暴露薄层结构TS的顶表面。因此，第一连接半导体图案135a和竖直绝缘图案150可以被限制地形成在每个第一沟道孔200a中，第二连接半导体图案135b和竖直绝缘图案150可以被限制地形成在每个第二沟道孔200b中。

第一和第二连接半导体图案135a和135b的每个可以具有带有一个封闭端的管形、带有一个封闭端的中空圆柱形、或者杯形。然而，发明构思不限于此。在其他实施方式中，第一和第二连接半导体图案135a和135b可以具有填充第一和第二沟道孔200a和200b的柱形。竖直绝缘图案150可以分别填充第一和第二连接半导体图案135a和135b的内部空间。设置在每个第一沟道孔200a中的第一垂直半导体图案130a和第一连接半导体图案135a可以构成第一沟道结构CS1，设置在每个第二沟道孔200b中的第二竖直半导体图案130b和第二连接半导体图案135b可以构成第二沟道结构CS2。

参照图3A和图4E，暴露基板100的通孔210可以被形成为穿过薄层结构TS。通孔210还可以穿过设置在薄层结构TS下方的下绝缘层105。当从平面图观看时，通孔210可以在第一方向D1上布置以构成一行。其他行的通孔210可以与该一行通孔210间隔开并且第一沟道结构CS1或者第二沟道结构CS2夹置在其间，如图3A所示。

具体地，具有限定通孔210的开口的第二掩模图案(未示出)可以形成在薄层结构TS上，薄层结构TS和下绝缘层105可以利用第二掩模图案作为蚀刻掩模被蚀刻以形成通孔210。第二掩模图案可以由具有相对于牺牲层151和绝缘层110的蚀刻选择性的材料形成。基板100的设置在通孔210下方的顶表面可以在用于形成通孔210的蚀刻工艺期间通过过蚀刻被凹进。

通孔210可以形成为暴露牺牲层151和绝缘层110的侧壁。此外，由于蚀刻工艺，通孔210的宽度可以根据距离基板100的竖直高度而改变。

参照图3A、4F和5A，通过通孔210暴露的牺牲层151可以被选择性地去除以形成凹陷区215。在一些实施方式中，牺牲层151可以由通过通孔210提供的蚀刻溶液去除。凹陷区215可以是从通孔210水平地延伸的间隙区域。凹陷区215可以暴露竖直绝缘体140的侧壁。此外，凹陷区215也可以暴露绝缘层110的顶表面和底表面。

栅介电层180可以形成在凹陷区215中。栅介电层180可以覆盖凹陷区215的内表面。栅层153(例如，金属层)可以形成在栅介电层180上以填充凹陷区215的其余空间。栅介电层180和栅层153可以通过例如通过通孔210提供沉积气体到凹陷区215中而形成。

栅介电层180可以包括数据存储层。栅介电层180可以由单层或者多层组成，类似于竖直绝缘体140。在其他实施方式中，栅介电层180可以包括电荷俘获型非易失性存储器件的阻挡介电层(例如，高k介电层)。

参照图3A、4G和5B，通过通孔210暴露的栅层153可以被部分地蚀刻以形成第一栅电极155a和第二栅电极155b。具体地，栅层153可以由通过通孔210提供的蚀刻溶液从通孔210被各向同性地蚀刻。因此，栅层153可以被分成第一栅电极155a和第二栅电极155b。第一栅电极155a可以在第二方向D2上与第二栅电极155b间隔开。第一栅电极155a可以具有邻近于通孔210的第一凹入侧壁155as，第二栅电极155b可以具有邻近于通孔210的第二凹入侧壁155bs。此外，第一栅电极155a也可以具有第一突出侧壁155ap，每个第一突出侧壁155ap设置在彼此相邻的通孔210之间。第二栅电极155b也可以具有第二突出侧壁155bp，每个第二突出侧壁155bp设置在彼此相邻的通孔210之间。第一和第二凹入侧壁155as和155bs可以从绝缘层110的限定通孔210的侧壁横向地凹进。因此，绝缘层110的邻近于通孔210的顶表面和底表面可以被暴露。在一些实施方式中，设置在最上面的绝缘层110和通孔210的底表面上的栅层153可以在形成栅电极155a和155b期间被去除。在其他实施方式中，在栅层153利用蚀刻溶液被各向同性地蚀刻之前，设置在最上面的绝缘层110和通孔210的底表面上的栅层153可以通过各向异性刻蚀工艺被去除。设置在最上面的绝缘层110和通孔210的底表面上的栅介电层180可以在形成栅电极155a和155b之后被去除。

公共源极区域120可以在形成第一和第二栅电极155a和155b之后形成在基板100中。公共源极区域120可以通过离子注入工艺形成。公共源极区域120可以形成在通过通孔210暴露的基板100中。公共源极区域120和基板100可以构成PN结。在用于快闪存储器件的实施方式中，公共源极区域120可以彼此电连接从而处于等电位状态。在其他实施方式中，公共源极区域120可以彼此电绝缘以具有彼此不同的电势。在其他实施方式中，公共源极区域120可以构成多个源极组。每个源极组可以包括多个公共源极区域120。源极组可以彼此电绝缘以具有彼此不同的电势。

再次参照图3A至3C，间隔物175可以形成在公共源极区域120上。间隔物175可以部分地填充通孔210。间隔物175可以覆盖栅电极155a和155b的侧壁以及绝缘层110的邻近通孔210的暴露的顶表面和底表面。在一些实施方式中，间隔物层可以共形地沉积在具有通孔210的基板100上，沉积的间隔物层可以被各向异性地蚀刻直到暴露出公共源极区域120，由此形成间隔物175。间隔物175可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一个。

接触170可以分别形成在具有间隔物175的通孔210中。接触170可以连接到公共源极区域120。接触170可以构成平行于第一方向D1的行，所述行可以在第二方向D2上彼此间隔开。第一栅电极155a和第二栅电极155b可以通过夹置在其间的间隔物175与接触170电绝缘。

导电垫160可以形成为连接到第一和第二沟道结构CS1和CS2。在一些实施方式中，第一和第二沟道结构CS1和CS2的上部可以被凹陷，导电垫160可以通过用导电材料填充凹陷区而形成。在一些实施方式中，导电垫160可以被掺杂有其导电类型不同于第一和第二沟道结构CS1和CS2的掺杂剂。

接着，公共源极线CSL可以被形成为连接到接触170。公共源极线CSL可以在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。公共源极线CSL可以是导电图案(例如，金属线)。

第一层间绝缘层190可以形成为覆盖公共源极线CSL。位线插塞BPLG可以形成为穿过第一层间绝缘层190。位线插塞BPLG可以分别电连接至导电垫160。位线BL可以形成在第一层间绝缘层190上从而连接到位线插塞BPLG。位线BL可以在第二方向D2上延伸并可以在第一方向D1上彼此间隔开。位线BL可以与公共源极线CSL竖直地间隔开并可以交叉公共源极线CSL。

图6A是图2的部分‘M’的放大平面图以示出根据发明构思的其他实施方式的3D半导体存储器件的单元区域。图6B是沿图6A的线I-I’截取的截面图，图6C是沿图6A的线II-II’截取的截面图。在本实施方式中，为了说明的简易和便利，与参照图3A至3C描述的相同的技术特征将被省略或者简要地提及。换句话说，本实施方式与图3A至3C的实施方式之间的差异将被主要地描述。在本实施方式中，与上述的图3A至3C的实施方式相同的元件将通过相同的附图标记或者相同的参考指示符表示。

参照图6A至6C，基板100可以包括具有第一导电类型的袋状阱掺杂剂层100p。基板100还可以包括掺杂有掺杂剂并形成在袋状阱掺杂剂层100p中的接阱区域125。在本实施方式中，接阱区域125可以设置在沟道结构CS1和CS2周围的袋状阱掺杂剂层100p中，如图2所示。此外，接阱区域125也可以设置在第一沟道结构CS1和第二沟道结构CS2之间的袋状阱掺杂剂层100p中。

阱接触172可以设置在通孔210中从而被连接到第一沟道结构CS1和第二沟道结构CS2之间的接阱区域125。阱接触172可以穿过绝缘层110并可以设置在第一栅电极结构ES1和第二栅电极结构ES2之间。在本实施方式中，示出一个阱接触172作为示例。然而，发明构思不限于此。在其他实施方式中，阱接触172可以提供为多个。

阱导电线PCL可以设置在包括第一栅电极结构ES1和第二栅电极结构ES2以及绝缘层110的层叠结构SS上。阱导电线PCL可以设置在第一层间绝缘层190上。阱导电线PCL可以在第一方向D1上延伸并且在平面图中可以设置在公共源极线CSL之间。阱导电线PCL可以是与基板100的顶表面竖直地间隔开的导电图案(例如，金属线)。阱导电线PCL可以通过第一层间绝缘层190与公共源极线CSL间隔开。

阱导电线PCL可以形成在阱接触172上从而被电连接到阱接触172。阱接触插塞PCT可以设置在阱导电线PCL与阱接触172之间。在这种情况下，阱导电线PCL可以通过阱接触插塞PCT电连接到阱接触172。电压可以通过与基板100间隔开的阱导电线PCL施加到连接到阱接触172的接阱区域125。

第二层间绝缘层195可以设置为覆盖阱导电线PCL。第一位线插塞BPLG1可以穿过第一层间绝缘层190从而被电连接到导电垫160，第二位线插塞BPLG2可以穿过第二层间绝缘层195从而连接到第一位线插塞BPLG1。

位线BL可以设置在第二层间绝缘层195上以交叉层叠结构SS。位线BL可以在第二方向D2上延伸并可以在第一方向D1上彼此间隔开。位线BL可以与公共源极线CSL和阱导电线PCL竖直地间隔开并可以交叉公共源极线CSL。位线BL可以通过第一位线插塞BPLG1和第二位线插塞BPLG2电连接到导电垫160。

由于在根据本实施方式的3D半导体存储器件中接阱区域125也设置在第一沟道结构CS1和第二沟道结构CS2之间，所以袋状阱掺杂剂层100p的电势在单元区域CR中可以是均匀的。此外，电压可以通过阱导电线PCL和阱接触172有效地施加到接阱区域125。

图7A是图2的部分‘M’的放大平面图以示出根据发明构思的其他实施方式的3D半导体存储器件的单元区域。图7B是沿图7A的线I-I’截取的截面图。在本实施方式中，为了说明的简易和便利，与参照图3A至3C描述的相同的技术特征将被省略或者简要地提及。本实施方式与图3A至3C的实施方式之间的差异将被主要地描述。在本实施方式中，与上述的图3A至3C的实施方式相同的元件将通过相同的附图标记或者相同的参考指示符表示。

参照图7A和图7B，彼此横向地间隔开的多个层叠结构可以设置在基板100上。多个层叠结构可以包括第一层叠结构SS1和第二层叠结构SS2。第一层叠结构SS1可以包括交替地和重复地层叠在基板100上的第一栅电极155a和第一绝缘层110a。第二层叠结构SS2可以包括交替地和重复地层叠在基板100上的第二栅电极155b和第二绝缘层110b。与图3A至3C不同，第一绝缘层110a的平面形状可以相应于第一栅电极155a的平面形状且第二绝缘层110b的平面形状可以相应于第二栅电极155b的平面形状。在下文，为了说明的简易和便利性的目的将主要地描述第一层叠结构SS1和第二层叠结构SS2。

当从平面图观看时，第一层叠结构SS1和第二层叠结构SS2可以具有在第一方向D1上延伸的线形。将在后面更详细地描述第一层叠结构SS1和第二层叠结构SS2的形状。公共源极区域120可以设置在层叠结构之间的基板100中。例如，当从平面图观看时，公共源极区域120和层叠结构可以沿第二方向D2交替地布置。

第一沟道结构CS1可以穿过第一层叠结构SS1，第二沟道结构CS2可以穿过第二层叠结构SS2。由于第一层叠结构SS1和第二层叠结构SS2在第二方向D2上彼此间隔开，所以第一沟道结构CS1可以在第二方向D2上与第二沟道结构CS2间隔开。第一沟道结构CS1可以沿第一方向D1布置为锯齿形式，第二沟道结构也可以沿第一方向D1布置为锯齿形式。

沟槽220可以形成在层叠结构之间。例如，当从平面图观看时，沟槽220和层叠结构可以沿第二方向D2交替地布置。因此，沟槽220之一可以形成在第一层叠结构SS1和第二层叠结构SS2之间。沟槽220可以沿第一方向D1以锯齿形式延伸从而将第一层叠结构SS1和第二层叠结构SS2彼此分离。在参照图3A至3C描述的实施方式中，绝缘层110形成为一体且第一栅电极155a和第二栅电极155b在绝缘层110上彼此分离。另一方面，在本实施方式中，沟槽220可以将第一栅电极155a和第二栅电极155b彼此分离，绝缘层也可以通过沟槽220被分成第一绝缘层110a和第二绝缘层110b。

接触线174可以设置在沟槽220中从而分别连接到公共源极区域120。接触线174中的至少一个可以设置在第一层叠结构SS1和第二层叠结构SS2之间。例如，第一层叠结构SS1可以在第二方向D2上与第二层叠结构SS2间隔开且接触线174夹置在其间。接触线174可以沿第一方向D1以锯齿形式延伸并可以在第二方向D2上彼此间隔开。接触线174可以是连接到基板100的顶表面的导电图案(例如，金属线)。

间隔物175可以设置在接触线174与层叠结构SS1和SS2之间。第一栅电极155a和第二栅电极155b可以通过间隔物175与接触线174电绝缘。间隔物175可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一个。

公共源极线CSL可以分别设置在接触线174上。公共源极线CSL可以竖直地交叠接触线174并可以电连接到接触线174。预定电压可以通过与基板100间隔开的接触线174和公共源极线CSL施加到公共源极区域120。

将更具体地描述根据本实施方式的第一层叠结构SS1和第二层叠结构SS2。

再次参照图7A，第一层叠结构SS1和第二层叠结构SS2的每个可以具有沿第一方向D1以锯齿形式延伸的线形。第一层叠结构SS1的每个第一栅电极155a可以具有第一凹入侧壁155as和第一突出侧壁155ap。第二层叠结构SS2的每个第二栅电极155b可以具有第二凹入侧壁155bs和第二突出侧壁155bp。如上所述，第一和第二绝缘层110a和110b的平面形状可以分别与第一和第二栅电极155a和155b的平面形状相同。

当从平面图观看时，第一凹入侧壁155as和第一突出侧壁155ap可以相应于以锯齿形式布置的第一沟道结构CS1的布置形状。例如，沿第二方向D2偏离第一层叠结构SS1的中心轴的第一沟道结构CS1可以分别邻近于第一突出侧壁155ap。第一凹入侧壁155as可以设置于在第一方向D1上彼此相邻的第一突出侧壁155ap之间。第二凹入侧壁155bs和第二突出侧壁155bp的特征可以与第一凹入侧壁155as和第一突出侧壁155ap的特征相同。

根据本实施方式，3D半导体存储器件的结构稳定性可以通过沿第一方向D1以锯齿形式延伸的第一层叠结构SS1和第二层叠结构SS2而被改善。例如，以锯齿形式延伸的层叠结构SS1和SS2的侧壁的表面积可以比线形层叠结构的侧壁的表面积宽，所以由栅电极和绝缘层的层叠引起的应力可以通过层叠结构SS1和SS2被有效地分散。结果，即使第一层叠结构SS1和第二层叠结构SS2的高度增加，也可能防止或者减少层叠结构SS1和SS2的倾斜问题。

此外，由于公共源极线CSL与基板100间隔开，可以最小化或者防止可能在接触线174和公共源极线CSL中引起的缺陷(例如，裂缝)。例如，即使线174和CSL的长度增加，线174和CSL的电阻增加也可以最小化。

图8A至图8C是相应于图7A的线I-I’的截面图以示出用于制造根据发明构思的其他实施方式的3D半导体存储器件的方法。在本实施方式的制造方法中，为了说明的简易和便利，与参照图4A至4G和图5A和5B描述的相同的特征将被省略或者简要地提及。将主要地描述本实施方式与与图4A至4G和图5A和5B的实施方式之间的差异。

参照图7A和图8A，图4D的所得结构的薄层结构TS可以被图案化以形成暴露基板100的沟槽220。沟槽220可以形成在包括第一沟道孔200a和第二沟道孔200b的沟道孔的行之间。第一沟道孔200a的行和第二沟道孔200b的行可以由沟槽220限定。沟槽220可以还穿过下绝缘层105。

形成沟槽220可以包括在薄层结构TS上形成限定沟槽220的第二掩模图案(未示出)以及利用第二掩模图案作为蚀刻掩模蚀刻薄层结构TS。当从平面图观看时，每个沟槽220可以形成在彼此相邻的第二掩模图案之间。沟槽220可以暴露牺牲层151的侧壁和绝缘层110的侧壁。当从平面图观看时，每个沟槽220可以具有沿第一方向D1以锯齿形式延伸的线形。在截面图中，沟槽220可以暴露基板100的顶表面。此外，由于蚀刻工艺，沟槽220的宽度可以根据距离基板100的竖直高度而改变。

第二掩模图案的平面形状可以相应于参照图7A和图7B描述的第一和第二层叠结构SS1和SS2的平面形状。因此，当形成沟槽220时，第一层叠结构SS1和第二层叠结构SS2的平面形状可以被限定。

参照图8B，通过沟槽220暴露的牺牲层151可以被选择性地去除以形成凹陷区215。凹陷区215可以是从沟槽220水平地延伸的间隙区域。凹陷区215可以暴露竖直绝缘体140的侧壁。

栅介电层180可以分别形成在凹陷区215中。栅介电层180可以分别覆盖凹陷区215的内表面。第一栅电极155a和第二栅电极155b可以形成为分别填充凹陷区215的其余区域。形成栅介电层180以及第一和第二栅电极155a和155b可以包括在具有凹陷区215的基板100上顺序地形成介电层和栅层(例如，金属层)以及去除设置在凹陷区215外部的介电层和栅层。

在本实施方式中，薄层结构TS可以被蚀刻以具有锯齿形图案。因此，介电层和栅层可以填充凹陷区215而没有诸如裂缝或者空隙的缺陷。结果，可以最小化或者防止栅电极155a和155b的图案变形问题。

交替地层叠的第一栅电极155a和第一绝缘层110a可以构成第一层叠结构SS1，交替地层叠的第二栅电极155b和第二绝缘层110b可以构成第二层叠结构SS2。

参照图7A和图8C，公共源极区域120可以在形成第一和第二栅电极155a和155b之后形成在基板100中。

再次参照图7A和图7B，部分地填充沟槽220的间隔物175可以形成在公共源极区域120上。

接触线174可以分别形成在具有间隔物175的沟槽220中。接触线174可以分别连接到公共源极区域120。接触线174可以在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。每个间隔物175可以设置在每个接触线174与每个层叠结构SS1和SS2之间。第一栅电极155a和第二栅电极155b可以通过间隔物175与接触线174电绝缘。

导电垫160可以形成为分别连接到第一和第二沟道结构CS1和CS2。随后，可以形成连接到接触线174的公共源极线CSL。第一层间绝缘层190可以形成在公共源极线CSL上。被电连接到导电垫160的位线插塞BPLG可以形成为穿过第一层间绝缘层190。连接到位线插塞BPLG的位线BL可以形成在第一层间绝缘层190上。

图9是示出根据发明构思的实施方式的包括3D半导体存储器件的存储***的示例的示意性框图。

参照图9，存储***1100可以使用在电子装置中，诸如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动式电话、数字音乐播放器、存储卡或者通过无线或者有线通信接收和/或发送信息数据的其他电子产品。

存储***1100可以包括控制器1110、输入/输出(I/O)单元1120、存储器件1130、接口单元1140和数据总线1150。存储器件1130和接口单元1140可以通过数据总线1150彼此通信。

控制器1110可以包括微处理器、数字信号处理器、微控制器和其他逻辑器件中的至少一个。其他逻辑器件的功能可以类似于微处理器、数字信号处理器和微控制器的功能。存储器件1130可以存储将要通过控制器1110被执行的指令。I/O单元1120可以从外部***接收数据或者信号或者可以输出数据或者信号到外部***。例如，I/O单元1120可包括键区、键盘和/或显示装置。

存储器件1130可以包括根据发明构思的上述实施方式的3D半导体存储器件中的至少之一。存储器件1130还可以包括另一类型的半导体存储器件和易失性随机存取存储器中的至少一个。这里描述的存储器件可以更一般地被称为半导体器件。此外，半导体器件可以泛指如图1-8C所示的各种器件中的任何一种，也可以指这样的器件：诸如半导体芯片(例如，形成在管芯上的存储芯片和/或逻辑芯片)、半导体芯片的叠层、包括层叠在封装基板上的一个或多个半导体芯片的半导体封装、或者包括多个封装的层叠封装器件。这些器件可以利用球栅阵列、引线键合、基板穿通孔或者其他电连接元件形成，并可以包括诸如易失性或者非易失性存储器件的存储器件。

如这里使用的，电子器件可以指这些半导体器件，但可以另外包括包含这些器件的产品，诸如存储器模块、包括额外的组件的硬盘驱动器、或者移动式电话、膝上型计算机、平板、台式机、照相机或者其他消费电子设备等等。

接口单元1140可以传送电气数据到通信网络或者可以从通信网络接收电气数据。

根据以上实施方式的3D半导体存储器件或者存储***可以利用各种封装技术包封。例如，根据上述实施方式的3D半导体存储器件或者存储***可以利用以下任何一个来包封：层叠封装(POP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、窝伏尔组件中的管芯技术、晶片形式管芯技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料公制四方扁平封装(PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外型封装(SOP)技术、收缩型小外形封装(SSOP)技术、薄的小外型封装(TSOP)技术、薄的四方扁平封装(TQFP)技术、***封装(SIP)技术、多芯片封装(MCP)技术、晶片级制造封装(WFP)技术和晶片级处理堆叠封装(WSP)技术。

图10是示出根据发明构思的实施方式的包括3D半导体存储器件的存储卡的示例的示意性框图。

参照图10，用于存储高容量数据的存储卡1200可以包括用根据发明构思的上述实施方式的3D半导体存储器件中的至少一个实现的快闪存储器件1210。存储卡1200还可以包括控制主机与快闪存储器件1210之间的数据通信的存储控制器1220。

静态随机存取存储(SRAM)器件1221可以用作中央处理单元(CPU)1222的工作存储器。主机接口单元1223可以配置为包括数据存储器1200与主机之间的数据通信协议。误码校正(ECC)块1224可以检测和校正从快闪存储器件1210读出的数据的错误。存储接口单元1225可以与快闪存储器件1210接口。CPU 1222可以控制用于交换数据的存储控制器1220的整体操作。即使在附图中未示出，但存储卡1200可以还包括存储用于与主机接口的代码数据的只读存储器(ROM)。

参照图11，信息处理***1300(例如，移动设备或者台式计算机)可以包括用根据发明构思的上述实施方式的3D半导体存储器件中的至少一个实现的快闪存储***1310。信息处理***1300可以还包括通过***总线1360电连接到快闪存储器***1310的调制解调器1320、中央处理单元(CPU)1330、随机存取存储(RAM)器件1340和用户接口单元1350。快闪存储器***1310可以与上述存储器***或者存储卡基本上相同。快闪存储器***1310可以存储从外部***输入的数据和/或被CPU 1330处理的数据。在一些实施方式中，快闪存储器***1310可以实现为固态盘(SSD)。在这种情况下，信息处理***1300可以将大量数据稳定地存储到快闪存储器***中。此外，快闪存储器***1310的可靠性可以提高，快闪存储器***1310可以减少用于校正错误耗费的资源。因此，信息处理***1300可以执行高速数据交换功能。即使在附图中未示出，但应用芯片组、照相机图像处理器(CIS)和输入/输出单元可以进一步提供在信息处理***1300中。

根据发明构思的实施方式，由于形成为一体的绝缘层支撑彼此横向地间隔开的栅电极，所以层叠结构的结构稳定性可以被改善。此外，可以最小化或者防止栅电极的图案变形和电阻提高问题。此外，公共源极线可以与基板竖直地间隔开，所以在公共源极线中可以不引起缺陷(例如，裂缝)。

虽然已经参照示例实施方式描述了发明构思，但对本领域技术人员明显的是，可以进行各种变化和修改而不背离发明构思的精神和范围。因此，应该理解，以上实施方式不是限制性的，而是说明性的。因此，在法律允许的最大程度内，发明构思的范围由权利要求及其等价物的最宽可允许解释来确定，而不应该被上述描述所限制或限定。

本申请要求于2014年8月14日在韩国知识产权局提交的韩国专利申请No.10-2014-0106108的优先权，其公开通过引用整体合并在此。

Claims

1.一种半导体器件，包括：

绝缘层，在基板上提供为一体并且被配置为在彼此垂直的第一方向和第二方向上连续延伸同时多个接触从其穿过；

设置在所述绝缘层上的第一栅电极和第二栅电极，所述第一栅电极和第二栅电极在平行于所述基板的顶表面的所述第一方向上延伸；

第一沟道结构，穿过所述第一栅电极和所述绝缘层从而连接到所述基板；

第二沟道结构，穿过所述第二栅电极和所述绝缘层从而连接到所述基板；和

其中所述接触穿过位于所述第一栅电极和第二栅电极之间的所述绝缘层，并且连接到形成在所述基板中的公共源极区域，所述公共源极区域具有第一导电类型，

其中所述第一栅电极和第二栅电极在距离所述基板相同的水平处在所述第二方向上彼此间隔开，

其中所述第二方向平行于所述基板的所述顶表面。

2.如权利要求1所述的半导体器件，其中所述绝缘层、所述第一栅电极和所述第二栅电极构成单元结构，

其中所述单元结构包括重复地层叠在所述基板上的多个单元结构，

其中与夹置在其间的所述绝缘层层叠的所述第一栅电极构成第一栅电极结构，

其中与夹置在其间的所述绝缘层层叠的所述第二栅电极构成第二栅电极结构，

其中所述第一栅电极结构和第二栅电极结构在第二方向上彼此间隔开并且所述接触夹置在其间。

3.如权利要求1所述的半导体器件，其中所述第一栅电极和第二栅电极的每个包括凹陷侧壁，

其中所述凹陷侧壁邻近于所述接触，

其中当从平面图观看时，所述接触被所述凹陷侧壁围绕。

4.如权利要求3所述的半导体器件，其中所述接触与邻近于所述接触的所述绝缘层的内侧壁之间的距离小于所述接触与每个所述凹陷侧壁之间的距离。

5.如权利要求1所述的半导体器件，其中所述绝缘层支撑所述第一栅电极和第二栅电极两者，

其中所述绝缘层包括穿过所述第一栅电极与第二栅电极之间的所述绝缘层的通孔，

其中当从平面图观看时，所述接触设置在所述通孔中。

6.如权利要求1所述的半导体器件，

其中所述接触沿所述第一方向布置并彼此间隔开，

其中所述第一栅电极和第二栅电极的每个包括突出侧壁，

其中所述突出侧壁设置在相邻所述接触之间。

7.如权利要求6所述的半导体器件，还包括：

公共源极线，在所述第一方向上延伸，

其中所述公共源极线设置在所述接触上并电连接到所述接触。

8.如权利要求7所述的半导体器件，还包括：

位线，在所述第二方向上延伸，

其中所述位线设置在所述第一沟道结构和第二沟道结构上并电连接到所述第一沟道结构和第二沟道结构，

其中所述位线与所述公共源极线竖直地间隔开。

9.如权利要求1所述的半导体器件，

其中所述接触在所述第一方向上布置并彼此间隔开，

其中所述接触中的至少一个连接到形成在所述基板中的接阱区域，

其中所述接阱区域具有第二导电类型。

10.如权利要求1所述的半导体器件，还包括：

栅介电层，覆盖所述第一栅电极和第二栅电极的顶表面和底表面并设置在所述第一栅电极与第一沟道结构之间以及所述第二栅电极与第二沟道结构之间，

其中所述栅介电层延伸以覆盖所述绝缘层的顶表面和内侧壁。

11.如权利要求1所述的半导体器件，其中所述第一沟道结构包括多个第一沟道结构，

其中所述第一沟道结构在所述第一方向上布置并彼此间隔开，

其中所述第二沟道结构包括多个第二沟道结构，

其中所述第二沟道结构在所述第一方向上布置并彼此间隔开，

其中所述接触在所述第一沟道结构与第二沟道结构之间在所述第一方向上布置并彼此间隔开，

其中所述绝缘层围绕所述第一沟道结构的侧壁、所述第二沟道结构的侧壁以及所述接触的侧壁。

12.如权利要求1所述的半导体器件，还包括：

第一竖直绝缘体，设置在所述第一栅电极与所述第一沟道结构之间；以及

第二竖直绝缘体，设置在所述第二栅电极与所述第二沟道结构之间，

其中所述第一竖直绝缘体和第二竖直绝缘体的每个包括电荷存储层。

13.如权利要求2所述的半导体器件，其中所述第一沟道结构穿过所述第一栅电极结构，

其中所述第二沟道结构穿过所述第二栅电极结构。

14.一种半导体器件，包括：

绝缘层，设置在基板上并且被配置为在彼此垂直的第一方向和第二方向上连续延伸同时多个接触从其穿过；以及

设置在所述绝缘层上的第一栅电极和第二栅电极，所述第一栅电极和第二栅电极在平行于所述基板的顶表面的所述第一方向上延伸，

其中所述第一栅电极包括第一凹陷侧壁和第一突出侧壁，每个第一突出侧壁由两个彼此相邻的第一凹陷侧壁限定，

其中所述第二栅电极包括第二凹陷侧壁和第二突出侧壁，每个第二突出侧壁由两个彼此相邻的第二凹陷侧壁限定，

其中所述绝缘层提供为一体以支撑所述第一栅电极和第二栅电极两者，

其中所述第二方向平行于所述基板的所述顶表面。

15.如权利要求14所述的半导体器件，还包括：

公共源极线，与所述基板以及所述第一栅电极和第二栅电极竖直地间隔开，

其中所述公共源极线在所述第一方向上延伸，

其中当从平面图观看时，所述公共源极线设置在所述第一栅电极和所述第二栅电极之间。

16.如权利要求15所述的半导体器件，其中所述第一栅电极包括多个第一栅电极，所述第二栅电极包括多个第二栅电极，

其中所述绝缘层、所述第一栅电极和所述第二栅电极被重复地层叠在所述基板上，

其中所述第一栅电极与夹置在其间的所述绝缘层竖直地层叠并构成第一栅电极结构，

其中所述第二栅电极与夹置在其间的所述绝缘层竖直地层叠并构成第二栅电极结构，

其中当从平面图观看时所述第一栅电极结构在所述第二方向上与所述第二栅电极结构间隔开并且所述公共源极线夹置在其间。

17.如权利要求15所述的半导体器件，

其中所述接触穿过所述绝缘层并设置在所述第一栅电极与所述第二栅电极之间，

其中所述接触设置在所述基板与所述公共源极线之间，

其中所述公共源极线通过所述接触电连接到所述基板。

18.如权利要求17所述的半导体器件，其中所述第一凹陷侧壁中的一个和所述第二凹陷侧壁中的一个邻近于所述接触，

其中当从平面图观看时，所述接触被所述第一凹陷侧壁的所述一个和所述第二凹陷侧壁的所述一个围绕。

19.如权利要求14所述的半导体器件，还包括：

第一沟道结构，穿过所述第一栅电极和所述绝缘层从而连接到所述基板，所述第一沟道结构在所述第一方向上布置；和

第二沟道结构，穿过所述第二栅电极和所述绝缘层从而连接到所述基板，所述第二沟道结构在所述第一方向上布置。

20.一种半导体器件，包括：

层叠结构，包括交替地且重复地层叠在基板上的栅电极和绝缘层；

公共源极线，设置在所述层叠结构上并在平行于所述基板的顶表面的第一方向上延伸；以及

沟道结构，穿过所述层叠结构并在所述第一方向上布置，所述沟道结构彼此间隔开，

其中当从平面图观看时，每个所述栅电极被分成在第二方向上彼此间隔开的部分，并且所述公共源极线夹置在所述部分之间，

其中每个所述绝缘层在所述公共源极线下方连续延伸且不在所述第二方向上被划分，

其中所述第二方向交叉所述第一方向并平行于所述基板的所述顶表面。