KR20120077040A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판 상에 교대로 적층되는 복수개의 층간 절연막 및 채널막을 포함하고 제1 방향으로 연장되는 채널 구조물; 상기 채널 구조물 상부에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 워드라인; 상기 워드라인으로부터 수직 하부로 돌출되어 상기 채널 구조물의 측벽과 접하는 게이트 전극; 및 상기 게이트 전극과 상기 채널 구조물 사이에 개재되는 메모리 게이트 절연막을 포함하고, 적어도 상기 게이트 전극과 접하는 상기 채널막의 측벽은 상기 층간 절연막의 측벽에 비하여 상기 게이트 전극을 향하도록 돌출된다.

Description

비휘발성 메모리 소자 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 현재 다양한 비휘발성 메모리 소자 예컨대, 플래쉬 메모리 등이 널리 이용되고 있다.
한편, 최근 실리콘 기판 상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되었다.
본 발명이 해결하려는 과제는, 복수의 메모리 셀이 수직 방향으로 적층되어 집적도가 증가되면서 나아가 제조 공정이 용이하고 메모리 셀 동작이 안정적으로 수행될 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판 상에 교대로 적층되는 복수개의 층간 절연막 및 채널막을 포함하고 제1 방향으로 연장되는 채널 구조물; 상기 채널 구조물 상부에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 워드라인; 상기 워드라인으로부터 수직 하부로 돌출되어 상기 채널 구조물의 측벽과 접하는 게이트 전극; 및 상기 게이트 전극과 상기 채널 구조물 사이에 개재되는 메모리 게이트 절연막을 포함하고, 적어도 상기 게이트 전극과 접하는 상기 채널막의 측벽은 상기 층간 절연막의 측벽에 비하여 상기 게이트 전극을 향하도록 돌출된다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 기판 상에 교대로 적층되는 복수개의 층간 절연막 및 채널막을 포함하고 제1 방향으로 연장되는 채널 구조물을 형성하는 단계; 상기 채널 구조물을 포함하는 결과물의 전면 상에 메모리 게이트 절연막을 형성하는 단계; 및 상기 메모리 게이트 절연막 상에 상기 채널 구조물 상부에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 워드라인과, 상기 워드라인으로부터 수직 하부로 돌출되어 채널 구조물의 측벽과 접하는 게이트 전극을 형성하는 단계를 포함하고, 적어도 상기 게이트 전극과 접하는 상기 채널막의 측벽은 상기 층간 절연막의 측벽에 비하여 상기 게이트 전극을 향하도록 돌출된다.
본 발명의 비휘발성 메모리 소자 및 그 제조 방법에 의하면, 복수의 메모리 셀이 수직 방향으로 적층되어 집적도가 증가되면서 나아가 제조 공정이 용이하고 메모리 셀 동작이 안정적으로 수행될 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자를 나타내는 도면이다.
도 2a 내지 도 4c는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 5a 내지 도 6c는 본 발명의 다른 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1a 내지 도 4c를 참조하여 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자를 나타내는 도면이다. 특히, 도 1a는 사시도를 나타내고, 도 1b는 평면도를 나타내고, 도 1c는 도 1a를 X1-X2 선 및 X3-X4 선에 따라 절단한 단면도를 나타내고, 도 1d는 도 1a를 Y1-Y2 선 및 Y3-Y4 선에 따라 절단한 단면도를 나타낸다. 도 1e는 도 1a의 A 부분을 확대한 단면도이다.
도 1a 내지 도 1e를 참조하면, 본 실시예의 3차원 구조를 갖는 비휘발성 메모리 소자는 기판(100), 기판(100) 상에 배치되고 교대로 적층되는 복수개의 층간 절연막(110) 및 채널막(120)을 포함하면서 일 방향으로 연장되는 채널 구조물(C), 채널 구조물(C)의 상부에서 채널 구조물(C)의 연장 방향과 교차하는 방향으로 연장되는 워드라인(WL), 워드라인(WL)으로부터 수직 하부로 돌출되어 채널 구조물(C)의 측벽과 접하는 게이트 전극(140a), 및 게이트 전극(140a)과 채널 구조물(C) 사이에 개재되는 메모리 게이트 절연막(130)을 포함한다.
이하, 설명의 편의를 위하여 채널 구조물(C)의 연장 방향을 제1 방향이라 하고, 워드라인(WL)의 연장 방향을 제2 방향이라 하고, 층간 절연막(110) 및 채널막(120)이 적층되는 방향을 적층 방향 또는 수직 방향이라 하기로 한다. 본 구조물에 관하여 보다 구체적으로 설명하면 아래와 같다.
기판(100)은 단결정 실리콘 기판일 수 있고, 웰(well), 소자분리막 등과 같이 요구되는 소정 구조물(미도시됨)을 포함할 수 있다.
채널 구조물(C)은 교대로 적층되는 층간 절연막(110) 및 채널막(120)을 포함할 수 있다. 층간 절연막(110)은 산화막 또는 질화막을 포함할 수 있다. 채널막(120)은 P 타입 또는 N 타입의 불순물이 도핑된 폴리실리콘막 또는 단결정 실리콘막일 수 있다. 채널 구조물(C)은 제1 방향으로 연장되면서 복수개가 배치될 수 있다. 이러한 복수개의 채널 구조물(C)은 제2 방향에서 서로 이격 분리되어 평행하게 배치될 수 있다.
여기서, 채널 구조물(C)의 측벽 특히, 메모리 게이트 절연막(130)을 사이에 두고 게이트 전극(140a)과 접하는 채널 구조물(C)의 측벽 중에서, 채널막(120)의 측벽은 층간 절연막(110)의 측벽에 비하여 게이트 전극(140a)을 향하여 더 돌출될 수 있다. 즉, 게이트 전극(140a)과 접하는 채널 구조물(C)의 측벽은 층간 절연막(110)에 대응하는 오목한 부분과 채널막(120)에 대응하는 볼록한 부분을 포함하는 요철 형상을 가질 수 있다. 따라서, 게이트 전극(140a)과 접하는 부분에서 채널막(120)의 제2 방향 폭은 층간 절연막(110)의 제2 방향 폭보다 클 수 있다.
본 실시예에서는, 전술한 바와 같이 게이트 전극(140a)과 접하는 채널 구조물(C) 측벽이 요철 형상을 갖고 게이트 전극(140a)과 접하지 않는 채널 구조물(C) 측벽은 실질적으로 평탄한 형상을 갖는 것(도 1c의 X3-X4 단면 참조)을 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는 게이트 전극(140a)과 접하는 채널 구조물(C) 측벽 및 게이트 전극(140a)과 접하지 않는 채널 구조물(C) 측벽이 실질적으로 동일한 요철 형상을 가질 수 있고, 이에 관하여는 이하의 도 5a 내지 도 6c를 참조하여 후술하기로 한다.
워드라인(WL)은 채널 구조물(C) 상에 배치되어 제2 방향으로 연장되면서 복수개가 배치될 수 있다. 이러한 복수개의 워드라인(WL)은 제1 방향에서 서로 이격 분리되면서 평행하게 배치될 수 있다. 워드라인(WL)은 도전층(140b) 및 실리사이드층(140c)을 포함할 수 있다. 도전층(140b)은 예컨대, 불순물이 도핑된 폴리실리콘막이나 금속막을 포함할 수 있다. 실리사이드층(140c)은 워드라인(WL)의 저항을 낮추기 위하여 도전층(140b) 상에 배치될 수 있고, 예컨대, 텅스텐 실리사이드와 같은 금속 실리사이드 물질일 수 있다. 실리사이드층(140c)은 필요에 따라 생략할 수도 있다.
게이트 전극(140a)은 워드라인(WL) 하부에 배치되면서 채널 구조물(C)과 채널 구조물(C)의 사이를 매립하도록 배치된다. 즉, 게이트 전극(140a)은 워드라인(WL)으로부터 수직 하부로 돌출되면서 채널 구조물(C)의 사이에 배치되어 채널 구조물(C)의 측벽과 접한다. 그에 따라 하나의 워드라인(WL)은 자신의 하부에 배치되면서 제2 방향으로 배열되는 복수개의 게이트 전극(140a)을 전기적으로 연결시킬 수 있다. 여기서, 채널 구조물(C)의 측벽과 게이트 전극(140a)이 접한다는 것은, 직접 접촉하는 것을 의미하는 것이 아니라, 메모리 게이트 절연막(130)을 사이에 두고 간접적으로 접하는 것을 의미한다.
전술한 바와 같이, 게이트 전극(140a)과 접하는 채널 구조물(C)의 측벽 중에서 채널막(120)의 측벽은 층간 절연막(110)의 측벽에 비하여 게이트 전극(140a)을 향하여 돌출되어 있고, 게이트 전극(140a)의 측벽은 이러한 채널 구조물(C)의 측벽 프로파일을 따라 형성될 수 있다. 즉, 게이트 전극(140a)은 채널막(120)이 층간 절연막(110)에 비하여 돌출된 부분을 감싸도록 형성된다. 따라서, 게이트 전극(140a)은 채널막(120)의 측벽과 접할 뿐만 아니라, 채널막(120)의 상면 일부 및 하면 일부와도 접하게 되므로, 게이트 전극(140a)과 채널막(120)의 접촉 면적이 증가할 수 있다.
이러한 게이트 전극(140a)은 불순물이 도핑된 폴리실리콘막이나 금속막 등과 같은 도전 물질을 포함할 수 있다. 본 실시예에서 게이트 전극(140a)은 워드라인(WL)의 도전층(140b)과 실질적으로 동일한 물질일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 게이트 절연막(130)은 게이트 전극(140a)과 채널 구조물(C)을 전기적으로 절연시키면서 전하를 트랩하여 실질적으로 데이터를 저장하는 역할을 수행하는 것으로서, 적어도 게이트 전극(140a)과 채널 구조물(C) 사이에 개재될 수 있다. 이러한 메모리 게이트 절연막(130)은 터널 절연막(130a), 전하 트랩막(130b) 및 전하 차단막(130c)의 3중막을 포함할 수 있고, 터널 절연막(130a)은 채널 구조물(C)과 인접한 쪽에 배치되고, 전하 차단막(130c)은 게이트 전극(140a)과 인접한 쪽에 배치되고, 전하 트랩막(130b)은 터널 절연막(130a)과 전하 차단막(130c)의 사이에 배치될 수 있다(도 1e 참조).
보다 구체적으로, 터널 절연막(130a)은 채널막(120)과 전하 트랩막(130b) 사이의 전하 터널링을 위한 것으로서, 예컨대, 산화막으로 이루어질 수 있다. 전하 트랩막(130b)은 자신의 내부의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩시켜 데이터를 저장하기 위한 것으로서, 예컨대, 질화막으로 이루어질 수 있다. 또한, 전하 차단막(130c)은 전하 트랩막(130b) 내의 전하가 게이트 전극(140a)으로 이동하는 것을 차단하기 위한 것으로서, 예컨대, 실리콘 산화막이나 금속 산화막과 같은 산화막으로 이루어질 수 있다. 예컨대, 메모리 게이트 절연막(130)은 ONO(Oxide-Nitride-Oxide)막일 수 있다.
메모리 게이트 절연막(130)은 게이트 전극(140a)과 채널 구조물(C) 사이에 개재될 수 있는 것에 더하여, 본 실시예에서와 같이 워드라인(WL)과 채널 구조물(C) 사이, 기판(100)과 게이트 전극(140a) 사이 등에 더 배치될 수 있으나, 이는 본 실시예의 비휘발성 메모리 소자의 동작과는 관련되지 않으며 후술하는 비휘발성 메모리 소자의 제조 공정 과정에서 잔류하는 것이므로 이에 관한 상세한 설명은 생략하기로 한다.
기타, 설명되지 않은 도면부호 150은 하나의 워드라인(WL) 및 그 하부의 게이트 전극(140a)과 인접하는 워드라인(WL) 및 그 하부의 게이트 전극(140a)을 서로 절연시키기 위한 절연막(이하, 게이트 간 절연막)으로서, 워드라인(WL) 사이의 공간 및 그 하부 공간을 매립할 수 있다. 게이트 간 절연막(150)은 사시도에는 도시하지 않고 단면도에만 도시하였다.
위와 같은 3차원 구조를 갖는 비휘발성 메모리 소자는, 채널막(120), 메모리 게이트 절연막(130) 및 게이트 전극(140a)을 포함하는 메모리 셀(도 1b의 MC 참조)을 복수개 포함한다. 이 메모리 셀(MC)은 수직 방향으로 복수층으로 적층되면서, 수평 방향에서 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배치될 수 있다. 이때, 메모리 셀(MC)이 적층되는 수는 수직 방향으로 적층되는 채널막(120)의 수와 동일하며, 본 실시예에서는 예컨대, 메모리 셀(MC)이 5층으로 적층되는 경우가 도시되어 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 채널막(120) 및 메모리 셀(MC)이 적층되는 수는 변경될 수 있다.
여기서, 소정의 일 층에서 제1 방향으로 배열되어 동일한 채널막(120)을 공유하는 복수개의 메모리 셀(MC)은 소스 선택 라인(미도시됨)과 드레인 선택 라인(미도시됨) 사이에서 직렬 연결되어 하나의 스트링(string, 이하 'ST')을 구성할 수 있다. 이러한 스트링(ST)은 수직 방향에서 복수층으로 적층될 수 있다. 동일한 채널 구조물(C)을 공유하면서 복수층으로 적층된 스트링(ST)들은 동일한 비트라인(미도시됨)에 연결될 수 있다. 도시하지는 않았으나, 상기 드레인 선택 라인은 복수층의 채널막(120) 각각에 대응하여 형성되어 복수층의 스트링(ST) 각각에 연결된다.
또한, 소정의 일 층에서 제2 방향으로 배열되어 동일한 워드라인(WL)을 공유하는 복수개의 메모리 셀(MC)은 하나의 페이지(PAGE)를 구성할 수 있다. 이러한 페이지(PAGE)는 수직 방향에서 복수층으로 적층될 수 있다. 즉, 하나의 워드라인(WL)은 복수층의 페이지(PAGE)에 연결된다.
위와 같은 구조의 비휘발성 메모리 소자에서는, 원하는 페이지(PAGE)에 연결된 드레인 선택 라인은 활성화하고 그 외의 드레인 선택 라인은 비활성화함으로써 원하는 페이지(PAGE)를 선택할 수 있고, 그에 따라 페이지(PAGE) 단위로 원하는 메모리 셀(MC)에 저장된 데이터를 읽거나 또는 데이터를 저장함으로써, 읽기/쓰기 동작이 수행될 수 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는, 복수개의 메모리 셀이 수직 방향으로 적층될 수 있기 때문에 메모리 셀의 집적도가 증가할 수 있다.
또한, 게이트 전극(140a)은 층간 절연막(110)에 비하여 돌출된 채널막(120) 부분을 감싸도록 형성되기 때문에, 게이트 전극(140a)과 채널막(120)의 접촉 면적이 증가하여 메모리 셀의 동작이 안정적으로 수행될 수 있다.
이하, 도 1a 내지 도 4c를 참조하여 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법에 관하여 설명하기로 한다. 전술한 도 1a 내지 도 1e의 소자는 아래에서 설명하는 도 2a 내지 도 4c의 공정을 통하여 제조될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며 다른 공정 과정에 의하여서도 도 1a 내지 도 1e의 소자가 제조될 수 있다.
도 2a 내지 도 4c는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면으로서, 도 1a 내지 도 1e의 소자 제조를 위한 중간 공정 단계를 나타내는 도면이다. 본 도면들에서 각 a도는 제조되는 소자를 위에서 본 평면도이고, 각 b도는 각 a도의 X1-X2 선 및 X3-X4 선을 기준으로 하여 절단한 단면도를 나타내고, 각 c도는 각 a도의 Y1-Y2 선 및 Y3-Y4 선을 기준으로 하여 절단한 단면도를 나타낸다. 본 실시예를 설명함에 있어, 도 1a 내지 도 1e에서 설명된 것과 동일한 구성요소는 동일한 도면 부호를 표기하고, 그 상세한 설명은 생략하기로 한다.
도 2a 내지 도 2c를 참조하면, 웰(well), 소자분리막 등과 같이 요구되는 소정 구조물을 포함하는 기판(100) 상에, 교대로 적층되는 복수개의 초기 층간 절연막(112) 및 채널막(120)을 포함하면서 제1 방향으로 연장되는 복수개의 초기 채널 구조물(C')을 형성한다. 이러한 복수개의 초기 채널 구조물(C')은 제2 방향에서 서로 이격 분리되어 평행하게 배치될 수 있다. 여기서, 초기라고 명칭한 것은 이후의 공정에 의하여 형상 등이 변형될 수 있음을 의미한다. 이러한 초기 채널 구조물(C') 형성 방법을 보다 구체적으로 설명하면 아래와 같다.
우선, 기판(100) 상에 초기 층간 절연막(112) 형성을 위한 절연막과 채널막(120) 형성을 위한 물질막을 교대로 증착한다. 전술한 바와 같이, 초기 층간 절연막(112) 형성을 위한 절연막은 산화막 또는 질화막을 포함할 수 있고, 채널막(120) 형성을 위한 물질막은, P 타입 또는 N 타입의 불순물이 도핑된 폴리실리콘막 또는 단결정 실리콘막일 수 있다.
이어서, 상기 절연막 및 상기 물질막을 선택적으로 식각함으로써, 제1 방향으로 연장되는 라인형의 초기 채널 구조물(C')을 복수개 형성한다. 초기 채널 구조물(C')의 초기 층간 절연막(112) 및 채널막(120)은 일괄 식각되므로 초기 채널 구조물(C')의 측벽은 평평하게 형성된다. 다시 말하면 채널막(120)의 측벽 및 초기 층간 절연막(112)의 측벽은 돌출되는 부분 없이 동일한 레벨에 위치한다.
본 공정에 따라 복수개의 초기 채널 구조물(C') 사이에는 기판(100)을 노출시키면서 제1 방향으로 연장되는 라인형의 공간이 위치하게 되며 이를 이하, 제1 트렌치(T1)라 한다.
이어서, 메모리 셀의 문턱 전압 조절을 위하여 초기 채널 구조물(C')이 형성된 결과물에 대하여 이온 주입 공정을 수행할 수 있다.
도 3a 내지 도 3c를 참조하면, 복수개의 초기 채널 구조물(C')을 포함하는 기판(100) 상에 후술하는 게이트 전극 및 워드라인을 서로 절연시키기 위한 게이트 간 절연막(150)을 형성한다. 게이트 간 절연막(150)은 워드라인 사이의 공간과, 워드라인 사이의 공간 아래에 배치되는 초기 채널 구조물(C') 사이의 공간을 매립하도록 형성될 수 있다. 그에 따라, 평면 상에서 게이트 간 절연막(150)은 제2 방향으로 연장되는 라인형 형상을 가질 수 있다.
보다 구체적으로는, 복수개의 초기 채널 구조물(C')을 포함하는 기판(100) 전체 구조 상에 제1 트렌치(T1)를 충분히 매립하면서 초기 채널 구조물(C') 상부에서 소정 두께(t1 참조)를 갖도록 절연막을 형성한다. 이어서, 이 절연막 상에 워드 라인이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성하고 이 마스크 패턴을 식각 마스크로 절연막을 식각하여 기판(100)을 노출시킨다. 그에 따라, 제2 방향으로 연장되면서 하면이 하부에 배치된 구조물의 프로파일을 따르는 게이트 간 절연막(150)이 형성된다. 다시 말하면, 게이트 간 절연막(150)은 제2 방향으로 연장되면서, 초기 채널 구조물(C')이 위치하는 부분에서는 초기 채널 구조물(C') 상부에 소정 두께(t1)로 배치되고, 초기 채널 구조물(C')이 위치하지 않는 부분에서는 제1 트렌치(T1)를 매립하면서 초기 채널 구조물(C') 상부에서 소정 두께(t1)를 갖도록 형성될 수 있다. 이러한 게이트 간 절연막(150)은 산화막 또는 질화막을 포함할 수 있다.
본 공정 결과, 복수개의 초기 채널 구조물(C') 사이 및 게이트 간 절연막(150) 사이에는 기판(100)을 노출시키는 섬 형의 공간이 위치하고, 섬 형 공간 상부에서 게이트 간 절연막(150) 사이에는 제2 방향으로 연장되는 라인형 공간이 위치하게 된다. 이와 같이 초기 채널 구조물(C') 및 게이트 간 절연막(150)에 의하여 정의되는 섬 형 공간 및 라인형 공간을 이하, 제2 트렌치(T2)라 한다. 이러한 제2 트렌치(T2)에 의하여 초기 채널 구조물(C')의 측벽 일부가 노출된 상태가 된다.
도 4a 내지 도 4c를 참조하면, 제2 트렌치(T2)에 의하여 노출된 초기 채널 구조물(C')의 측벽 중 초기 층간 절연막(112)의 측벽을 소정 폭(W) 제거함으로써, 제2 방향에서의 초기 층간 절연막(112) 폭을 감소시킨다. 이하, 폭이 감소된 초기 층간 절연막(112)을 층간 절연막(110)이라 한다. 초기 층간 절연막(112)의 측벽을 소정 폭(W) 제거하는 공정은, 초기 층간 절연막(112)에 대한 등방성 식각 공정 예컨대, 습식 식각 공정을 이용하여 수행될 수 있다.
본 공정 결과, 기판(100) 상에는 층간 절연막(110)과 채널막(120)이 교대로 적층된 최종적인 채널 구조물(C)이 형성된다. 이하, 설명의 편의를 위하여, 채널 구조물(C) 및 게이트 간 절연막(150)에 의하여 정의되는 공간을 제3 트렌치(T3)라 한다. 즉, 제3 트렌치(T3)는 채널 구조물(C) 사이 및 게이트 간 절연막(150) 사이의 섬 형 공간과, 이 섬형 공간 상부 및 게이트 간 절연막(150) 사이의 라인형 공간을 포함한다. 제3 트렌치(T3)의 섬 형 공간에는 후술하는 공정에 의하여 게이트 전극이 매립되며, 제3 트렌치(T3)의 라인형 공간에는 후술하는 공정에 의하여 워드 라인이 매립될 수 있다. 이에 관하여는 해당 부분에서 더 상세히 설명하기로 한다.
본 공정에 의하면, 제3 트렌치(T3)에 대응하는 부분에서 층간 절연막(110)의 제2 방향 폭이 채널막(120)의 제2 방향 폭보다 작기 때문에, 제3 트렌치(T3)에 대응하는 채널 구조물(C)의 측벽 중에서 채널막(120)의 측벽은 층간 절연막(110)의 측벽에 비하여 제3 트렌치(T3)의 섬형 공간을 향하여 돌출되어 있다. 즉, 제3 트렌치(T3)에 의해 노출되는 채널 구조물(C)의 측벽은 층간 절연막(110)에 대응하는 오목한 부분과 채널막(120)에 대응하는 볼록한 부분을 포함하는 요철 형상을 가질 수 있다.
다시 도 1a 내지 도 1e를 참조하면, 제3 트렌치(T3)가 형성된 결과물의 전면에 메모리 게이트 절연막(130)을 형성한 후, 메모리 게이트 절연막(130) 상에 제3 트렌치(T3)를 매립하는 도전막을 형성함으로써 제3 트렌치(T3)의 섬형 공간에 매립되는 게이트 전극(140a) 및 제3 트렌치(T3)의 라인형 공간에 매립되는 워드라인(WL)을 형성할 수 있다. 여기서, 워드라인(WL)은 도전층(140b) 및 실리사이드층(140c)이 적층된 이중층 구조를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
보다 구체적으로는, 제3 트렌치(T3)가 형성된 결과물의 전면 상에 메모리 게이트 절연막(130)으로서 터널 절연막(130a), 전하 트랩막(130b) 및 전하 차단막(130c)을 순차적으로 증착한다. 예컨대, 메모리 게이트 절연막(130)으로서 산화막, 질화막 및 산화막이 순차적으로 증착될 수 있다.
이어서, 메모리 게이트 절연막(130) 상에 제3 트렌치(T3)를 매립하는 도전막을 형성한다. 제3 트렌치(T3)를 매립하는 도전막은, 예를 들어, 메모리 게이트 절연막(130)을 포함하는 결과물의 전체 구조 상에 도전막을 증착한 후 메모리 게이트 절연막(130)을 연마 정지막으로 하는 연마 공정을 수행함으로써 형성될 수 있다. 제3 트렌치(T3)를 매립하는 도전막은 게이트 전극(140a) 및 워드라인(WL) 형성을 위한 것으로서 예컨대, 불순물이 도핑된 폴리실리콘막이나 금속막을 포함할 수 있다.
이어서, 실리사이드 공정을 수행하여 상기 도전막의 최상부에 실리사이드층(140c)을 형성한다. 실리사이드 공정은 Ti, Ta, Ni, Co 등의 금속 물질을 소스로 이용하고 소정 온도 예컨대, 100℃ 내지 1500℃의 온도 범위에서 열처리하는 방식으로 수행될 수 있다.
본 공정에 의하여 제3 트렌치(T3)의 섬형 공간에 매립되는 게이트 전극(140a) 및 제3 트렌치(T3)의 라인형 공간에 매립되는 워드라인(WL)을 형성할 수 있다. 워드라인(WL)은 실라사이드 공정이 수행되는 경우에 도전층(140b) 및 실리사이드층(140c)의 이중층을 포함할 수 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법은, 식각 단계를 1회 추가하는 것만으로 채널막(120)을 층간 절연막(110)보다 돌출시킬 수 있으며, 그에 따라 복잡한 공정 단계의 추가 없이 제조되는 비휘발성 메모리 소자의 동작 특성을 향상시킬 수 있다.
또한, 채널 구조물(C) 및 게이트 간 절연막(150)에 의하여 정의되는 제3 트렌치(T3)에 도전막을 매립하는 방식으로 게이트 전극(140a) 및 워드라인(WL)을 형성할 수 있으므로, 식각 등을 이용하는 경우에 비하여 게이트 전극(140a) 및 워드라인(WL)의 패터닝이 용이하고 신뢰성을 확보할 수 있다.
나아가, 도전막으로 제3 트렌치(T3)의 섬형 공간 및 라인형 공간을 동시에 매립함으로써, 게이트 전극(140a) 및 워드라인(WL)을 동시에 형성할 수 있으므로 공정 단계가 단순화될 수 있다.
이하, 도 2a 내지 도 2c 및 도 5a 내지 도 6c를 참조하여 본 발명의 다른 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관하여 설명하기로 한다.
도 5a 내지 도 6c는 본 발명의 다른 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면으로서, 본 도면들에서 각 a도는 제조되는 소자를 위에서 본 평면도이고, 각 b도는 각 a도의 X1-X2 선 및 X3-X4 선을 기준으로 하여 절단한 단면도를 나타내고, 각 c도는 각 a도의 Y1-Y2 선 및 Y3-Y4 선을 기준으로 하여 절단한 단면도를 나타낸다. 본 실시예를 설명함에 있어, 전술한 본 발명의 일 실시예와의 차이점을 중심으로 설명하고 그 외의 부분에 관하여는 상세한 설명을 생략하기로 한다.
도 2a 내지 도 2c를 다시 참조하면, 기판(100) 상에 교대로 적층되는 복수개의 초기 층간 절연막(112) 및 채널막(120)을 포함하면서 제1 방향으로 연장되는 복수개의 초기 채널 구조물(C')이 제공된다.
도 5a 내지 도 5c를 참조하면, 초기 채널 구조물(C')의 측벽 중 초기 층간 절연막(112)의 측벽을 소정 폭(W) 제거함으로써, 제2 방향에서의 초기 층간 절연막(112) 폭을 감소시킨다. 이하, 폭이 감소된 초기 층간 절연막(112)을 층간 절연막(210)이라 한다.
본 공정 결과, 기판(100) 상에는 층간 절연막(210)과 채널막(120)이 교대로 적층된 최종적인 채널 구조물(C'')이 형성된다. 이하, 설명의 편의를 위하여, 채널 구조물(C'')에 의하여 정의되는 공간을 제4 트렌치(T4)라 한다. 제4 트렌치(T4)는 채널 구조물(C'') 사이에 배치되며 전체적으로 라인형 형상을 갖는다.
본 공정에 의하면, 채널 구조물(C'')의 전체 측벽 중에서 채널막(120)의 측벽은 층간 절연막(210)의 측벽에 비하여 제4 트렌치(T4)를 향하여 돌출되어 있다. 즉, 본 실시예에서 채널 구조물(C'')의 전체 측벽은 층간 절연막(210)에 대응하는 오목한 부분과 채널막(120)에 대응하는 볼록한 부분을 포함하는 요철 형상을 가질 수 있다.
도 6a 내지 도 6c를 참조하면, 채널 구조물(C'')을 포함하는 기판(100) 상에 후술하는 게이트 전극 및 워드라인을 서로 절연시키기 위한 게이트 간 절연막(150)을 형성한다. 게이트 간 절연막(150)이 워드라인 사이의 공간과, 워드라인 사이의 공간 아래에 배치되면서 채널 구조물(C'') 사이의 공간을 매립하도록 형성될 수 있음은 전술한 실시예와 같다.
본 공정 결과, 복수개의 채널 구조물(C'') 사이 및 게이트 간 절연막(150) 사이에는 기판(100)을 노출시키는 섬 형의 공간이 위치하고, 섬 형 공간 상부에서 게이트 간 절연막(150) 사이에는 제2 방향으로 연장되는 라인형 공간이 위치하게 되며, 이러한 섬 형 공간 및 라인형 공간은 전술한 제3 트렌치(T3)와 실질적으로 동일한 형상을 가질 수 있다.
본 공정 후의 후속 공정 즉, 제3 트렌치(T3)가 형성된 결과물의 전면에 메모리 게이트 절연막(130)을 형성한 후, 메모리 게이트 절연막(130) 상에 제3 트렌치(T3)를 매립하는 게이트 전극(140a) 및 워드라인(WL)을 형성함은 전술한 실시예와 같다.
요약하자면, 본 실시예의 비휘발성 메모리 소자의 제조 방법은, 전술한 실시예의 도 3a 내지 도 3c의 공정 즉, 게이트 간 절연막(150)을 형성하는 공정 및 도 4a 내지 4c의 공정 즉, 초기 층간 절연막(120)의 측벽을 일부 제거하여 폭을 감소시키는 공정의 순서를 반대로 수행하는 것을 제외하고는, 전술한 실시예와 실질적으로 동일하다. 그에 따라, 본 실시예의 비휘발성 메모리 소자는, 게이트 전극(140a)과 접하는 채널막(120)의 측벽 뿐만 아니라 게이트 전극(140a)과 접하지 않는 채널막(120)의 측벽 역시 층간 절연막(210)에 비하여 게이트 전극(140a)을 향하는 방향으로 돌출되어 있다는 점을 제외하고는 전술한 실시예와 실질적으로 동일하다.
이상으로 설명한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법에 의하는 경우, 전술한 실시예의 효과를 모두 만족시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 층간 절연막
120: 채널막 C: 채널 구조물
130: 메모리 게이트 절연막 140a: 게이트 전극
WL: 워드라인

Claims (14)

  1. 기판 상에 교대로 적층되는 복수개의 층간 절연막 및 채널막을 포함하고 제1 방향으로 연장되는 채널 구조물;
    상기 채널 구조물 상부에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 워드라인;
    상기 워드라인으로부터 수직 하부로 돌출되어 상기 채널 구조물의 측벽과 접하는 게이트 전극; 및
    상기 게이트 전극과 상기 채널 구조물 사이에 개재되는 메모리 게이트 절연막을 포함하고,
    적어도 상기 게이트 전극과 접하는 상기 채널막의 측벽은 상기 층간 절연막의 측벽에 비하여 상기 게이트 전극을 향하도록 돌출된
    비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 게이트 전극과 접하지 않는 상기 채널막의 측벽은 상기 층간 절연막의 측벽에 비하여 상기 제2 방향에서 상기 게이트 전극을 향하도록 돌출된
    비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 메모리 게이트 절연막은, 터널 절연막, 전하 트랩막 및 전하 차단막을 포함하고,
    상기 터널 절연막은 상기 채널 구조물과 인접한 쪽에 배치되고, 상기 전하 차단막은 상기 게이트 라인과 인접한 쪽에 배치되고, 상기 전하 트랩막은 상기 터널 절연막과 상기 전하 차단막의 사이에 배치되는
    비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 워드 라인은, 자신의 최상부에 실리사이드층을 포함하는
    비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 워드 라인은, 도전층 및 실리사이드층이 순차적으로 적층된 구조를 포함하고,
    상기 워드라인의 상기 도전층과 상기 게이트 전극은 동일한 물질로 이루어지는
    비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 워드라인 및 상기 게이트 전극 사이의 공간을 매립하는 게이트 간 절연막을 더 포함하는
    비휘발성 메모리 소자.
  7. 기판 상에 교대로 적층되는 복수개의 층간 절연막 및 채널막을 포함하고 제1 방향으로 연장되는 채널 구조물을 형성하는 단계;
    상기 채널 구조물을 포함하는 결과물의 전면 상에 메모리 게이트 절연막을 형성하는 단계; 및
    상기 메모리 게이트 절연막 상에 상기 채널 구조물 상부에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 워드라인과, 상기 워드라인으로부터 수직 하부로 돌출되어 채널 구조물의 측벽과 접하는 게이트 전극을 형성하는 단계를 포함하고,
    적어도 상기 게이트 전극과 접하는 상기 채널막의 측벽은 상기 층간 절연막의 측벽에 비하여 상기 게이트 전극을 향하도록 돌출된
    비휘발성 메모리 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 채널 구조물 형성 단계는,
    상기 기판 상에 교대로 적층되는 복수개의 초기 층간 절연막 및 채널막을 포함하고 제1 방향으로 연장되면서 평평한 측벽을 갖는 초기 채널 구조물을 형성하는 단계; 및
    상기 초기 층간 절연막의 측벽을 소정 폭 제거하는 단계를 포함하는
    비휘발성 메모리 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 초기 층간 절연막의 측벽을 소정 폭 제거하는 단계는,
    상기 초기 층간 절연막에 대한 등방성 식각으로 수행되는
    비휘발성 메모리 소자의 제조 방법.
  10. 제7 항에 있어서,
    상기 워드라인 및 게이트 전극 형성 단계 전에,
    상기 워드라인 및 상기 게이트 전극이 형성될 공간을 정의하는 게이트 간 절연막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 소자의 제조 방법.
  11. 제8 항에 있어서,
    상기 워드라인 및 게이트 전극 형성 단계 전에,
    상기 워드라인 및 상기 게이트 전극이 형성될 공간을 정의하는 게이트 간 절연막을 형성하는 단계를 더 포함하고,
    상기 게이트 간 절연막 형성 단계는,
    상기 초기 상기 채널 구조물 형성 단계 후 및 상기 초기 층간 절연막의 측벽을 소정 폭 제거하는 단계 전에 수행되거나, 또는, 상기 초기 층간 절연막의 측벽을 소정 폭 제거하는 단계 후에 수행되는
    비휘발성 메모리 소자의 제조 방법.
  12. 제10 항에 있어서,
    상기 워드라인 및 게이트 전극 형성 단계는,
    상기 게이트 간 절연막이 정의하는 공간에 도전막을 매립하는 단계를 포함하는
    비휘발성 메모리 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 도전막 매립 단계 후에,
    실리사이드 공정을 수행하여 상기 도전막의 최상부에 실리사이드층을 형성하는 단계를 포함하는
    비휘발성 메모리 소자의 제조 방법.
  14. 제7 항에 있어서,
    상기 메모리 게이트 절연막 형성 단계는,
    터널 절연막, 전하 트랩막 및 전하 차단막을 순차적으로 형성하는 단계를 포함하는
    비휘발성 메모리 소자의 제조 방법.

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