KR102010335B1 - 가변 저항 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
가변 저항 메모리 소자가 제공된다. 기판 상에 제공되고 제 1 및 제 2 불순물 영역들을 포함하는 선택 트랜지스터가 제공된다. 상기 선택 트랜지스터의 제 1 불순물 영역에 접속하는 수직 전극 및 상기 선택 트랜지스터의 제 2 불순물 영역에 접속하는 비트라인이 제공된다. 상기 수직 전극의 측벽을 따라 상기 기판 상에 적층된 복수의 워드라인들이 제공된다. 상기 워드라인들과 상기 수직 전극 사이의 가변 저항 패턴들 및 상기 워드라인들 사이의 분리 절연막이 제공된다. 상기 가변 저항 패턴들은 상기 분리 절연막에 의하여 상기 기판의 상면에 수직한 방향으로 상호 이격된다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 가변저항 메모리 장치 및 그 형성 방법에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성이 있다.
반도체 장치의 고집적화로 인해, 이러한 가변 저항 메모리 장치들도 고집적화가 요구되고 있다.
본 발명은 증가된 집적도를 갖는 가변 저항 메모리 소자를 제공하고자 한다.
본 발명의 실시예들에 따르면, 가변 저항 메모리 소자는 기판 상에 제공되고 제 1 및 제 2 불순물 영역들을 포함하는 선택 트랜지스터; 상기 선택 트랜지스터의 제 1 불순물 영역에 접속하는 수직 전극; 상기 선택 트랜지스터의 제 2 불순물 영역에 접속하는 비트라인; 상기 수직 전극의 측벽을 따라 상기 기판 상에 적층된 복수의 워드라인들; 상기 워드라인들과 상기 수직 전극 사이의 가변 저항 패턴들; 및 상기 워드라인들 사이의 분리 절연막을 포함하고, 상기 가변 저항 패턴들은 상기 분리 절연막에 의하여 상기 기판의 상면에 수직한 방향으로 상호 이격될 수 있다.
일 실시예에 있어서, 상기 워드라인들은 상기 기판의 상면으로부터 동일한 높이에서 상기 수직 전극을 사이에 두고 상호 이격되는 제 1 워드라인 및 제 2 워드라인을 포함하고, 상기 제 1 워드라인과 상기 수직 전극 사이의 가변 저항 패턴들은 상기 제 2 워드라인과 상기 수직 전극 사이의 가변 저항 패턴들과 분리될 수 있다.
일 실시예에 있어서, 상기 분리 절연막의 유전 상수는 상기 가변 저항 패턴들의 유전 상수보다 작을 수 있다.
일 실시예에 있어서, 상기 비트라인과 상기 제 2 불순물 영역을 연결하는 비트라인 플러그를 더 포함하고, 상기 비트라인 플러그는 상기 분리 절연막에 의하여 상기 워드라인들과 절연될 수 있다.
일 실시예에 있어서, 상기 비트라인과 상기 제 2 불순물 영역을 연결하는 비트라인 플러그; 및 상기 비트라인 플러그와 상기 워드라인들 사이의 제 1 절연막을 더 포함하고, 상기 분리 절연막은 상기 제 1 절연막과 접촉할 수 있다.
일 실시예에 있어서, 상기 수직 전극의 측벽은 상기 가변 저항 패턴들 사이의 리세스 영역들을 포함하고, 상기 분리 절연막은 상기 리세스 영역들로 연장될 수 있다.
일 실시예에 있어서, 상기 수직 전극과 상기 가변 저항 패턴들 사이의 보호 절연막을 더 포함하고, 상기 보호 절연막은 상기 분리 절연막과 상기 수직 전극 사이로 연장될 수 있다.
일 실시예에 있어서, 상기 가변 저항 메모리 소자는 상기 기판의 활성 영역을 정의하는 소자 분리막들을 더 포함하고, 상기 제 1 불순물 영역은 복수의 제 1 불순물 영역들을 포함하고, 상기 제 2 불순물 영역은 복수의 제 2 불순물 영역들을 포함하고, 상기 제 1 불순물 영역들 및 상기 제 2 불순물 영역들은 상기 소자 분리막들을 따라 교대로 배치될 수 있다.
일 실시예에 있어서, 상기 가변 저항 패턴들은 칼코겐 화합물, 자기 저항 특성을 갖는 물질, 페로브스카이트 화합물, 또는 전이금속 산화물들 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 가변 저항 메모리 소자를 형성하는 것은 기판 상에 제 1 막들 및 제 2 막들이 교대로 적층된 적층 구조체를 형성하는 것; 상기 적층 구조체를 관통하고 가변 저항층 및 수직 전극을 포함하는 수직 구조체들을 형성하는 것; 상기 적층 구조체를 관통하는 제 1 트렌치를 형성하는 것; 상기 제 1 트렌치에 의하여 노출된 상기 제 2 막들을 제거하여 상기 가변 저항층을 노출시키는 것; 싱기 노출된 가변 저항층을 식각하여 상기 기판에 수직한 방향으로 분리된 가변 저항 패턴들을 형성하는 것; 및 상기 제 1 트렌치를 채우는 분리 절연막을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 트렌치에 의하여 노출된 상기 제 1 막들을 워드라인들로 교체하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 수직 구조체들을 형성하는 것은 상기 적층 구조체를 관통하는 제 2 트렌치를 형성하는 것; 상기 제 2 트렌치를 채우는 제 1 매립막을 형성하는 것; 상기 제 1 매립막을 관통하는 관통홀들을 형성하는 것; 및 상기 관통홀들 내에 차례로 상기 가변 저항층 및 상기 수직 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 매립막은 상기 매립 절연막과 동일한 물질을 포함하고, 상기 제 1 매립막은 상기 제 1 트렌치에 의하여 노출된 상기 제 2 막들을 제거할 때 함께 제거될 수 있다.
일 실시예에 있어서, 상기 제 1 매립막을 제거하여 상기 가변 저항층을 노출시키는 것; 상기 노출된 가변 저항층을 식각하여 상기 기판의 상면에 평행한 방향으로 상호 분리된 예비 가변 저항 패턴을 형성하는 것; 및 상기 제 1 매립막이 제거된 공간에 제 2 매립막을 형성하는 것을 더 포함하고, 상기 제 2 매립막은 상기 분리 절연막과 식각 선택성있는 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 분리 절연막을 관통하여 상기 기판과 접속하는 비트라인 플러그들을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 워드라인들 사이의 가변 저항층을 제거하여 누설 전류를 차단할 수 있다. 본 발명의 실시예들에 따르면, 각 워드라인들과 수직 전극 사이의 공간에 한정된 가변 저항 패턴들을 형성할 수 있어 데이트의 교란 문제를 해결할 수 있다. 본 발명의 실시예들에 따르면, 수직적으로 상호 이격된 가변 저항 패턴들에 의하여 메모리 셀의 항복 전압이 증가될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 회로도이다.
도 2 내지 도 27은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 28 내지 도 31은 도 27b의 A 영역의 확대도들이다.
도 32는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이 영역을 개략적으로 도시하는 사시도이다.
도 33은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이 영역의 배선 구조를 개략적으로 설명하기 위한 도면이다.
도 34 내지 도 37은 본 발명의 다른 실시예에 다른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 38 내지 도 40은 본 발명의 다른 실시예들에 따른 가변 저항 메모리 소자의 단면도들이다.
도 41 및 도 42는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 2 내지 도 27은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 28 내지 도 31은 도 27b의 A 영역의 확대도들이다.
도 32는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이 영역을 개략적으로 도시하는 사시도이다.
도 33은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이 영역의 배선 구조를 개략적으로 설명하기 위한 도면이다.
도 34 내지 도 37은 본 발명의 다른 실시예에 다른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 38 내지 도 40은 본 발명의 다른 실시예들에 따른 가변 저항 메모리 소자의 단면도들이다.
도 41 및 도 42는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드되거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 회로도이다.
도 1을 참조하면, 복수의 선택 트랜지스터들(SST)의 일 측에 복수의 비트라인 플러그들(BLP)이 연결될 수 있다. 상기 복수의 선택 트랜지스터들(SST)은 상기 비트라인 플러그들(BLP)을 통해 비트라인(BL)에 병렬로 연결될 수 있다. 상기 비트라인 플러그들(BLP) 각각은 그것에 인접하는 한 쌍의 상기 선택 트랜지스터들(SST)에 공통으로 연결될 수 있다.
복수의 수직 전극들(VE)이 상기 선택 트랜지스터들(SST)의 타 측에 연결될 수 있다. 상기 수직 전극들(VE) 각각은 그것에 인접하는 한 쌍의 상기 선택 트랜지스터들(SST)에 공통으로 연결될 수 있다. 상기 복수의 워드라인들(WL)은 상기 수직 전극들(VE) 각각에 병렬로 연결될 수 있다. 가변 저항 패턴들(ME)이 상기 워드라인들(WL)과 상기 수직 전극들(VE) 사이에 제공될 수 있다. 상기 선택 트랜지스터들(SST) 각각은, 그것의 게이트 전극으로 기능하는, 선택 라인(SL)을 구비할 수 있다. 일 실시예에서, 상기 선택 라인들(SL)은 상기 워드라인들(WL)에 평행할 수 있다.
도 2 내지 도 27은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하여, 기판(100)의 상부 영역에, 활성 영역들(120)을 정의하는 복수의 소자 분리막들(110)이 형성될 수 있다. 도 3a 및 도 3b는 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 기판(100)은 반도체, 절연체, 도전체 또는 이들의 조합들 중의 한가지를 포함하도록 구성될 수 있다. 일 실시예에 따르면, 상기 기판(100)은 실리콘 웨이퍼 또는 실리콘 기판을 포함할 수 있다. 상기 소자 분리막들(110) 각각은 라인 형태의 패턴일 수 있다. 상기 소자 분리막들(110)은 서로 평행할 수 있고, 상기 소자 분리막들(110)에 의하여 정의된 상기 활성 영역들(120)도 서로 평행할 수 있다.
도 4, 도 5a 및 도 5b를 참조하여, 상기 활성 영역들(120)의 상부에 불순물 영역들(130)이 형성될 수 있다. 도 5a 및 도 5b는 각각 도 4의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 불순물 영역들(130)은 제 1 불순물 영역들(131) 및 제 2 불순물 영역들(132)을 포함할 수 있다. 상기 제 1 불순물 영역들(131) 및 상기 제 2 불순물 영역들(132)은 상기 소자 분리막들(110)의 연장 방향을 따라 서로 이격되어 교대로 배치될 수 있다. 상기 제 1 및 제 2 불순물 영역들(131, 132)은 서로 동일한 도전형의 불순물 영역들일 수 있다. 일 예로, 상기 제 1 불순물 영역들(131)의 폭은 상기 제 2 불순물 영역들(132)의 폭보다 클 수 있으나, 이에 한정되지 않는다. 상기 불순물 영역들(130)을 형성하는 단계는 상기 소자 분리막들(110) 상에 상기 활성 영역들(120)을 가로지르는 마스크 패턴(미도시)을 형성하는 단계 및 상기 마스크 패턴을 이온 마스크로 사용하는 이온 주입 공정을 실시하는 단계를 포함할 수 있다. 다른 실시예에 있어서, 상기 불순물 영역들(130)은 상기 소자 분리막들(110)을 형성하기 전에 형성될 수 있다.
도 6, 도 7a 및 도 7b를 참조하여, 게이트 절연막(210)이 상기 불순물 영역들(130)이 형성된 결과물 상에 형성되고, 적층 구조체(200)가 상기 게이트 절연막(210) 상에 형성된다. 도 7a 및 도 7b는 각각 도 6의 I-I'선 및 II-II'선에 따른 단면도들이다. 일 실시예에 있어서, 상기 적층 구조체(200)는 교대로 적층된 복수의 희생막들(220) 및 복수의 주형막들(230)을 포함할 수 있다. 상기 게이트 절연막(210)은 실리콘 산화막 또는 고유전막들 중의 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 게이트 절연막(210)은 상기 활성 영역(120)의 상부면을 열산화시켜 형성될 수 있다. 다른 실시예에서, 상기 게이트 절연막(210)은 증착 기술들 중의 하나를 사용하여 형성되는 증착막일 수 있다.
상기 희생막들(220)은 상기 주형막들(230)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막(220)을 식각하는 공정에서, 상기 희생막(220)은 상기 주형막들(230)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 상기 주형막(230)의 식각 속도에 대한 상기 희생막(220)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생막(220)은 상기 주형막(230)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 갖는 물질들 중의 하나일 수 있다. 예를 들면, 상기 주형막들(230)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막들(220)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 주형막들(230)과 다른 물질일 수 있다.
도 8, 도 9a 및 도 9b를 참조하여, 상기 적층 구조체(200)를 패터닝하여 제 1 트렌치들(240)을 형성한 후, 제 1 매립막들(250)을 형성하여 상기 제 1 트렌치(240)를 채울 수 있다. 도 9a 및 도 9b는 각각 도 8의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 제 1 트렌치들(240)은 상기 소자 분리막들(110)을 따라 배열되는 상기 제 1 불순물 영역들(131)을 노출시킬 수 있다.
상기 제 1 매립막들(250)은 절연성 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제 1 매립막들(250)은 에스오지 물질들 또는 실리콘 산화물 중의 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 제 1 매립막들(250)은 상기 주형막들(230)과 동일한 물질로 형성될 수 있다.
도 10, 도 11a 및 도 11b를 참조하여, 상기 제 1 트렌치들(240) 아래에 위치하는 상기 제 1 불순물 영역들(131)을 노출시키는 수직 홀들(260)을 형성할 수 있다. 도 11a 및 도 11b는 각각 도 10의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 수직 홀들(260) 내에 수직 구조체가 형성될 수 있다. 상기 수직 구조체는 상기 수직 홀들(260)의 내측벽들을 덮는 가변 저항층들(270) 및 상기 수직 홀들(260)의 나머지 공간들을 채우는 수직 전극들(280)을 포함할 수 있다. 상기 수직 전극들(280)은 도 1의 수직 전극들(VE)로 기능할 수 있다. 다른 실시예에 있어서, 상기 수직 전극들(280)은 상기 수직 홀들(260)의 일부를 채우고, 상기 수직 전극들(280)을 관통하여 상기 제 1 불순물 영역들(131)과 접속하는 추가적 도전층(미도시)이 형성될 수 있다. 상기 추가적 도전층은 이하, 도 28 내지 도 31을 참조하여 보다 상세히 설명된다. 상기 수직 홀들(260)은 상기 적층 구조체(200) 상에 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 제 1 매립막들(250)을 패터닝하는 단계를 포함할 수 있다.
상기 가변 저항층들(270)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 일 실시예에 있어서, 상기 가변 저항층들(270)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 가변 저항층들(270)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항층들(270)이 전이금속 산화물들을 포함하는 경우, 상기 가변 저항층들(270)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다. 다른 실시예에 있어서, 상기 가변 저항층들(270)은 도전성 금속 산화물과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속산화물, 터널 절연막, 및 제 2 도전성 금속 산화물의 삼중 구조일 수 있다. 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
또 다른 실시예에 있어서, 상기 가변 저항층들(270)는 그것에 인가되는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질들(예를 들면, 칼코겐 화합물들) 중의 적어도 하나를 포함할 수 있다. 상기 칼코겐 화합물은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 상기 가변 저항층들(270)은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상기 가변 저항층들(270)를 위한 칼코겐 화합물은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한가지를 포함할 수 있다. 또는, 상기 가변 저항층들(270)는 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
상기 수직 전극들(280)은 도전성 물질(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드)을 포함할 수 있다. 일 예로 상기 수직 전극들(280)은 TiN, Wn, Pt, Au, 및 W 중 적어도 하나를 포함할 수 있다.
상기 가변 저항층들(270)이 증착 기술을 사용하여 형성될 경우, 상기 가변 저항층들(270)은 상기 제 1 불순물 영역들(131)을 덮을 수 있다. 따라서, 상기 수직 전극들(280)을 형성하기 전에, 상기 제 1 불순물 영역들(131)을 노출하도록 상기 가변 저항층들(270)의 바닥면을 식각하는 이방성 식각 공정이 더 실시될 수 있다.
도 12, 도 13a 및 도 13b를 참조하여, 상기 적층 구조체(200)를 패터닝하여, 상기 제 2 불순물 영역들(132)을 노출시키는 제 2 트렌치들(310)을 형성할 수 있다. 도 13a 및 도 13b는 각각 도 12의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 제 2 트렌치들(310)을 형성하는 단계는 상기 수직 전극들(280)이 형성된 결과물을 덮는 캐핑 마스크 패턴(300)을 형성한 후, 이를 식각 마스크로 사용하여 상기 적층 구조체(200)를 이방적으로 식각하는 단계를 포함할 수 있다. 상기 제 2 트렌치들(310) 각각은 상기 소자 분리막들(110)을 가로지르도록 형성될 수 있다. 상기 제 2 트렌치들(310)에 의해 상기 희생막들(220) 및 상기 주형막들(230)의 측벽들이 노출될 수 있다.
도 14, 도 15a 및 도 15b를 참조하여, 상기 제 2 트렌치들(310)에 의하여 노출된 상기 희생막들(220)을 선택적으로 제거하여 상기 주형막들(230) 사이에 리세스 영역들(320)을 형성할 수 있다. 도 15a 및 도 15b는 각각 도 14의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 리세스 영역들(320)은 상기 제 1 매립막들(250) 및 상기 가변 저항층들(270)의 외측벽을 노출시키도록 형성될 수 있다.
도 16, 도 17a 및 도 17b를 참조하여, 상기 리세스 영역들(320)을 채우는 수평 전극들(330)을 형성할 수 있다. 도 17a 및 도 17b는 각각 도 16의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 수평 전극들(330)은 도 1의 워드라인들(WL) 및 선택 라인(SL)에 해당할 수 있다. 상기 수평 전극들(330)을 형성하는 단계는 상기 리세스 영역들(320)을 채우는 도전막을 형성하는 단계 및 상기 제 2 트렌치들(310)로부터 상기 도전막을 제거하여 상기 도전막을 상기 리세스 영역들(320)의 내부 공간으로 국소화시키는 단계를 포함할 수 있다. 상기 도전막은 상기 제 2 트렌치들(310)를 완전히 채우지 않고, 상기 제 2 트렌치들(310)의 내벽을 콘포말하게 덮도록 형성될 수 있다. 이 경우, 상기 도전막을 제거하는 단계는 등방성 식각 공정(예를 들면, 습식 식각 공정)을 통해 수행될 수 있다. 상기 수평 전극들(330)은 도전성 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 수평 전극들(330)은 도핑된 반도체, 금속 물질 또는 금속 질화물 중의 적어도 하나로 형성될 수 있다. 일 예로 상기 수평 전극들(330)은 TiN, Wn, Pt, Au, 및 W 중 적어도 하나를 포함할 수 있다.
다른 실시예에 있어서, 도 6 및 도 7을 참조하여 설명된 상기 희생막들(220) 대신에 도전막들이 형성되는 경우, 상기 리세스 영역들(320)의 형성 및 상기 리세스 영역들(320)을 채우는 도전막들의 형성 공정은 생략될 수 있다.
도 18, 도 19a 및 도 19b를 참조하여, 상기 제 2 트렌치들(310)에 의하여 노출된 상기 주형막들(230)이 선택적으로 제거될 수 있다. 도 19a 및 도 19b는 각각 도 18의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 주형막들(230)의 제거에 의하여 상기 가변 저항층들(270)의 측벽이 노출될 수 있다. 일 실시예에 있어서, 상기 주형막들(230)의 제거 시, 상기 제 1 매립막들(250)이 함께 제거될 수 있다. 즉, 상기 제 1 매립막들(250)은 상기 주형막들(230)과 식각 선택성이 없는 물질로 형성될 수 있고, 상기 주형막들(230)의 제거 시에 함께 제거될 수 있다. 일 예로, 상기 제 1 매립막들(250) 및 상기 주형막들(230)은 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 주형막들(230) 및 상기 제 1 매립막들(250)의 제거에 의하여 상기 가변 저항층들(270)의 외측벽 중 상기 수평 전극들(330)에 의하여 덮이지 않은 부분이 노출될 수 있다.
도 20, 도 21a 및 도 21b를 참조하여, 상기 가변 저항층들(270)의 외측벽 중 상기 수평 전극들(330)에 의하여 덮이지 않은 부분이 식각될 수 있다. 도 21a 및 도 21b는 각각 도 20의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 가변 저항층들(270)의 식각 공정에 의하여 상기 수평 전극들(330)과 상기 수직 전극들(280) 사이에 개재된 가변 저항 패턴들(271)이 형성될 수 있다. 상기 식각 공정은 상기 제 2 트렌치들(310)을 통한 건식 및/또는 습식 식각 공정일 수 있다. 일 예로, 상기 식각 공정은 상기 가변 저항층들(270)에 대하여 식각 선택성이 있는 물질로 수행될 수 있다. 상기 식각 공정은 상기 가변 저항층들(270)이 상기 기판(100)에 수직한 방향으로 이격된 가변 저항층들(270)로 분리되어 상기 수직 전극들(280)의 측벽을 노출할 때까지 수행될 수 있다. 상기 가변 저항 패턴들(271)의 형태는 이하 도 28 및 도 31을 참조하여 보다 자세히 설명된다.
도 22, 도 23a 및 도 23b를 참조하여, 상기 가변 저항 패턴들(271)이 형성된 결과물 상에, 상기 제 2 트렌치들(310)을 채우는 분리 절연막(255)이 형성될 수 있다. 도 23a 및 도 23b는 각각 도 22의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 분리 절연막(255)은 상기 제 2 트렌치들(310)을 채우고, 상기 수평 전극들(330) 사이의 영역 및 상기 노출된 수직 전극들(280)의 측벽을 덮도록 연장될 수 있다. 일 예로, 상기 분리 절연막(255)은 에스오지 물질들 또는 실리콘 산화물 중의 적어도 하나를 포함할 수 있다. 일 예로, 상기 분리 절연막(255)의 유전 상수는 상기 가변 저항 패턴들(271)의 유전 상수보다 작을 수 있다.
도 24, 도 25a 및 도 25b를 참조하여, 상기 분리 절연막(255)을 관통하여 상기 제 2 불순물 영역들(132) 각각과 접속하는 플러그들(350)이 형성될 수 있다. 도 25a 및 도 25b는 각각 도 24의 I-I'선 및 II-II'선에 따른 단면도들이다. 일 예로, 상기 플러그들(350)은 도 1을 참조하여 설명된 상기 비트라인 플러그(BLP)로 사용될 수 있다. 일 예로, 상기 플러그들(350)은 상기 수평 전극들(330)과 상기 분리 절연막(255)에 의하여 이격되도록 형성될 수 있다. 다른 실시예에 있어서, 상기 분리 절연막(255)은 상기 제 2 트렌치들(310)의 일부를 채우도록 형성되고, 상기 제 2 플러그들은(350)은 상기 분리 절연막(255)에 의하여 채워지지 않은 상기 제 2 트렌치들(310)을 채우도록 형성될 수 있다. 상기 플러그들(350)은 도전성 물질(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드)을 포함할 수 있다. 일 예로 상기 플러그들(350)은 TiN, Wn, Pt, Au, 및 W 중 적어도 하나를 포함할 수 있다. 상기 플러그들(350)의 단면은 사각형으로 도시되었으나, 이에 한정되지 않고 원형 또는 타원형 등 다양한 형태로 변형될 수 있다.
도 26, 도 27a 및 도 27b를 참조하여, 상기 플러그들(350) 상에 상부 배선들(360)을 형성할 수 있다. 도 27a 및 도 27b는 각각 도 26의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 상부 배선들(360)은 상기 수평 전극들(330)을 가로지르도록 형성될 수 있으며, 그 각각은 그 아래에 배치되는 복수의 상기 플러그들(350)을 연결할 수 있다. 상기 상부 배선들(360)은 도전성 물질(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드)을 포함할 수 있다. 일 예로 상기 상부 배선들(360)은 텅스텐을 포함할 수 있다. 일 실시예에 있어서, 상기 상부 배선들(360)은 도 1을 참조하여 설명된 상기 비트라인(BL)으로 사용될 수 있다.
도 28 내지 도 31은 도 27b의 A 영역의 확대도들이다. 상기 수평 전극들(330) 중 최하층은 도 1의 선택 라인(SL)으로 사용될 수 있다. 상기 선택 라인(SL)은 그 아래의 상기 게이트 절연막(210), 상기 제 1 및 제 2 불순물 영역들(131, 132)과 함께 선택 트랜지스터(SST)를 구성할 수 있다. 상기 가변 저항 패턴들(271) 중 최하층은 상기 선택 라인(SL)의 측벽과 접하고 상기 제 1 불순물 영역들(131) 상으로 연장될 수 있다. 상기 수직 전극들(280)은 상기 가변 저항 패턴들(271) 상의 제 1 수직 전극들(282) 및 상기 제 1 수직 전극들(282) 및 상기 가변 저항 패턴들(271)을 관통하여 상기 제 1 불순물 영역들(131)과 접속하는 제 2 수직 전극들(281)을 포함할 수 있다. 일 예로, 수직 홀들의 일부를 채우는 상기 제 1 수직 전극들(282)을 형성한 후, 이를 식각 마스크로 상기 가변 저항 패턴들(271)의 하면을 제거한 후, 상기 수직 홀들을 완전히 채우고 상기 제 1 불순물 영역들(131)과 접속하는 제 2 수직 전극들(281)을 형성할 수 있다.
상기 가변 저항 패턴들(271)은 상기 분리 절연막(255)에 의하여 상기 기판(100)의 상면에 수직한 방향으로 상호 이격될 수 있다. 상기 분리 절연막(255)은 상기 수직 전극들(280)과 접촉할 수 있다. 상기 가변 저항 패턴들(271)은 도 20, 도 21a 및 도 21b를 참조하여 설명된 식각 공정의 방식에 따라 다양한 형태를 가질 수 있다. 일 예로, 상기 가변 저항 패턴들(271)은 도 28에 도시된 바와 같이, 수직적 관점에서 상기 수평 전극들(330) 사이로 연장되는 테일들(tails, TA)을 포함할 수 있다. 다른 실시예에 있어서, 상기 가변 저항 패턴들(271)은 도 29에 도시된 바와 같이 상면 및 하면이 함몰된 함몰부들(GR)을 포함할 수 있다.
일 실시예에 있어서, 상기 분리 절연막(255) 및 상기 수평 전극들(330)은 도 29에 도시된 바와 같이 제 1 절연막(256)에 의하여 상기 플러그들(350)과 이격될 수 있다. 일 예로, 도 24의 상기 수직 전극들(280)을 형성하기 이전에, 상기 제 2 트렌치들(310) 내의 상기 분리 절연막(255)의 일부를 제거한 후, 상기 제 1 절연막(256)을 형성할 수 있다. 상기 제 1 절연막(256)이 상기 제 2 불순물 영역들(132)을 덮는 경우, 상기 제 1 절연막(256)의 바닥면을 제거하여 상기 제 2 불순물 영역들(132)을 노출하는 공정을 더 수행할 수 있다. 상기 제 1 절연막(256)은 실리콘 산화막 또는 실리콘 산화질화막일 수 있다. 일 실시예에 있어서, 상기 수직 전극들(280)의 측벽은 도 30에 도시된 바와 같이 함몰부들(VR)을 포함할 수 있고, 상기 분리 절연막(255)은 상기 함몰부들(VR)을 채우도록 연장될 수 있다. 일 실시예에 있어서, 상기 가변 저항 패턴들(271)과 상기 수직 전극들(280) 사이에 도 31에 도시된 바와 같이 보호 절연막(257)이 제공될 수 있고, 상기 보호 절연막은 상기 분리 절연막(255)과 접할 수 있다. 일 예로, 상기 보호 절연막(257)은 상기 가변 저항 패턴들(271)과 식각 선택성이 있는 물질로 형성될 수 있다.
이상, 상기 가변 저항 패턴들(271) 및 그에 인접한 절연막들의 다양한 구성 및 형태를 예시하였으나, 이와 같은 구성 및 형태는 본 발명의 사상 내에서 다양하게 변형될 수 있다.
도 32는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이 영역을 개략적으로 도시하는 사시도이다. 도 33은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이 영역의 배선 구조를 개략적으로 설명하기 위한 도면이다.
도 1 및 도 32를 참조하여, 도 1의 상기 비트라인들(BL)로 기능하는 복수의 상부 배선들(360)이 기판(100) 상에 배치된다. 상기 기판(100)은 상기 상부 배선들(360)에 평행한 복수의 활성 영역들(120)을 가질 수 있다. 상기 활성 영역들(120)은 상기 기판(100)의 상부에 형성되는 복수의 소자 분리막들(110)에 의해 정의될 수 있다. 상기 활성 영역들(120) 각각에는, 상기 상부 배선(360)에 평행한 방향을 따라 일렬로 배열되는 복수의 불순물 영역들(130)이 형성된다. 상기 불순물 영역들(130)은 서로 이격되어 채널 영역들을 정의할 수 있다. 상기 불순물 영역들(130)은 복수의 제 1 불순물 영역들(131) 및 복수의 제 2 불순물 영역들(132)을 포함할 수 있으며, 상기 제 1 불순물 영역들(131) 및 상기 제 2 불순물 영역들(132)은 서로 교대로 배열될 수 있다. 상기 제 1 불순물 영역들(131)각각에 접속하는 수직 전극들(280, VE)이 제공될 수 있다. 상기 제 2 불순물 영역들(132)각각에 접속하는 플러그들(350)이 제공될 수 있다. 상기 플러그들은 도 1의 비트라인 플러그들(BLP)로 기능할 수 있다. 상기 수직 전극들(280) 및 상기 플러그들(350)은 상기 기판(100) 상에 y 방향을 따라 교대로 배치될 수 있다.
상기 채널 영역들 상에는 상기 소자 분리막들(110)을 가로지르는 복수의 수평 전극들(330)이 배치될 수 있다. 상기 수평 전극들(330)은 도 1의 상기 워드라인들(WL) 및 상기 선택 라인들(SL)로서 기능할 수 있다. 일 실시예 있어서, 상기 수평 전극들(330) 중의 최하층(330a)은 도 1의 상기 선택 라인들(SL)로서 기능하고, 나머지는 상기 워드라인들(WL)로 기능할 수 있다.
상기 수평 전극들(330)과 상기 수직 전극들(280) 사이에 가변 저항 패턴들(271, ME)이 제공될 수 있다. 상기 가변 저항 패턴들(271)은 메모리 소자의 메모리 요소로 기능할 수 있다. 상기 가변 저항 패턴들(271)은 상기 기판(100)의 상면에 수직한 방향으로 상호 이격될 수 있다. 상기 수평 전극들(330)은 하나의 상기 수직 전극(280)을 사이에 두고 상호 이격되고 상기 기판(100)의 상면으로부터 동일한 높이를 갖는 제 1 워드라인들(WL1) 및 제 2 워드라인들(WL2)을 포함할 수 있다. 상기 제 1 워드라인들(WL1)과 상기 수직 전극들(280) 사이의 제 1 가변 저항 패턴들(ME1)은 상기 제 2 워드라인들(WL2)과 상기 수직 전극들(280) 사이의 제 2 가변 저항 패턴들(ME2)과 수평적으로 분리될 수 있다. 상기 제 1 및 제 2 가변 저항 패턴들(ME1, ME2)은 서로 다른 데이터 저장소들로서 기능하여 데이터 교란문제를 해결할 수 있다. 일 예로, 상기 제 1 가변 저항 패턴들(ME1)은 상기 수직 전극들(280)의 일측벽을 덮고, 상기 제 2 가변 저항 패턴들(ME2)은 상기 제 1 가변 저항 패턴들(ME1)과 이격되어 상기 수직 전극들(280)의 타측벽을 덮을 수 있다. 이와 같이 상기 수직적 및 수평적으로 분리된 상기 가변 저항 패턴들에 의하여 가변 저항 메모리 소자의 항복 전압이 증가될 수 있다.
도 33은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이 영역의 배선 구조를 개략적으로 설명하기 위한 도면들이다. 일 실시예에 있어서, 상기 수직 전극들(VE)을 사이에 두고 최인접한 한 쌍의 워드라인들(WL)은 서로 다른 워드라인 드라이버들에 연결될 수 있다. 일 예로, 홀수열의 워드라인들은 제 1 워드라인 드라이버들(WLD21-24)에 연결될 수 있고 짝수열의 워드라인들은 제 2 워드라인 드라이버들(WLD11-WLD14)에 연결될 수 있다. 상기 수직 전극들(VE)을 사이에 두고 최인접한 한 쌍의 선택 라인들(SL)은 하나의 선택 라인 드라이버들(SSD1-SSD4)에 연결될 수 있다. 상기 선택 라인 드라이버들(SSD1-SSD4)은 독립적으로 동작하도록 구성될 수 있다.
도 34 내지 도 36을 참조하여, 본 발명의 다른 실시예에 다른 가변 저항 메모리 소자의 제조 방법이 설명된다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 34, 도 35a 및 도 35b를 참조하여, 도 10 및 도 11을 참조하여 설명된 결과물로부터 상기 제 1 매립막들(250)이 제거될 수 있다. 도 35a 및 도 35b는 각각 도 34의 I-I'선 및 II-II'선에 따른 단면도들이다. 상기 제 1 매립막들(250)을 선택적으로 제거하여 상기 제 1 트렌치들(240)을 통해 상기 가변 저항층들(270)의 측벽들을 노출시킬 수 있다. 그 후, 상기 가변 저항층들(270)의 상기 노출된 측벽들을 식각하여 상기 수직 전극들(280)의 측벽들을 노출시킬 수 있다. 이에 따라, 상기 가변 저항층들(270) 각각은 상기 제 1 트렌치들(240)에 의해 수평적으로 분리된 예비 가변 저항 패턴들(272)이 될 수 있다.
도 36, 도 37a 및 도 37b를 참조하여, 상기 예비 가변 저항 패턴들(272)이 형성된 결과물 상에, 상기 제 1 트렌치들(240)을 채우는 제 2 매립막들(264)이 형성될 수 있다. 일 예로, 상기 제 2 매립막들(264)은 상기 주형막들(230) 및 상기 희생막들(220)과 식각 선택성이 있는 물질로 형성될 수 있다. 이하, 도 12 내지 도 27을 참조하여 설명된 공정들과 실질적으로 동일한 공정이 수행될 수 있다. 본 실시예에 있어서, 도 18 및 도 19를 참조하여 설명된 상기 주형막들(230)의 제거 시에, 상기 제 2 매립막들(264)은 제거되지 않을 수 있다. 상기 예비 가변 저항 패턴들(272)은 도 20 및 도 21을 참조하여 설명된 공정에 의하여 상기 기판(100)의 상면에 수직한 방향으로 상호 이격되는 가변 저항 패턴들(271)로 분리될 수 있다. 따라서, 본 실시예에 의한 가변 저항 패턴들의 최종 결과물의 형상은 도 32에 도시된 가변 저항 패턴들(271)과 실질적으로 동일할 수 있다.
도 38 내지 도 40은 본 발명의 다른 실시예들에 따른 가변 저항 메모리 소자의 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다. 본 실시예들에 있어서 상기 선택 라인들(SL)은 상기 워드라인들(WL)과 별개로 형성될 수 있다.
도 38을 참조하여, 수평 전극들(330)과 상기 기판 사이에 소자 분리막들(110)에 의하여 정의된 활성 영역들(AP)이 제공될 수 있다. 상기 활성 영역들(AP)은 제 1 층간 절연막(3)에 의하여 상기 기판(100)과 절연될 수 있다. 상기 활성 영역들(AP) 상에 선택 트랜지스터들(SST)이 제공될 수 있다. 상기 선택 트랜지스터들(ST)은 게이트 전극으로 기능하는 선택 라인들(SL) 및 게이트 절연막(210), 제 1 및 제 2 불순물 영역들(131, 132)을 포함할 수 있다. 상기 선택 라인들(SL)과 상기 기판(100) 사이에 배선들(361)이 제공될 수 있다. 일 예로, 상기 배선들(361)은 도 1의 비트라인들(BL)일 수 있다. 상기 배선들(361)은 상기 제 1 층간 절연막(3)에 의하여 상기 기판(100)과 절연되고, 제 2 층간 절연막(7)에 의하여 상기 활성 영역들(AP)과 절연될 수 있다. 상기 제 1 불순물 영역들(131)은 제 3 층간 절연막(25)을 관통하는 제 1 콘택 플러그들(27) 및 그 위의 제 1 도전성 패드들(29a)에 의하여 상기 수직 전극들(280)과 전기적으로 연결될 수 있다. 상기 제 2 불순물 영역들(132)은 상기 제 2 층간 절연막(7)을 관통하는 제 2 콘택 플러그들(28)에 의하여 상기 배선들(361)과 전기적으로 연결될 수 있다.
도 39에 도시된 바와 같이, 상기 선택 라인들(SL)은 상기 수평 전극들(330) 상에 형성될 수 있다. 상기 제 1 콘택 플러그들(27)은 상기 제 1 불순물 영역들(131)과 상기 수직 전극들(280)을 전기적으로 연결할 수 있고, 상기 제 2 콘택 플러그들(28)은 상기 선택 라인들(SL) 상에 형성된 상기 배선들(361)과 상기 제 2 불순물 영역들(132)을 전기적으로 연결할 수 있다.
도 40에 도시된 바와 같이, 상기 배선들(361)은 상기 수평 전극들(330) 상에 형성되고, 상기 선택 라인들(SL)은 상기 기판(100)과 상기 수평 전극들(330) 사이에 형성될 수 있다. 상기 기판(100)에 형성된 제 2 불순물 영역들(132)은 상기 제 3 층간 절연막(25)을 관통하는 상기 제 2 콘택 플러그들(28), 상기 제 2 콘택 플러그들(28) 상의 제 2 도전성 패드들(29b) 및 상기 분리 절연막(255)을 관통하는 제 2 플러그들(350)을 통하여 상기 배선들(361)과 전기적으로 연결될 수 있다. 상기 기판(100)에 형성된 제 1 불순물 영역들(131)은 상기 제 1 콘택 플러그들(27) 및 상기 제 1 도전성 패드들(29a)을 통하여 상기 수직 전극들(280)과 전기적으로 연결될 수 있다.
도 41 및 도 42는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 41을 참조하면, 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 42를 참조하면, 본 발명의 실시예들에 따른 가변 저항 메모리 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함할 수 있다.
상술된 실시예들에서 개시된 가변 저항 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 가변 저항 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자가 실장된 패키지는 상기 가변 저항 메모리 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막들
120: 활성 영역 130: 불순물 영역들
210: 게이트 절연막 220: 희생막
230: 주형막 240: 제 1 트렌치
250: 제 1 매립막 260: 수직 홀
270: 가변 저항층 280: 수직 전극들
255: 분리 절연막 350: 플러그들
120: 활성 영역 130: 불순물 영역들
210: 게이트 절연막 220: 희생막
230: 주형막 240: 제 1 트렌치
250: 제 1 매립막 260: 수직 홀
270: 가변 저항층 280: 수직 전극들
255: 분리 절연막 350: 플러그들
Claims (10)
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- 기판 상에 제 1 막들 및 제 2 막들이 교대로 적층된 적층 구조체를 형성하는 것;
상기 적층 구조체를 관통하고 가변 저항층 및 수직 전극을 포함하는 수직 구조체들을 형성하는 것;
상기 적층 구조체를 관통하는 제 1 트렌치를 형성하는 것;
상기 제 1 트렌치에 의하여 노출된 상기 제 2 막들을 제거하여 상기 가변 저항층을 노출시키는 제 1 리세스 영역들을 형성하는 것;
상기 제 1 리세스 영역들 내에 상기 가변 저항층과 접하는 수평 전극들을 형성하는 것;
상기 제 1 막들을 선택적으로 제거하여 상기 수평 전극들 사이에 제공되고 상기 가변 저항층을 노출하는 제 2 리세스 영역들을 형성하는 것;
상기 제 2 리세스 영역들에 의하여 노출된 상기 가변 저항층을 식각하여 상기 기판에 수직한 방향으로 분리된 가변 저항 패턴들을 형성하는 것; 및
상기 제 2 리세스 영역들을 채우는 분리 절연막을 형성하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 8 항에 있어서,
상기 수직 구조체들을 형성하는 것은:
상기 적층 구조체를 관통하는 제 2 트렌치를 형성하는 것;
상기 제 2 트렌치를 채우는 제 1 매립막을 형성하는 것;
상기 제 1 매립막을 관통하는 관통홀들을 형성하는 것; 및
상기 관통홀들 내에 차례로 상기 가변 저항층 및 상기 수직 전극을 형성하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 매립막은 상기 분리 절연막과 동일한 물질을 포함하고,
상기 제 1 매립막은 상기 제 1 트렌치에 의하여 노출된 상기 제 2 막들을 제거할 때 함께 제거되는 가변 저항 메모리 소자의 제조 방법.
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