KR20210081735A - 메모리 소자 및 이의 제조 방법 - Google Patents

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KR20210081735A
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김용석
김현철
사토루 야마다
유성원
홍재호
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Abstract

메모리 소자는, 기판 상부에 제1 도전형의 불순물이 도핑된 소오스 영역이 구비된다. 상기 소오스 영역과 접하고, 상기 기판 상면에 수직한 수직 방향으로 각각 연장된 채널들이 구비된다. 상기 채널들을 둘러싸는 게이트 절연막 패턴이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에, 상기 기판 상면과 수평한 제1 방향으로 연장되는 선택 게이트 패턴들이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에 제1 게이트 패턴이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에, 상기 기판 상면과 수평한 방향으로 연장되는 제2 게이트 패턴들이 구비된다. 상기 채널들 상에 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 드레인 영역이 구비된다. 상기 선택 게이트 패턴들, 제1 게이트 패턴 및 제2 게이트 패턴들은 서로 상기 수직 방향으로 이격되게 배치된다.

Description

메모리 소자 및 이의 제조 방법{A VERTICAL MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 메모리 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 간단한 구조를 갖는 수직 채널 메모리 소자 및 이의 제조 방법에 관한 것이다.
디램 소자는 하나의 트랜지스터와 하나의 커패시터를 단위 셀 구조로하고 있다. 그러나, 디램이 고도로 집적화됨에 따라, 단위 셀 내의 커패시터의 축적 용량의 한계 및 누설 전류 등의 문제가 발생된다. 따라서, 커패시터가 요구되지 않는 메모리 소자의 개발이 요구된다. 또한, 고집적화를 위하여, 수직 채널에 메모리 셀이 형성되는 수직 채널 메모리 소자가 요구된다.
본 발명의 과제는 고집적화된 메모리 소자를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 메모리 소자는, 기판 상부에 제1 도전형의 불순물이 도핑된 소오스 영역이 구비된다. 상기 소오스 영역과 접하고, 상기 기판 상면에 수직한 수직 방향으로 각각 연장된 채널들이 구비된다. 상기 채널들을 둘러싸는 게이트 절연막 패턴이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에, 상기 기판 상면과 수평한 제1 방향으로 연장되는 선택 게이트 패턴들이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에 제1 게이트 패턴이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에, 상기 기판 상면과 수평한 연장되는 제2 게이트 패턴들이 구비된다. 상기 채널들 상에 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 드레인 영역이 구비된다. 상기 선택 게이트 패턴들, 제1 게이트 패턴 및 제2 게이트 패턴들은 서로 상기 수직 방향으로 이격되게 배치된다. 상기 소오스 영역 및 상기 제1 게이트 패턴 중 적어도 하나는 공통의 적어도 하나는 플레이트 형상을 가져서 공통의 전극으로 제공될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 메모리 소자는, 기판 상부에 제1 도전형의 불순물이 도핑된 소오스 영역이 구비된다. 상기 소오스 영역과 접하고, 상기 기판 상면에 수직한 수직 방향으로 각각 연장되고, 상기 기판 상면에 수평하면서 서로 수직한 제1 및 제2 방향으로 각각 나란하게 배치되는 복수의 채널들이 구비된다. 상기 채널들을 둘러싸는 게이트 절연막 패턴이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에, 상기 제1 방향으로 배치되는 채널들을 둘러싸면서 상기 제1 방향으로 연장되는 복수의 선택 게이트 패턴들이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에 제1 게이트 패턴이 구비된다. 상기 채널들의 측벽의 게이트 절연막 패턴 상에, 상기 제1 방향으로 배치되는 채널들을 둘러싸면서 상기 제1 방향으로 연장되는 복수의 제2 게이트 패턴들이 구비된다. 상기 채널들 상에 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 드레인 영역을 포함한다. 상기 드레인 영역의 상부면과 전기적으로 연결되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인을 포함한다. 상기 선택 게이트 패턴들, 제1 게이트 패턴 및 제2 게이트 패턴들은 서로 상기 수직 방향으로 이격되게 배치된다. 상기 제1 게이트 패턴은 상기 제1 방향 및 제2 방향에 배치되는 복수의 채널들을 둘러싸고, 각 채널들 상에서 공통의 게이트로 사용된다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 메모리 소자는, 기판 상부에 제1 도전형의 불순물이 도핑된 소오스 영역이 구비된다. 상기 소오스 영역과 접하고, 상기 기판 상면에 수직한 수직 방향으로 각각 연장된 복수의 채널들이 구비된다. 상기 채널들의 측벽 상에, 선택 게이트 패턴들이 구비된다. 상기 채널들의 측벽 상에, 공통으로 제공되는 제1 게이트 패턴이 구비된다. 상기 채널들의 측벽 상에 제2 게이트 패턴들이 구비된다. 상기 채널들 상에 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 드레인 영역이 포함된다.
상기 메모리 소자의 단위 셀은 기판 표면으로부터 수직 방향으로 돌출되는 채널 상에 형성될 수 있다. 따라서, 상기 메모리 소자의 집적도가 높아질 수 있다. 또한, 상기 단위 셀 내에 포함되는 제1 및 제2 트랜지스터들의 게이트 패턴들 중 적어도 하나가 이웃 셀들과 서로 공유되도록 하나의 넓은 패턴 형상을 가질 수 있다. 따라서, 상기 메모리 소자의 제조 공정이 간단해질 수 있다. 또한, 상기 단위 셀에 포함되는 트랜지스터의 채널들은 도핑되지 않으므로, 도핑에 의한 공정 산포가 감소될 수 있다.
도 1 내지 4는 예시적인 실시예들에 따른 메모리 소자를 설명하기 위한 단면도, 평면도 및 사시도들이다.
도 5는 예시적인 실시예들에 따른 메모리 소자의 단위 셀들의 회로도이다.
도 6은 단위 셀에서 비트 라인의 I-V 커브를 나타낸다.
도 7은 단위 셀에 데이터 0이 기록되었을 때 채널 위치별 에너지 밴드를 나타낸다.
도 8은 단위 셀에 데이터 1이 기록되었을 때 채널 위치별 에너지 밴드를 나타낸다.
도 9는 메모리 소자의 각 동작에 따른 인가 전압 및 전류를 나타내는 타이밍도이다.
도 10 내지 도 29는 예시적인 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 30a 및 도 30b는 각각 예시적인 실시예들에 따른 적층형 메모리 소자를 나타내는 단면도들이다.
도 31 내지 도 35는 예시적인 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 36 및 도 37은 예시적인 실시예들에 따른 메모리 소자를 설명하기 위한 단면도들이다.
도 38은 예시적인 실시예들에 따른 메모리 소자의 메모리 셀들의 회로도이다.
도 39 및 도 40은 예시적인 실시예들에 따른 메모리 소자를 설명하기 위한 단면도들이다.
도 41 내지 도 45는 각각 예시적인 실시예들에 따른 메모리 소자들을 설명하기 위한 회로도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 메모리 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
이하에서, 기판 상면과 수직한 방향을 수직 방향이라 한다. 상기 기판 상면과 평행한 일 방향을 제1 방향이라고 하고, 상기 기판 상면과 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 한다.
도 1 내지 4는 예시적인 실시예들에 따른 메모리 소자를 설명하기 위한 단면도, 평면도 및 사시도들이다. 도 5는 예시적인 실시예들에 따른 메모리 소자의 단위 셀들의 회로도이다.
도 1은 단면도이고, 도 2는 평면도이고, 도 3은 사시도이다. 도 4는 일부 구성요소를 나타내는 사시도이다.
도 1 내지 도 5를 참조하면, 상기 메모리 소자는 셀 영역의 기판(100) 상에 단위 셀들이 어레이 형태로 배치될 수 있다.
각 단위 셀에는 공통 소오스 영역(102), 선택 트랜지스터(20), 제1 트랜지스터(22), 제2 트랜지스터(24) 및 드레인 영역(136)이 포함될 수 있다. 상기 단위 셀에 포함되는 각 구성요소들은 상기 수직 방향으로 배치될 수 있다.
상기 제1 트랜지스터(22) 및 제2 트랜지스터(24)는 서로 이웃하게 배치되며, 채널 영역에서 에너지 베리어를 가질 수 있다. 상기 제1 및 제2 트랜지스터(22, 24)의 게이트 패턴들 중 어느 하나는 패터닝되지 않은 형상을 가짐으로써 셀 영역 내에 형성되는 다른 단위 셀들과 공유하는 공통의 게이트 패턴으로 제공될 수 있다.
상기 메모리 소자는, 상기 기판(100) 상부에 상기 공통 소오스 영역(102)이 구비될 수 있다. 상기 공통 소오스 영역(102)의 기판(100) 상에 채널 구조물(138)이 구비되고, 상기 채널 구조물(138) 측벽 상에는 상기 수직 방향으로 서로 이격되도록 선택 게이트 패턴(108a), 제1 게이트 패턴(114) 및 제2 게이트 패턴(118)이 구비될 수 있다. 상기 채널 구조물(138)의 상부면과 전기적으로 연결되는 비트 라인 구조물(154)이 구비될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 공통 소오스 영역(102)은 상기 기판(100) 상부에 제1 도전형의 불순물이 도핑된 형상을 가질 수 있다. 예를들어, 상기 제1 도전형은 N형일 수 있다. 상기 기판(100)의 상부면은 상기 공통 소오스 영역(102)에 해당될 수 있다.
예시적인 실시예에서, 상기 공통 소오스 영역(102)은 상기 셀 영역의 기판(100) 상부 전체에 형성될 수 있다. 즉, 상기 공통 소오스 영역(102)은 하나의 플레이트 형상을 가질 수 있다. 따라서, 상기 셀 영역의 기판(100) 내에 소자 분리 패턴이 형성되지 않을 수 있다. 상기 공통 소오스 영역(102)은 상기 셀 영역의 기판(100) 상에 형성되는 모든 단위 셀들의 공통의 소오스로 제공될 수 있다.
일부 예시적인 실시예에서, 상기 공통 소오스 영역(102)은 제1 방향 또는 제2 방향으로 연장되는 라인 형상을 갖도록 형성될 수도 있다. 이 경우, 상기 공통 소오스 영역(102) 사이의 기판(100)에 소자 분리 패턴이 구비될 수도 있다.
상기 기판(100) 상에 하부 희생막(104)이 구비될 수 있다. 상기 하부 희생막(104) 상에는 제1 층간 절연막(106)이 구비될 수 있다.
상기 하부 희생막(104)은 상기 하부 희생막(104)은 실리콘 산화막과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 희생막(104)은 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다. 상기 제1 층간 절연막(106)은 실리콘 산화물을 포함할 수 있다. 이하에서 설명하는 각 층간 절연막들은 실리콘 산화물을 포함할 수 있다.
상기 제1 층간 절연막(106) 상에 상기 선택 게이트 패턴들(108a)이 구비될 수 있다. 따라서, 상기 선택 게이트 패턴들(108a)은 상기 기판(100) 상부면과 상기 수직 방향으로 이격될 수 있다. 상기 선택 게이트 패턴들(108a)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 상기 선택 게이트 패턴들(108a)은 상기 제2 방향으로 서로 이격되면서 배치될 수 있다.
각각의 상기 선택 게이트 패턴(108a)은 상기 선택 트랜지스터(20)의 게이트 전극으로 제공될 수 있다.
동작 속도를 빠르게 하기 위하여, 상기 선택 게이트 패턴들(108a)은 저저항을 갖는 것이 바람직할 수 있다. 예시적인 실시예에서, 상기 선택 게이트 패턴들(108a)은 불순물이 도핑된 폴리실리콘 물질을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 선택 게이트 패턴들(108a)은 상기 폴리실리콘보다 낮은 저항을 갖는 금속 물질을 포함할 수 있다.
상기 선택 게이트 패턴들(108a) 사이를 채우면서, 상기 제1 층간 절연막(106)과 상기 선택 게이트 패턴(108a) 상에 제2 층간 절연막(112)이 구비될 수 있다. 상기 제2 층간 절연막(112)의 상부면은 평탄할 수 있다.
상기 제2 층간 절연막(112) 상에 상기 제1 게이트 패턴(114)이 구비될 수 있다. 상기 제1 게이트 패턴(114)은 상기 선택 게이트 패턴들(108a)과 상기 수직 방향으로 이격될 수 있다. 예시적인 실시예에서, 상기 제1 게이트 패턴(114)은 넓은 하나의 패턴 형상을 가질 수 있다. 즉, 상기 제1 게이트 패턴(114)은 하나의 플레이트 형상을 가질 수 있다. 따라서, 상기 제1 게이트 패턴(114)은 상기 제1 트랜지스터들(22)의 공통의 게이트 전극으로 제공될 수 있다.
예시적인 실시예에서, 상기 제1 트랜지스터들(22)은 전자 에너지 베리어 변조를 위한 트랜지스터로 제공될 수 있다. 이 경우, 상기 제1 트랜지스터(22)가 높은 에너지 베리어를 갖는 것이 바람직하며, 이를 위하여 상기 제1 게이트 패턴(114)은 높은 일함수를 가질 수 있다. 예시적인 실시예에서, 상기 제1 게이트 패턴(114)은 4.5eV 이상의 제1 일함수를 갖는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 게이트 패턴(114)은 P형 불순물이 도핑된 폴리실리콘 물질을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 제1 게이트 패턴(114)은 상기 제1 일함수를 갖는 금속 물질을 포함할 수 있다.
상기 제1 게이트 패턴(114) 상에 제3 층간 절연막(116)이 구비될 수 있다. 상기 제3 층간 절연막(116)의 상부면은 평탄할 수 있다.
상기 제3 층간 절연막(116) 상에 상기 제2 게이트 패턴들(118)이 구비될 수 있다. 상기 제2 게이트 패턴들(118)은 상기 제1 게이트 패턴(114)과 상기 수직 방향으로 이격될 수 있다. 예시적인 실시예에서, 상기 제2 게이트 패턴들(118)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 상기 제2 게이트 패턴들(118)은 상기 제2 방향으로 서로 이격되면서 배치될 수 있다. 따라서, 상기 제2 게이트 패턴(118)은 상기 선택 게이트 패턴(108a)과 서로 대향하도록 배치될 수 있다. 상기 제2 게이트 패턴(118)은 상기 제2 트랜지스터들(24)의 게이트 전극으로 제공될 수 있다.
예시적인 실시예에서, 상기 제2 트랜지스터들(24)은 홀 에너지 베리어의 변조를 위한 트랜지스터로 제공될 수 있다. 이 경우, 상기 제2 트랜지스터(24)가 낮은 에너지 베리어를 갖는 것이 바람직하며, 이를 위하여 상기 제2 게이트 패턴(118)은 상기 제1 일함수보다 낮은 제2 일함수를 가질 수 있다. 예시적인 실시예에서, 상기 제2 게이트 패턴(118)은 4.5eV 보다 낮은 도전 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 게이트 패턴(118)은 N형 불순물이 도핑된 폴리실리콘 물질을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 제2 게이트 패턴(118)은 상기 제2 일함수를 갖는 금속 물질을 포함할 수 있다.
상기 제2 게이트 패턴들(118) 사이를 채우도록 상기 제3 층간 절연막(116)과 상기 제2 게이트 패턴(118) 상에 제4 층간 절연막(122)이 구비될 수 있다. 상기 제4 층간 절연막(122)의 상부면은 평탄할 수 있다.
설명한 것과 같이, 상기 셀 영역의 기판(100) 상에는 하부 희생막(104), 제1 층간 절연막(106), 선택 게이트 패턴들(108a), 제2 층간 절연막(112), 제1 게이트 패턴(114), 제3 층간 절연막(116), 제2 게이트 패턴들 (118)및 제4 층간 절연막(122)을 포함하는 적층 구조물이 형성될 수 있다.
상기 적층 구조물을 관통하여 채널 구조물들(138)이 구비될 수 있다. 상기 각각의 채널 구조물(138)은 상기 적층 구조물을 관통하여 상기 공통 소오스 영역(102)을 노출하는 채널홀의 내부에 구비될 수 있다.
상기 채널 구조물(138)은 상기 제2 게이트 패턴(118), 제1 게이트 패턴(114), 선택 게이트 패턴(108a)과 하부 희생막(104), 제1 내지 제4 층간 절연막들(106, 112, 116, 122)을 관통하여 상기 기판(100)의 공통 소오스 영역(102)까지 연장될 수 있다. 상기 채널 구조물(138)은 필러 형상을 가질 수 있다.
상기 채널 구조물(138)은 상기 제2 게이트 패턴(118) 및 선택 게이트 패턴(108a)을 함께 관통하도록 형성될 수 있다. 상기 채널 구조물들(138)은 상기 제1 및 제2 방향을 따라 규칙적으로 배치될 수 있다.
상기 채널 구조물(138)은 채널(134), 상기 채널(134) 외측벽에 구비되는 게이트 절연막 패턴(132) 및 상기 채널(134) 상부에 구비되는 드레인 영역(136)을 포함할 수 있다.
상기 드레인 영역(136)은 채널(134)의 상부가 도핑되어 형성되므로, 상기 채널(134) 및 드레인 영역(136)은 동일한 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 채널(134) 및 드레인 영역(136)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 채널(134)은 필러 형상을 가질 수 있다. 일부 실시예에서, 상기 채널(134)은 실린더 형상을 가질 수 있고, 이 경우 상기 채널(134)의 내부 측벽에는 상기 채널(134)의 내부 공간을 채우는 매립 절연 패턴이 더 구비될 수 있다. 상기 채널(134)의 저면은 상기 공통 소오스 영역(102)과 접촉되고, 상기 채널(134)과 공통 소오스 영역(102)은 전기적으로 연결될 수 있다.
상기 게이트 절연막 패턴(132)의 제1 표면은 상기 채널(134)과 접촉될 수 있다. 또한, 상기 게이트 절연막 패턴(132)의 제2 표면은 상기 제2 게이트 패턴(118), 제1 게이트 패턴(114) 및 선택 게이트 패턴(108a)과 접촉할 수 있다.
따라서, 상기 채널(134), 게이트 절연막 패턴(132) 및 선택 게이트 패턴(108a)의 적층 구조는 상기 선택 트랜지스터(20)로 제공되고, 상기 채널(134), 게이트 절연막 패턴(132) 및 제1 게이트 패턴(114)의 적층 구조는 제1 트랜지스터(22)로 제공되고, 상기 채널(134), 게이트 절연막 패턴(132) 및 제2 게이트 패턴(118)의 적층 구조는 제2 트랜지스터(24)로 제공될 수 있다.
예시적인 실시예에서, 상기 채널(134)은 불순물이 도핑되지 않은 진성 반도체 물질(intrinsic semiconductor material)로 형성될 수 있다.
상기 드레인 영역(136)에는 상기 제1 도전형과 다른 제2 도전형이 도핑될 수 있다. 예를들어, 상기 제1 도전형은 P형일 수 있다.
상기 제4 층간 절연막(122) 및 상기 채널 구조물(138) 상에 제5 층간 절연막(140)이 구비될 수 있다.
상기 제5 층간 절연막(140)을 관통하여 상기 채널 구조물(138)의 드레인 영역(136)과 전기적으로 연결되는 상기 비트 라인 콘택(150)이 구비될 수 있다. 또한, 상기 비트 라인 콘택(150) 상에 상기 제2 방향으로 연장되는 비트 라인(152)이 구비될 수 있다. 즉, 상기 비트 라인(152)은 상기 제1 및 제2 게이트 패턴(114, 118)의 연장 방향과 수직한 방향으로 연장될 수 있다. 상기 비트 라인 구조물(154)은 상기 비트 라인 콘택(150) 및 비트 라인(152)을 포함할 수 있다.
상기 제5 층간 절연막(140) 상에, 상기 비트 라인들(152) 사이를 채우는 제6 층간 절연막(156)이 구비될 수 있다.
설명한 것과 같이, 상기 메모리 소자의 각 단위 셀에는 서로 에너지 베리어를 갖는 제1 트랜지스터(22) 및 제2 트랜지스터(24)가 포함되고, 상기 제1 및 제2 트랜지스터들(22, 24) 중 하나는 패터닝되지 않은 게이트 패턴을 포함할 수 있다. 즉, 상기 제1 및 제2 트랜지스터들(22, 24) 중 하나는 셀 영역 내의 다른 셀들과 공유하는 공통의 게이트 패턴으로 제공될 수 있다. 따라서, 상기 게이트 패턴을 형성하는 공정이 단순해질 수 있고, 이에 따라 메모리 소자의 공정 불량이 감소될 수 있다.
또한, 상기 메모리 소자에서, 단위 셀들에 포함되는 각 구성요소들은 수직 방향으로 형성된다. 때문에, 상기 단위 셀을 형성하기 위하여 요구되는 기판의 수평 면적이 감소될 수 있다. 따라서, 상기 메모리 소자는 높은 집적도를 가질 수 있다.
이하에서, 예시적인 실시예들에 따른 메모리 소자의 단위 셀들을 동작시키는 방법에 대해 설명한다.
도 6은 단위 셀에서 비트 라인의 I-V 커브를 나타낸다. 도 7은 단위 셀에 데이터 0이 기록되었을 때 채널 위치별 에너지 밴드를 나타낸다. 도 8은 단위 셀에 데이터 1이 기록되었을 때 채널 위치별 에너지 밴드를 나타낸다.
도 7 및 도 8에서, 도 1의 A 부위를 수평 방향으로 도시하여 단위 셀을 나타내었다. 도시된 것과 같이, 비트 라인 구조물로부터 드레인 영역(136), 제2 트랜지스터(24), 제1 트랜지스터(22), 선택 트랜지스터(20) 및 소오스 영역(102)이 차례로 배치될 수 있다.
상기 단위 셀은 상기 제1 및 제2 게이트 패턴의 일함수 차이로 인해 채널에서 높은 에너지 베리어를 가질 수 있다. 또한, 상기 제1 게이트 패턴에 인가되는 전압과 제2 게이트 패턴에 인가되는 전압을 조절함으로써, 상기 채널에 에너지 베리어를 조절할 수 있다.
도 6을 참조하면, 비트 라인 전류(IB/L)는 히스테리시스 특성을 가질 수 있다. 이와 같이, 단위 셀에서, 비트 라인 전류(IB/L)-비트 라인 전압(VB/L) 커브는 사이리스터(thyrister)동작을 한다.
도 6 및 도 7을 참조하면, 상기 단위 셀은 상기 제1 게이트 패턴에 인가되는 전압과 제2 게이트 패턴에 인가되는 전압을 조절하여 상기 채널에 높은 에너지 베리어를 형성할 수 있다. 따라서, 상기 단위 셀에 데이터 0을 기록할 수 있다. 이 경우, 상기 단위 셀을 통해 전류가 거의 흐르지 않게 되며, 이를 센싱하여 데이터 0을 읽을 수 있다.
도 6 내지 도 8을 참조하면, 상기 단위 셀은 제1 게이트 패턴에 인가되는 전압과 제2 게이트 패턴에 인가되는 전압을 조절하여 상기 채널에 낮은 에너지 베리어를 형성할 수 있다. 이 후, 포지티브 피드백 루프가 생성되어 채널의 에너지 베리어가 붕괴됨으로써, 상기 단위 셀에 데이터 1을 기록할 수 있다. 이 경우, 상기 단위 셀을 통해 전류가 흐르게 되며, 이를 센싱하여 데이터 1을 읽을 수 있다.
한편, 상기 단위 셀을 동작시킬 때, 상기 선택 게이트 패턴에 인가되는 전압을 조절함으로써, 상기 소오스 영역 및 드레인 영역 사이의 전압을 조절할 수 있다.
이하에서, 상기 메모리 소자의 쓰기 동작, 읽기 동작 및 유지동작을 수행하는 방법에 대해 보다 구체적으로 설명한다. 상기 메모리 소자는 디램으로 동작될 수 있다.
도 9는 메모리 소자의 각 동작에 따라 선택된 셀의 인가 전압을 나타내는 타이밍도이다.
이하의 표 1은 선택된 셀의 인가 전압의 구체적인 예시이다. 그러나, 인가 전압은 이에 한정되지는 않는다.
제1 게이트 제2 게이트 선택게이트 비트라인
데이터1 쓰기 -1.2V
(제1 전압)		 0.8V
(제2 전압)		 0.7V
(턴온 전압)		 1.1V
(제1 비트 라인 전압)
데이터0 쓰기 -1.2V 0.8V
 0.1V
(턴오프 전압)		 0.67V
(제2 비트 라인 전압)
읽기 -1.2V 1.2V (제3 전압) 0.7V 1.1V
데이터 유지 -1.2V 1.2V 0.7V 0.67V
데이터 1 쓰기
상기 단위 셀에 데이터 1을 기록할 때, 상기 선택된 셀의 선택 트랜지스터(20)는 완전히 턴 온 된 상태가 유지된다. 따라서, 상기 선택 게이트는 턴 온 전압이 인가될 수 있다.
각 동작에서, 상기 제1 게이트 패턴(114)에는 동일한 제1 전압이 인가될 수 있다. 상기 제1 전압은 음 전압일 수 있다. 이에 따라 초기에는 제1 게이트 패턴(114)과 대향하는 채널의 에너지 베리어가 높게 유지질 수 있다.
상기 제2 게이트 패턴(118)에 제2 전압이 인가되고, 상기 비트 라인에 제1 비트 라인 전압이 인가된다.
이 경우, 상기 제1 게이트 패턴(114) 및 제2 게이트 패턴(118)과 대향하는 채널의 에너지 베리어가 감소되어 상기 채널에 홀이 주입되고, 계속하여 전자의 에너지 베리어도 붕괴되어 전자가 주입될 수 있다. 따라서, 포지티브 피드백 루프가 생성됨에 따라 상기 에너지 베리어가 붕괴되어, 제1 게이트 패턴(114) 및 제2 게이트 패턴(118)과 대향하는 채널의 에너지 베리어가 낮아지고 드레인 전류가 흐를 수 있다.
데이터 0 쓰기
상기 단위 셀에 데이터0을 기록할 때, 상기 선택된 셀의 선택 트랜지스터(20)는 완전히 턴 오프 된 상태가 유지된다. 따라서, 상기 선택 게이트는 상기 턴 오프 전압이 인가될 수 있다.
상기 제2 게이트 패턴(118)에 상기 제2 전압이 인가되고, 상기 비트 라인에 제2 비트 라인 전압이 인가된다. 상기 제3 전압은 상기 제2 전압보다 높을 수 있다. 또한, 상기 제2 비트 라인 전압은 상기 제1 비트 라인 전압보다 낮을 수 있다.
상기 제1 게이트 패턴(114)에는 상기 제1 전압이 인가되어, 제1 게이트 패턴(114)과 대향하는 채널의 에너지 베리어가 높게 유지될 수 있다. 상기 제1 게이트 패턴(114)에는 일정한 직류 전압이 인가될 수 있다.
이 때, 상기 제2 게이트 패턴(118)과 대향하는 채널은 상기 드레인 영역(136) 보다 낮은 에너지 베리어를 가질 수 있다. 따라서, 제1 게이트 패턴(114) 및 제2 게이트 패턴(118)과 대향하는 채널의 에너지 베리어가 높아서, 드레인 전류가 거의 흐르지 않을 수 있다.
데이터 1 또는 데이터 0 유지(hold)
선택된 셀에 데이터를 기록한 이 후에는 기록된 데이터가 유지되어야 할 수 있다. 상기 데이터 유지를 위하여 인가되는 각 전압들은 데이터 0을 기록할 때와 유사하다. 다만, 선택 게이트 패턴에 턴 온 전압을 인가한다. 또한, 상기 제2 게이트 패턴(118)에는 상기 제2 전압보다 낮은 제3 전압을 인가한다. 따라서, 각 셀들에 데이터가 기록되지 못하고, 상기 각 셀에 기록된 데이터는 그대로 유지될 수 있다.
데이터 읽기
선택된 셀에 데이터를 읽기 위하여 인가되는 각 전압은 데이터 유지싱의 전압과 거의 유사하다. 다만, 상기 비트 라인에 제2 비트 라인 전압이 인가된다. 따라서, 상기 선택된 셀에는 데이터가 기록되지 않으며 상기 선택된 셀을 통해 흐르는 전류를 측정함으로써 상기 선택된 셀에 기록된 데이터를 구분할 수 있다.
도 10 내지 도 29는 예시적인 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 10 및 도 11을 참조하면, 셀 영역의 기판(100) 상에 상기 제1 도전형의 불순물을 도핑한다. 따라서, 상기 기판(100) 상부에 공통 소오스 영역(102)을 형성할 수 있다.
상기 공통 소오스 영역(102)의 기판(100) 상에, 하부 희생막(104)을 형성한다. 상기 하부 희생막(104)은 식각 저지막 및 불순물 확산 방지막의 역할을 할 수 있다. 일부 실시예에서, 상기 하부 희생막(104)은 형성되지 않을 수도 있다.
도 12 및 도 13을 참조하면, 상기 하부 희생막(104) 상에 제1 층간 절연막(106)을 형성한다. 상기 제1 층간 절연막(106) 상에 선택 게이트막(108)을 형성한다.
예시적인 실시예에서, 상기 선택 게이트막(108)은 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 불순물은 N형 불순물 또는 P형 불순물일 수 있다.
도 14 및 도 15를 참조하면, 상기 선택 게이트막(108)을 패터닝하여 선택 게이트 패턴들(108a)을 형성한다. 각 선택 게이트 패턴들(108a)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 선택 게이트 패턴들(108a) 사이에는 상기 제1 방향으로 연장되는 제1 트렌치(110)가 구비될 수 있다.
도 16 및 도 17을 참조하면, 상기 선택 게이트 패턴들(108a) 사이의 제1 트렌치(110)를 채우면서 상기 선택 게이트 패턴들(108a) 상에 제2 층간 절연막(112)을 형성한다.
예시적인 실시예에서, 상기 선택 게이트 패턴들(108a) 사이의 제1 트렌치(110)를 채우는 절연막을 형성한 다음, 상기 선택 게이트 패턴(108a)의 상부면이 노출되도록 상기 절연막을 평탄화할 수 있다. 이 후, 상기 선택 게이트 패턴들(108a) 및 절연막 상에 추가적으로 절연막을 형성함으로써, 상기 제2 층간 절연막(112)을 형성할 수 있다. 따라서, 상기 제2 층간 절연막(112)은 평탄한 상부면을 가질 수 있다.
상기 제2 층간 절연막(112) 상에, 제1 게이트막(114)을 형성한다.
상기 제1 게이트막(114)은 제1 일함수를 갖는 도전 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 게이트막(114)은 P형 불순물이 도핑된 폴리실리콘막일 수 있다.
상기 제1 게이트막(114)에 대해 패터닝 공정이 수행되지 않는다. 따라서, 상기 제1 게이트막(114)은 상기 기판의 셀 영역의 상에 형성되어 제1 트랜지스터들의 공통의 제1 게이트 패턴으로 제공된다. 이하에서는, 상기 제1 게이트막(114)을 제1 게이트 패턴으로 칭하고 동일한 참조 부호를 부여한다. 이와 같이, 상기 제1 게이트막(114)의 패터닝 공정이 수행되지 않으므로 공정이 매우 간단해질 수 있고, 공정 불량이 감소될 수 있다.
도 18 및 도 19를 참조하면, 상기 제1 게이트 패턴(114) 상에 제3 층간 절연막(116)을 형성한다. 상기 제2 층간 절연막(116) 상에, 제2 게이트막을 형성한다.
상기 제2 게이트막은 상기 제1 일함수보다 낮은 제2 일함수를 갖는 도전 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 게이트막은 N형 불순물이 도핑된 폴리실리콘막일 수 있다.
이 후, 상기 제2 게이트막을 패터닝하여 제2 게이트 패턴들(118)을 형성한다. 각 제2 게이트 패턴들(118)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 게이트 패턴들(118) 사이에는 상기 제1 방향으로 연장되는 제2 트렌치(120)가 구비될 수 있다. 이와 같이, 상기 제2 게이트 패턴(118)은 상기 선택 게이트 패턴(108a)과 서로 대향하도록 배치될 수 있다.
도 20 및 도 21을 참조하면, 상기 제2 트렌치(120)를 채우면서 상기 제2 게이트 패턴들(118) 상에 제4 층간 절연막(122)을 형성한다.
예시적인 실시예에서, 상기 제2 트렌치(120)를 채우는 절연막을 형성한 다음, 상기 제2 게이트 패턴(118)의 상부면이 노출되도록 상기 절연막을 평탄화할 수 있다. 이 후, 상기 제2 게이트 패턴들(118) 및 절연막 상에 추가적으로 절연막을 형성함으로써, 상기 제4 층간 절연막(122)을 형성할 수 있다. 따라서, 상기 제4 층간 절연막(122)은 평탄한 상부면을 가질 수 있다.
상기 제4 층간 절연막(122) 상에 저지막(124)을 형성할 수 있다. 상기 저지막(124)은 실리콘 산화막과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 저지막(124)은 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 저지막은 형성되지 않을 수도 있다.
이 후, 상기 저지막(124) 상에 하드 마스크막을 형성하고, 이를 패터닝하여 하드 마스크(126)를 형성한다. 상기 저지막(124)은 상기 하드 마스크를 형성하기 위한 패터닝 공정에서 식각 저지막으로 사용될 수 있다. 상기 하드 마스크(126)는 상기 제2 게이트 패턴(118) 및 상기 선택 게이트 패턴(108a)의 위에 배치되는 저지막(124)을 노출하는 홀들(127)을 포함할 수 있다.
도 22를 참조하면, 상기 하드 마스크(126)를 사용하여 저지막(124), 제4 층간 절연막(122), 제2 게이트 패턴(118), 제3 층간 절연막(116), 제1 게이트 패턴(114), 제2 층간 절연막(112), 선택 게이트 패턴(108a), 제1 층간 절연막(106)을 순차적으로 식각하여, 예비 채널홀(128)을 형성할 수 있다. 상기 식각 공정에서, 상기 하부 희생막(104)이 식각 저지막으로 사용될 수 있다. 또한, 상기 예비 채널홀(128)의 저면에는 상기 하부 희생막(104) 이 노출될 수 있다.
도 23을 참조하면, 상기 예비 채널홀(128) 측벽 및 저면과 상기 하드 마스크(126) 표면을 따라 컨포멀하게 게이트 절연막을 형성한다. 이 후, 상기 게이트 절연막을 이방성 식각하고, 계속하여 상기 하부 희생막(104)을 식각하여 상기 공통 소오스 영역(102)의 저면이 노출되는 채널홀(130)을 형성한다. 상기 채널홀(130)의 측벽에는 게이트 절연막 패턴(132)이 형성될 수 있다.
상기 채널홀(130)은 상기 제2 게이트 패턴(118), 제1 게이트 패턴(114) 및 선택 게이트 패턴(108a)을 함께 관통하도록 형성될 수 있다.
도 24 및 도 25를 참조하면, 상기 게이트 절연막 패턴(132), 하드 마스크 및 공통 소오스 영역(102) 상에 상기 채널홀(130) 내부를 완전하게 채우도록 채널막을 형성한다. 상기 채널막은 단결정 반도체 물질 또는 폴리실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 채널막을 형성하는 공정은 상기 노출된 기판을 시드로 하는 선택적 에피택셜 성장 공정을 포함할 수 있다. 이 경우, 상기 채널막은 단결정 반도체 물질일 수 있다. 일 예로, 상기 채널막은 단결정실리콘, 실리콘 게르마늄을 포함할 수 있다. 일부 실시예에서, 상기 채널막은 MoS, 그라핀 등을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 채널막은 화학 기상 증착 공정을 통해 형성된 폴리실리콘을 포함할 수 있다.
이 후, 상기 저지막(124)의 상부면이 노출되도록 상기 채널막 및 하드 마스크(126)를 평탄화한다. 상기 평탄화 공정에서, 상기 하드 마스크(126)는 제거될 수 있다. 따라서, 상기 채널홀(130) 내부에 채널(134)을 형성할 수 있다.
도 26 및 도 27을 참조하면, 상기 채널(134) 상부에 상기 제2 도전형의 불순물을 도핑하여 드레인 영역(136)을 형성한다.
상기 드레인 영역(136)의 저면은 상기 제2 게이트 패턴(118)의 상부면보다 높게 위치할 수 있다.
예시적인 실시예에서, 상기 드레인 영역(136)을 형성한 이 후에, 상기 저지막(124)을 제거할 수 있다. 일부 실시예에서, 상기 저지막(124)은 제거되지 않을 수도 있다.
따라서, 상기 채널홀(130) 내부에 채널 구조물(138)이 형성될 수 있다. 상기 채널 구조물(138)은 채널(134), 게이트 절연막 패턴(132) 및 드레인 영역(136)을 포함할 수 있다.
도 28 및 도 29를 참조하면, 상기 제4 층간 절연막(122) 및 채널 구조물(138) 상에 제5 층간 절연막(140) 및 제6 층간 절연막(도 3, 156)을 형성한다.
상기 제6 층간 절연막(156)을 식각하여 상기 제2 방향으로 연장되는 트렌치(144)를 형성한다. 또한, 상기 트렌치(144) 저면에 노출되는 제5 층간 절연막(140)의 일부를 식각하여, 상기 채널 구조물(138)의 상부를 노출하는 제1 콘택홀(142)을 형성한다.
다시, 도 1 내지 도 3을 참조하면, 상기 트렌치(144) 및 제1 콘택홀(142) 내부를 채우도록 도전막을 형성하고, 상기 제6 층간 절연막(156)의 상부면이 노출되도록 평탄화한다. 따라서, 상기 트렌치(144) 내부에는 비트 라인(152)을 형성하고, 상기 제1 콘택홀(142) 내부에 비트 라인 콘택(150)을 형성한다.
상기 비트 라인(152)은 상기 제2 방향으로 연장된다. 그러므로, 상기 비트 라인(152)은 상기 선택 게이트 패턴(108a) 및 상기 제2 게이트 패턴(118)과 교차할 수 있다.
상기 공정에 의해 메모리 소자가 제조될 수 있다. 상기 메모리 소자는 제1 게이트 패턴의 패터닝이 요구되지 않으므로, 공정이 단순해질 수 있다.
예시적인 실시예에서, 상기 메모리 소자의 각 단위 셀에는 소오스 영역, 선택 트랜지스터, 제1 트랜지스터, 제2 트랜지스터 및 드레인 영역이 포함될 수 있다. 그러나, 예시적인 실시예의 메모리 소자는 상기 단위 셀에 포함되는 각 구성요소들은 수직 방향으로의 배치가 다양하게 변경될 수 있다. 다만, 상기 제1 및 제2 트랜지스터는 서로 이웃하게 배치될 수 있다.
상기 단위 셀에 포함되는 각 구성요소들의 수직 방향의 배치의 다양한 예시를 아래의 표 2를 통해 설명한다. 상기 각 구성요소들은 상기 기판으로부터 1층 내지 5층으로 배치되는 것으로 설명한다. 즉, 도 1을 참조로 설명한 메모리 소자는 예시 1에 해당될 수 있다. 상기 선택 트랜지스터는 선택 TR, 공통 게이트는 제1 게이트, 라인 형상의 게이트는 제2 게이트로 각각 표기한다.
1층 2층 3층 4층 5층
예시 1 소오스 영역 선택TR 제1게이트 제2게이트 드레인 영역
예시 2 소오스 영역 제1게이트 제2게이트 선택TR 드레인 영역
예시 3 소오스 영역 선택TR 제2게이트 제1게이트 드레인 영역
예시 4 소오스 영역 제2게이트 제1게이트 선택TR 드레인 영역
예시 5 드레인 영역 선택TR 제1게이트 제2게이트 소오스 영역
예시 6 드레인 영역 제1게이트 제2게이트 선택TR 소오스 영역
예시 7 드레인 영역 선택TR 제2게이트 제1게이트 소오스 영역
예시 8 드레인 영역 제2게이트 제1게이트 선택TR 소오스 영역
한편, 메모리 소자의 각 실시예들에 따른 단위 셀에서 소오스 영역이 기판 상에 형성되는 경우인 예시 1 내지 4에서, 상기 소오스 영역은 상기 기판 전면에 형성되거나 또는 상기 제2 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다.
또한, 메모리 소자의 각 실시예들에 따른 단위 셀에서 드레인 영역이 기판 상에 형성되는 경우인 예시 5 내지 8에서, 상기 드레인 영역은 기판 전면에 형성되거나 또는 상기 제2 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다.
다른 실시예에서, 상기 메모리 소자의 각 단위 셀에는 선택 트랜지스터가 2개 포함될 수 있다. 즉, 상기 각 단위 셀에는 소오스 영역, 하부 선택 트랜지스터, 제1 트랜지스터, 제2 트랜지스터, 상부 선택 트랜지스터 및 드레인 영역을 포함할 수 있다. 즉, 상기 표 1의 각 예시에서, 4층과 5층 사이에 상기 상부 선택 트랜지스터가 더 포함될 수 있다.
도 30a는 예시적인 실시예들에 따른 적층형 메모리 소자를 나타내는 단면도이다. 도 30b는 예시적인 실시예들에 따른 적층형 메모리 소자를 나타내는 단면도이다.
도 30a 및 도 30b에 도시된 것과 같이, 상기 메모리 소자는 메모리 셀이 수직 방향으로 더 적층될 수 있다.
도 30a를 참조하면, 상기 메모리 셀은 하부 셀(LC)과 그 위에 배치된 상부 셀(UC)의 사이에는 비트 라인(152)이 구비되고, 상기 비트 라인(152)이 공통으로 사용될 수 있다. 이 경우, 상기 하부 셀(LC)과 상부 셀(UC)은 상기 비트 라인(152)을 기준으로 대칭인 형상을 가질 수 있다.
도 30b를 참조하면, 상기 메모리 셀은 하부 셀(LC)과 그 위에 배치된 상부 셀(UC)의 사이에는 공통 소오스 영역(102)이 구비될 수 있다. 이 경우, 상기 하부 셀(LC)과 상부 셀(UC)은 상기 공통 소오스 영역(102)을 기준으로 대칭인 형상을 가질 수 있다.
도 31 내지 도 35는 예시적인 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
상기 메모리 소자의 메모리 셀은 도 1을 참조로 설명한 메모리 소자의 메모리 셀과 실질적으로 동일하며, 다만 상기 메모리 셀의 선택 게이트 패턴이 금속으로 형성될 수 있다.
도 31 및 도 32를 참조하면, 먼저, 도 10 및 도 11을 참조로 설명한 것과 동일한 공정을 수행한다. 이 후, 상기 하부 희생막(104) 상에 제1 층간 절연막(106)을 형성한다. 상기 제1 층간 절연막(106) 상에 제1 희생막을 형성한다.
상기 제1 희생막은 상기 하부 희생막(104) 및 이 후에 형성되는 제1 및 제2 게이트막과 식각 선택비를 갖는 물질을 포함할 수 있다.
일 예로, 상기 하부 희생막(104)이 알루미늄 산화물을 포함하는 경우, 상기 제1 희생막은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 하부 희생막(104)이 형성되지 않을 수 있다.
상기 제1 희생막을 패터닝하여 제1 희생 패턴들(160)을 형성한다. 상기 제1 희생 패턴들(160)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 희생 패턴들(160) 사이에는 상기 제1 방향으로 연장되는 제1 트렌치(110)가 구비될 수 있다.
계속하여, 도 12 내지 도 27을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 다음에, 상기 제4 층간 절연막(122) 및 채널 구조물(138) 상에 제5 층간 절연막(140)을 형성한다.
이 후, 도 33 및 도 34를 참조하면, 상기 제1 희생 패턴들을 리플레이스먼트 공정을 통해 금속 물질로 대체하기 위한 식각 공정을 수행한다.
구체적으로, 상기 제5 층간 절연막(140), 제4 층간 절연막(122), 제2 게이트 패턴(118), 제3 층간 절연막(116), 제1 게이트 패턴(114), 제2 층간 절연막(112), 제1 희생 패턴(160) 및 제1 층간 절연막(106)을 순차적으로 식각함으로써, 상기 제2 방향으로 연장되는 트렌치(162)를 형성한다. 일 예로, 상기 트렌치(162)는 셀 블록을 구분하기 위한 경계 부위에 형성될 수 있다.
상기 트렌치(162)의 측벽에 노출되는 제1 희생 패턴을 제거하여 갭(164)을 형성한다. 상기 트렌치(162)가 상기 제2 방향으로 연장되므로, 상기 제2 방향을 따라 상기 제1 희생 패턴들(160)이 모두 제거될 수 있다.
도 35를 참조하면, 상기 갭(164) 내부를 완전히 채우도록 금속 물질을 형성한다. 예시적인 실시예에서, 상기 갭(164)의 표면을 따라 컨포멀하게 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 금속막을 형성할 수 있다. 상기 베리어 금속막은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속막은 예를들어, 텅스텐을 포함할 수 있다.
이 후, 상기 트렌치(도 34, 162) 내부에 형성된 금속 물질을 제거함으로써, 상기 갭(164) 내부에 선택 게이트 패턴(168)을 형성한다. 또한, 도시하지는 않았지만, 상기 트렌치(162) 내부를 채우도록 절연 물질을 형성할 수 있다.
상기 공정에 의해 형성되는 메모리 소자는 폴리실리콘에 비해 저저항을 갖는 금속 물질을 포함하는 선택 게이트 패턴을 포함할 수 있다.
도 36 및 도 37은 예시적인 실시예들에 따른 메모리 소자를 설명하기 위한 단면도들이다. 도 38은 예시적인 실시예들에 따른 메모리 소자의 메모리 셀들의 회로도이다.
도 36은 상기 메모리 소자를 제2 방향으로 절단한 단면도이고, 도 36은 상기 메모리 소자를 제1 방향으로 절단한 단면도이다.
이하에서, 도 36 내지 도 38에 도시된 상기 메모리 소자에 포함되는 각 구성요소는 도 1 내지 도 3에 도시된 메모리 소자에 포함되는 각 구성요소들과 실질적으로 동일할 수 있다. 즉, 상기 메모리 소자의 각 단위 셀에는 소오스 영역, 하부 선택 트랜지스터, 제1 트랜지스터, 제2 트랜지스터 및 드레인 영역이 포함될 수 있다.
다만, 상기 메모리 소자는 제1 게이트 패턴이 상기 공통 소오스 영역과 전기적으로 연결되는 구조를 가질 수 있다. 본 실시예에서, 상기 제2 게이트 패턴 및 선택 게이트 패턴은 서로 수직한 방향으로 연장되고, 상기 비트 라인은 상기 제2 게이트 패턴과 동일한 방향으로 연장된다. 즉, 상기 선택 게이트 패턴은 상기 제1 방향으로 연장되고, 상기 제2 게이트 패턴 및 비트 라인은 제2 방향으로 연장될 수 있다. 상기 각 단위 셀에 전기적 신호를 인가하기 위한 배선들을 포함할 수 있다.
도 36 내지 도 38을 참조하면, 상기 메모리 소자의 각 단위 셀은 기판(100) 상에 구비되는 채널 구조물(138), 상기 채널 구조물(138) 측벽 상에서 서로 수직 방향으로 이격되도록 배치되는 제1 게이트 패턴(114), 제2 게이트 패턴(118) 및 선택 게이트 패턴(108a)을 포함할 수 있다. 또한, 상기 기판의 상부에는 공통 소오스 영역(102)이 구비될 수 있다. 상기 채널 구조물(138)의 상부면과 전기적으로 연결되는 비트 라인 구조물(154)이 구비될 수 있다. 또한, 도 1에 도시된 것과 유사하게, 상기 제1 내지 제6 층간 절연막(106, 112, 116, 122, 140, 156)이 구비될 수 있다.
상기 비트 라인 구조물(154) 및 그 하부에 형성되는 구조물들을 덮는 상부 층간 절연막(170)이 구비될 수 있다.
예시적인 실시예에서, 상기 메모리 소자의 단위 셀은 상기 제1 게이트 패턴(114)이 최하부에 구비되고, 선택 게이트 패턴(108a)이 최 상부에 배치될 수 있다.
상기 기판(100)의 각 셀 영역 내에는 사각 형상의 셀 블록 영역을 포함할 수 있다.
상기 셀 블록 영역 내에서, 상기 선택 게이트 패턴(108a)은 상기 제1 방향으로 연장될 수 있다. 상기 제1 게이트 패턴(114)은 패터닝되지 않고 넓은 패턴 형상을 가질 수 있다. 상기 제2 게이트 패턴(118)은 상기 제2 방향으로 연장될 수 있다. 또한, 상기 비트 라인 구조물에 포함되는 비트 라인(152)은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예에서, 상기 선택 게이트 패턴(108a)은 제1 방향의 양 단부가 금속 패턴을 포함하고, 상기 금속 패턴들 사이 부위에는 폴리실리콘 패턴을 포함할 수 있다. 즉, 상기 선택 게이트 패턴(108a)의 양 단부에는 저저항을 갖는 금속 패턴(108b)이 구비됨으로써, 상기 선택 게이트 패턴(108a)의 저항이 감소될 수 있다.
상기 각 선택 게이트 패턴(108a)과 전기적으로 연결되는 제1 콘택 플러그(180)가 구비될 수 있다. 상기 제1 콘택 플러그(180)는 상기 셀 블록 영역의 제1 방향의 양 단부의 상기 선택 게이트 패턴(108a)의 상부면과 접촉할 수 있다. 상기 제1 콘택 플러그(180)는 상기 상부 층간 절연막(170)을 관통하여 상기 선택 게이트 패턴(108a)의 상부면까지 연장될 수 있다. 예시적인 실시예에서, 상기 제1 콘택 플러그(180)는 상기 선택 게이트 패턴(108a)의 금속 패턴(108b) 부위의 상부면과 접할 수 있다. 상기 제1 콘택 플러그(180)는 상기 비트 라인(152), 제1 및 제2 게이트 패턴(114, 118)과는 전기적으로 절연될 수 있다.
예시적인 실시예에서, 상기 제1 게이트 패턴(114) 및 제2 게이트 패턴(118)의 상기 제2 방향으로의 단부는 계단 형상을 가질 수 있다.
상기 제1 게이트 패턴(114) 및 상기 공통 소오스 영역(102)과 전기적으로 연결되는 제2 콘택 플러그(182)가 구비될 수 있다. 상기 제2 콘택 플러그(182)는 상기 제1 게이트 패턴(114)의 제2 방향의 가장자리 부위와 접하면서 상기 공통 소오스 영역(182)까지 연장될 수 있다.
예시적인 실시예에서, 상기 제2 콘택 플러그(182)는 상기 상부 층간 절연막(170)을 관통하여 상기 제1 게이트 패턴(114)의 일부 표면 및 상기 공통 소오스 영역(102)의 상부면과 접할 수 있다. 일 예로, 상기 제2 콘택 플러그(182)는 상기 제1 게이트 패턴(114)의 측벽 및 상부면과 접촉하면서 공통 소오스 영역(102)까지 연장될 수 있다. 다른 예로, 상기 제2 콘택 플러그(182)는 상기 제1 게이트 패턴(114)을 관통하면서 상기 제1 게이트 패턴(114) 및 공통 소오스 영역(102)과 접할 수 있다. 이 때, 상기 제2 콘택 플러그(182)는 상기 비트 라인(152), 제2 게이트 패턴(118) 및 선택 게이트 패턴(108a)과는 전기적으로 절연될 수 있다.
상기 제2 게이트 패턴(118)과 전기적으로 연결되는 제3 콘택 플러그(184)가 구비될 수 있다. 상기 제3 콘택 플러그(184)는 상기 셀 블록 영역의 제2 방향의 가장자리 부위의 상기 제2 게이트 패턴(118)의 상부면과 접촉할 수 있다. 상기 제3 콘택 플러그(184)는 상기 상부 층간 절연막을 관통하여 상기 제2 게이트 패턴(118)의 상부면까지 연장될 수 있다. 상기 제3 콘택 플러그(184)는 상기 비트 라인(152), 제1 게이트 패턴(114) 및 선택 게이트 패턴(108a)과는 전기적으로 절연될 수 있다.
설명한 것과 같이, 상기 제1 게이트 패턴(114)과 공통 소오스 영역(102)은 전기적으로 연결될 수 있다. 이와 같이, 상기 제1 게이트 패턴(114)과 공통 소오스 영역(102)이 전기적으로 연결됨으로써 배선이 단순해질 수 있다.
이 때, 상기 제1 트랜지스터(22)의 전자 에너지 베리어가 더 높아지도록 조절함으로써, 상기 제1 게이트 패턴(114)과 공통 소오스 영역(102)에 동일한 전압이 인가되더라도 메모리 셀이 동작될 수 있도록 할 수 있다.
예를들어, 상기 제1 게이트 패턴(114)의 일함수가 높아지도록 조절할 수 있다. 즉, 상기 제1 게이트 패턴(114)의 물질, 불순물 도핑등을 통해 상기 일함수를 조절할 수 있다. 다른예로, 상기 제1 트랜지스터(22)와 대향하는 채널(134)의 일함수 또는 상기 제1 트랜지스터(22)의 게이트 절연막 패턴 또는 채널로 제공되는 부위에 고정 전하 형성 등으로 상기 제1 트랜지스터(22)의 전자 에너지 베리어를 조절할 수 있다.
도 39 및 도 40은 예시적인 실시예들에 따른 메모리 소자를 설명하기 위한 단면도들이다.
도 39는 상기 메모리 소자를 제2 방향으로 절단한 단면도이고, 도 40은 상기 메모리 소자를 제1 방향으로 절단한 단면도이다.
도 39 및 도 40에 도시된 상기 메모리 소자는 각 단위 셀과 연결되는 콘택 플러그들을 제외하고는 도 36 및 도 37에 도시된 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 39 및 도 40을 참조하면, 상기 메모리 소자의 각 단위 셀은 기판으로부터 제1 트랜지스터(22), 제2 트랜지스터(24) 및 선택 트랜지스터(20)가 순차적으로 적층되는 구조를 가질 수 있다.
예시적인 실시예에서, 상기 제1 게이트 패턴(114) 및 선택 게이트 패턴(108a)의 상기 제1 방향으로의 단부는 계단 형상을 가질 수 있다.
상기 제1 게이트 패턴(114) 및 상기 공통 소오스 영역(102)과 전기적으로 연결되는 제2 콘택 플러그(182)가 구비될 수 있다. 상기 제2 콘택 플러그(182)는 상기 제1 게이트 패턴(114)의 제1 방향의 단부에 배치될 수 있다.
상기 제2 게이트 패턴(118)과 전기적으로 연결되는 제3 콘택 플러그(184)가 구비될 수 있다. 상기 제3 콘택 플러그(184)는 상기 제2 방향의 가장자리 부위의 상기 제2 게이트 패턴(118)의 상부면과 접촉할 수 있다.
상기 각 선택 게이트 패턴(108a)과 전기적으로 연결되는 제1 콘택 플러그(180)가 구비될 수 있다. 상기 제1 콘택 플러그(180)는 상기 셀 블록 영역의 제1 방향의 가장자리 부위의 상기 선택 게이트 패턴(108a)의 상부면과 접촉할 수 있다.
상기에서 설명한 것과 같이, 상기 메모리 소자의 각 단위 셀에는 소오스 영역, 선택 트랜지스터, 제1 트랜지스터, 제2 트랜지스터 및 드레인 영역이 포함될 수 있다. 예시적인 실시예에서, 상기 단위 셀에 포함되는 각 구성요소들에서, 상기 선택 트랜지스터의 선택 게이트 패턴을 제외한 다른 전극들 중 적어도 2개는 서로 전기적으로 연결되어 공통으로 사용될 수 있다.
상기 단위 셀에 포항되는 각 구성요소들의 전극들의 연결 관계에 대한 다양한 예시를 회로도를 통해 설명한다.
도 41 내지 도 45는 각각 예시적인 실시예들에 따른 메모리 소자들을 설명하기 위한 회로도들이다.
도 41 내지 도 43에 도시된 상기 메모리 소자의 각 단위 셀은 기판으로부터 선택 트랜지스터(20), 제1 트랜지스터(22) 및 제2 트랜지스터(24)가 순차적으로 적층되는 구조를 가질 수 있다.
도 41을 참조하면, 상기 제1 게이트 패턴 및 제2 게이트 패턴은 전기적으로 연결되어 공통의 전극으로 사용될 수 있다. 이 경우, 상기 제1 게이트 패턴 및 제2 게이트 패턴의 일함수 차이를 크게 함으로써, 동일한 전압이 인가되더라도 충분한 에너지 베리어가 발생되도록 할 수 있다.
도 42를 참조하면, 상기 제2 게이트 패턴은 드레인 영역과 전기적으로 연결될 수 있다. 즉, 상기 제2 게이트 패턴은 비트 라인과 전기적으로 연결되어 공통의 전극으로 사용될 수 있다.
도 43을 참조하면, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 드레인 영역은 전기적으로 연결되어 공통의 전극으로 사용될 수 있다.
도 44 및 도 45에 도시된 상기 메모리 소자의 각 단위 셀은 기판으로부터 제1 트랜지스터(22), 제2 트랜지스터(24) 및 선택 트랜지스터(20)가 순차적으로 적층되는 구조를 가질 수 있다.
도 44를 참조하면, 상기 제1 게이트 패턴 및 제2 게이트 패턴은 전기적으로 연결되어 공통의 전극으로 사용될 수 있다.
도 45를 참조하면, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 소오스 영역은 전기적으로 연결되어 공통의 전극으로 사용될 수 있다.
이와 같이, 상기 선택 트랜지스터의 선택 게이트 패턴을 제외한 다른 전극들 중 적어도 2개는 서로 전기적으로 연결되어 공통으로 사용함으로써, 배선 공정이 간단해질 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 공통 소오스 영역
106 : 제1 층간 절연막 108a : 선택 게이트 패턴
114 : 제1 게이트 패턴 116 : 제3 층간 절연막
118 : 제2 게이트 패턴들 122 : 제4 층간 절연막
124 : 저지막 130 : 채널홀
140 : 제5 층간 절연막 138 : 채널 구조물
154 : 비트 라인 구조물

Claims (10)

  1. 기판 상부에 제1 도전형의 불순물이 도핑된 소오스 영역;
    상기 소오스 영역과 접하고, 상기 기판 상면에 수직한 수직 방향으로 각각 연장된 채널들;
    상기 채널들을 둘러싸는 게이트 절연막 패턴;
    상기 채널들의 측벽의 게이트 절연막 패턴 상에 구비되고, 상기 기판 상면과 수평한 제1 방향으로 연장되는 선택 게이트 패턴들;
    상기 채널들의 측벽의 게이트 절연막 패턴 상에 구비되는 제1 게이트 패턴;
    상기 채널들의 측벽의 게이트 절연막 패턴 상에 구비되고, 상기 기판 상면과 수평한 방향으로 연장되는 라인 형상의 제2 게이트 패턴들; 및
    각각의 상기 채널들 상에 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 드레인 영역을 포함하고,
    상기 선택 게이트 패턴들, 제1 게이트 패턴 및 제2 게이트 패턴들은 서로 수직 방향으로 이격되게 배치되고,
    소오스 영역 및 상기 제1 게이트 패턴 중 적어도 하나는 플레이트 형상을 가져서 공통의 전극으로 제공되는 메모리 소자.
  2. 제1항에 있어서, 상기 채널들은 상기 제1 및 제2 방향으로 나란하게 배치되고, 상기 제1 게이트 패턴은 상기 제1 방향 및 제2 방향에 배치되는 복수의 채널들을 둘러싸는 하나의 넓은 플레이트 형상을 갖는 메모리 소자.
  3. 제2항에 있어서, 상기 선택 게이트 패턴 및 상기 제2 게이트 패턴은 상기 제1 방향으로 배치되는 채널들을 둘러싸면서 상기 제1 방향으로 연장되는 메모리 소자.
  4. 제1항에 있어서, 상기 드레인 영역의 상부면과 전기적으로 연결되고,상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인이 구비되는 메모리 소자.
  5. 제1항에 있어서, 상기 제1 게이트 패턴은 제1 일함수를 갖는 도전 물질을 포함하고, 상기 제2 게이트 패턴은 상기 제1 일함수보다 낮은 제2 일함수를 갖는 도전 물질을 포함하는 메모리 소자.
  6. 제1항에 있어서, 상기 소오스 영역은 상기 제1 게이트 패턴에 대향하고, 상기 기판 전체의 상부에 형성되는 메모리 소자.
  7. 제1항에 있어서, 상기 제1 및 제2 게이트 패턴은 상기 수직 방향으로서로 이격되면서 서로 이웃하게 배치되는 메모리 소자.
  8. 제1항에 있어서, 상기 제1 게이트 패턴, 제2 게이트 패턴, 소오스 영역 및 드레인 영역 중 적어도 2개는 전기적으로 연결되는 메모리 소자.
  9. 기판 상부에 제1 도전형의 불순물이 도핑된 소오스 영역;
    상기 소오스 영역과 접하고, 상기 기판 상면에 수직한 수직 방향으로 각각 연장된 복수의 채널들;
    상기 채널들의 측벽 상에 구비되는 선택 게이트 패턴들;;
    상기 채널들의 측벽 상에 구비되고, 공통으로 제공되는 제1 게이트 패턴;
    상기 채널들의 측벽 상에 구비되는 제2 게이트 패턴들; 및
    상기 채널들 상에 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 드레인 영역을 포함하는 메모리 소자.
  10. 제9항에 있어서, 상기 제1 게이트 패턴들은 제1 일함수를 갖는 도전 물질을 포함하고, 상기 제2 게이트 패턴들은 상기 제1 일함수보다 낮은 제2 일함수를 갖는 도전 물질을 포함하는 메모리 소자.
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