CN100517656C - 制造非易失性存储器件的方法 - Google Patents

Abstract

一种制造非易失性存储器件的方法，包括以下步骤：提供其中在有源区形成隧道绝缘层和电荷储存层、并在分隔区中形成分隔层的半导体衬底，在包括所述电荷储存层的半导体衬底上形成介电层，蚀刻所述介电层、所述电荷储存层和一部分所述隧道绝缘层使得所述半导体衬底被暴露，从而形成接触孔，在所暴露的半导体衬底中形成第一结区，在包括所述第一结区的半导体衬底上形成用于控制栅极的导电层使得所述接触孔被填充，和使所述导电层、所述介电层和所述电荷储存层图案化已形成选择线和字线，并且同时在第一结区上形成接触栓塞。

Description

制造非易失性存储器件的方法

相关申请的交叉引用

本申请要求2006年2月22日提交的韩国专利申请10-2006-17234、2006年5月29日提交的韩国专利申请10-2006-48221和2006年12月4日提交的韩国专利申请10-2006-121444的优先权，这些韩国专利申请经引用整体并入本文。

技术领域

本发明涉及非易失性存储器件，更具体地涉及一种制造非易失性存储器件的方法，其可以应用于NAND快闪存储器件的制造工艺。

背景技术

非易失性存储器件的一个典型类型是快闪存储器件。对于硅/氧化物/氮化物/氧化物/硅(SONOS)型快闪存储器已经进行了活跃的研究，其中快闪存储器件的浮动栅极用绝缘材料形成，例如用氮化物层形成，而不是使用诸如多晶硅的导电材料形成。

SONOS型快闪存储器件一般具有在半导体衬底上依次层叠氧化物层、氮化物层、氧化物层和多晶硅层的结构。下氧化物层作为隧道绝缘层，氮化物层作为用于储存电荷的电荷储存层，即浮动栅极。在氮化物层上形成的上氧化物层用来提供电荷储存层和控制栅极之间的绝缘。

图1是传统快闪存储器件的截面图。

参见图1，在传统的快闪存储器件中，在半导体衬底100上形成隧道绝缘层102；用于控制栅极的包括电荷储存层104、介电层106和导电层112的源极选择线SSL；字线(未示出)；和漏极选择线(未示出)。结区110在字线和选择线之间形成。在源极选择线SSL之间形成的源区变成公共源极CS。绝缘层118形成在所得结构的整个表面上。蚀刻公共源极CS上的绝缘层，并且蚀刻后的区域内用导电材料填充，形成公共源极栓塞CSP。

在普通快闪存储器件中，电荷存储层104可以用多晶硅形成，并且在SONOS结构的快闪存储器件中，电荷存储层104可以用氮化物层形成。类似地，在普通快闪存储器件中，介电层106可以用ONO结构形成，并且在SONOS结构的快闪存储器件中，介电层106可以用氧化铝层形成。在图1中，附图标记114表示硬掩模。

在快闪存储器件中，漏极(未示出)在漏极选择线(未示出)之间形成，并且公共源极CS在源极选择线SSL之间形成。因此，随着器件集成度增大，在形成源极接触栓塞或漏极接触栓塞如公共源极栓塞的过程中难以保证与相邻选择线的重叠(overlay)容限。也难以保证在漏极选择线和漏极接触栓塞之间的良好击穿电压。因此，在漏极选择线之间的距离被增宽，使得难以提高器件的集成度。

此外，为了形成公共源极栓塞(CSP)，必须进行包括化学机械抛光(CMP)的若干过程。同时，为了使公共源极栓塞CSP和后来形成的位线电绝缘，必须在形成公共源极栓塞CSP后另外形成层间绝缘层。由于所述层间绝缘层的添加，使得随后形成的漏极接触孔的深度增大。如果漏极接触孔的深度被增大，则减小了接触蚀刻工艺的边缘，导致对接触孔上表面的损坏，在相邻的接触栓塞之间产生桥。此外，接触孔底部宽度变小，或者保留所述绝缘层，因此漏极接触栓塞和漏极可能不会电连接。为了防止该问题，必须减小层间绝缘层的厚度。但是，在考虑位线和公共源极栓塞CSP之间的电连接或寄生电容时，难以减小层间绝缘层的厚度。

发明内容

本发明提供一种制造非易失性存储器件的方法，其中，在公共源极上形成的公共源极栓塞或在漏极上形成的漏极接触栓塞的一部分与字线和选择线一起形成，因此防止了对准差错的发生，减少了工艺步骤，并且改善了工艺的可靠性。

在一个实施方案中，一种制造非易失性存储器件的方法包括以下步骤：在半导体衬底上形成隧道绝缘层、电荷储存层和介电层，蚀刻一部分介电层、电荷储存层和隧道绝缘层以形成暴露半导体衬底的接触孔，在所暴露的半导体衬底中形成第一结区，在所述介电层上形成控制栅极以形成单元栅，在第一结区上形成控制栅极以填充所述接触孔，使导电层、介电层和电荷储存层图案化以形成选择线和字线，以及接触栓塞。

在另一个实施方案中，一种制造非易失性存储器件的方法包括以下步骤：在包括电荷储存层的半导体衬底上形成隧道绝缘层、电荷储存层和介电层，蚀刻一部分介电层、电荷储存层和隧道绝缘层来形成公共源极区和漏极区中的接触孔，在半导体衬底中形成第一结区以暴露所述接触孔，在所述介电层上形成控制栅极以形成单元栅并在第一结区上形成控制栅极以填充所述接触孔，使控制栅极、介电层和电荷储存层图案化以形成选择线和字线，以及公共源极栓塞和漏极栓塞。

附图说明

图1是传统快闪存储器件的截面图。

图2A至2G是说明根据本发明的第一实施方案的制造快闪存储器件的方法的截面图。

图3A至3G是说明根据本发明的第二实施方案的制造快闪存储器件的方法的截面图。

具体实施方式

以下参考附图描述根据本发明的具体实施方案。

图2A至2G是说明根据本发明的第一实施方案的制造快闪存储器件的方法的截面图。

参考图2A，在半导体衬底200上依次形成隧道绝缘层202和电荷储存层204。在普通快闪存储器件中，电荷储存层204可以用多晶硅形成，在SONOS结构的快闪存储器件中，电荷储存层204优选用氮化物层形成。

在普通快闪存储器件中，在电荷储存层204上形成分隔掩模(未示出)。通过采用分隔掩模的蚀刻工艺蚀刻电荷储存层204、隧道绝缘层202和半导体衬底200，因此在分隔区域中形成沟槽。所述沟槽用绝缘材料填充以形成分隔层。然后去除分隔掩模。

同时，在SONOS结构的快闪存储器件中，在形成隧道绝缘层202和电荷储存层204之前，可以在分隔区中形成分隔层(未示出)。此外，可以进一步在周边区域(未示出)中形成用于形成晶体管的栅极绝缘层(未示出)和栅极导电层(未示出)以及分隔层。图2A是位于分隔区之间的有源区的截面图。因此，尽管先形成分隔层，有源区也不可见。

参见图2B，在所得的包括电荷储存层204的结构的整个表面上形成介电层206。介电层206的功能是使后续过程中形成的用于控制栅极的导电层与电荷储存层204电绝缘。在普通快闪存储器件中，介电层206可以具有ONO结构，在SONOS结构的快闪存储器件中，介电层206优选用氧化铝层形成。

同时，在SONOS结构的快闪存储器件中，在介电层206上形成覆盖层207。在从周边区域(未示出)去除一部分介电层206的蚀刻工艺时，覆盖层207用作蚀刻掩模。覆盖层207可以用多晶硅形成。因此，在普通快闪存储器件中，形成覆盖层207的步骤可以省略。

参见图2C，除去其中将形成接触栓塞(公共源极栓塞或漏极接触栓塞)的区域的覆盖层207、介电层206、电荷储存层204和隧道绝缘层202，形成接触孔208。接触孔208可以具有比在后续过程中将形成的接触栓塞的宽度宽或窄或者与其相同的宽度。从而一部分半导体衬底200被暴露。

然后，向所述暴露的半导体衬底200中注入杂质，形成第一结区210。第一结区210优选通过注入N型杂质形成。优选的是以高浓度注入N型杂质，以便在后续过程中用金属层形成接触栓塞时获得欧姆接触。用于形成第一结区210而注入的杂质向两侧扩散，因此第一结区210的宽度变得大于接触孔208的宽度。如果第一结区210在公共源极栓塞将形成于其中的区域内形成，则第一结区210变成公共源极的一部分。如果第一结区210在漏极接触栓塞将形成于其中的区域内形成，则第一结区210变成所述漏极的一部分。这将在下文详细描述。

参见图2D，在所得的包括第一结区210的结构的整个表面上依次形成用于控制栅极的导电层212和硬掩模图案214。导电层212优选具有多晶硅层和硅化物层的层叠结构，或者可以仅使用金属层形成。在后一种情况下，所述金属层优选用钨形成。

参见图2E，采用硬掩模图案214通过蚀刻工艺使导电层212、覆盖层207、介电层206和电荷储存层204图案化，从而同时形成漏极选择线(未示出)、多个字线WL0至WL2(为方便起见，仅示出了各三个字线)、和选择线之间的接触栓塞以及源极选择线SSL。在第一结区210上形成所述接触栓塞。此时，在图2C中，如果第一结区210在将形成公共源极栓塞的区域中形成，则该接触栓塞变成公共源极栓塞CSP。此外，如果第一结区210在将形成漏极接触栓塞的区域内形成，则该接触栓塞变成漏极接触栓塞。

图2E表示其中第一结区210在将形成公共源极栓塞的区域中形成并且公共源极栓塞CSP在第一结区210上形成的例子。公共源极栓塞CSP(或漏极接触栓塞)可以具有大于接触孔宽度(参见图2C中的208)的宽度。在这种情况下，在公共源极栓塞CSP的边缘处可以包括电荷储存层204和介电层206的一部分。如果公共源极栓塞CSP的宽度小于接触孔的宽度，则公共源极栓塞CSP不包括电荷储存层204和介电层206，而是仅包括导电层212。

参见图2F，利用离子注入法在字线WL0至WL2、选择线SSL(漏极选择线(未示出))和公共源极栓塞CSP之间的半导体衬底200区域中形成第二结区216。第二结区216优选通过注入N型杂质形成。在选择线之间的第二结区216与第一结区210一起变成公共源极CS或漏极(未示出)。

参见图2G，在半导体衬底200的整个表面上形成层间绝缘层218。如上所述，在本实施方案中，公共源极栓塞CSP或漏极接触栓塞与字线WL0至WL2和选择线一起形成。因此，可以防止在随后形成公共源极栓塞CSP的过程中可能发生的对准差错。

此外，在现有技术中，为了形成公共源极栓塞，形成了第一层间绝缘层，并且为了形成漏极接触栓塞，然后形成了第二层间绝缘层。然而，在本实施方案中，由于公共源极栓塞与字线和选择线一起形成，因此可以仅形成用于形成漏极接触栓塞的层间绝缘层。所以，可以减少工艺步骤，可以使层间绝缘层的总厚度变薄，并且可以减小在形成漏极接触孔时的蚀刻厚度。

图3A至3G是说明根据本发明的第二实施方案的制造非易失性存储器件的方法的截面图。

参见图3A，在半导体衬底300上依次形成隧道绝缘层302和电荷储存层304。在普通快闪存储器件中，电荷储存层304用多晶硅形成，在SONOS结构的快闪存储器件中，电荷储存层304优选用氮化物层形成。

在普通快闪存储器件中，在电荷储存层304上形成分隔掩模(未示出)。采用分隔掩模通过蚀刻工艺蚀刻电荷储存层304、隧道绝缘层302和半导体衬底300，从而在分隔区内形成沟槽。将所述沟槽用绝缘材料填充，形成分隔层。然后去除分隔掩模。

同时，在SONOS结构的快闪存储器件中，在形成隧道绝缘层302和电荷储存层304之前，优选在分隔区中形成分隔层(未示出)。此外，优选进一步在周边区域(未示出)中形成用于形成晶体管的栅极绝缘层(未示出)和栅极导电层(未示出)以及分隔层。图3A是位于所述分隔区之间的有源区的截面图。因此，尽管分隔层先形成，有源区也是不可见的。

参见图3B，在所得的包括电荷储存层304的结构的整个表面上形成介电层306。介电层306的功能是使将在后续过程中形成的用于控制栅极的导电层与电荷储存层304电绝缘。在普通快闪存储器件中，介电层306可以具有ONO结构，在SONOS结构的快闪存储器件中，介电层306优选用氧化铝层形成。

同时，在SONOS结构的快闪存储器件中，在介电层306上形成覆盖层307。在从周边区域(未示出)去除一部分介电层306的蚀刻工艺中，覆盖层307用作蚀刻掩模。覆盖层307可以用多晶硅形成。因此，在普通快闪存储器件中，形成覆盖层307的步骤可以省略。

参见图3C，除去其中将形成接触栓塞(公共源极栓塞或漏极接触栓塞)的区域的覆盖层307、介电层306、电荷储存层304和隧道绝缘层302，形成接触孔308a和308b。接触孔308a和308b的每一个可以具有比在后续过程中将形成的接触栓塞的宽度宽或窄或者与其相同的宽度。从而一部分半导体衬底300被暴露。

然后，向所暴露的半导体衬底300中注入杂质，形成第一结区310a和310b。第一结区310a和310b的每一个优选通过注入N型杂质形成。优选的是以高浓度注入N型杂质，以便在后续过程中用金属层形成接触栓塞时获得欧姆接触。为形成第一结区310a和310b而注入的杂质向两侧扩散，因此第一结区310a和310b的宽度变得大于接触孔308a和308b的宽度。在公共源极区域内形成的第一结区310a变成公共源极的一部分，在漏极区域内形成的第一结区310b变成所述漏极的一部分。这将在下文详细描述。

参见图3D，在所得的包括第一结区310a和310b的结构的整个表面上依次形成用于控制栅极的导电层312和硬掩模图案314。导电层312优选具有多晶硅层和硅化物层的层叠结构，或者可以仅使用金属层形成。在后一种情况下，所述金属层优选用钨形成。

通过采用硬掩模图案314的蚀刻工艺使导电层312、覆盖层307、介电层306和电荷储存层304图案化，从而形成漏极选择线DSL、多个字线WL0至WLn和源极选择线SSL。此时，在源极选择线SSL之间的第一结区310a上形成公共源极栓塞CSP。在漏极选择线DSL之间的第一结区310b上也形成漏极接触栓塞DCP。在第一实施方案中，已经描述了其中形成公共源极栓塞CSP或漏极接触栓塞的例子。但是，图3E描述了同时形成公共源极栓塞CSP和漏极接触栓塞DCP的例子。

公共源极栓塞CSP或漏极接触栓塞DCP的宽度可以大于每个接触孔(参见图3C中的308a和308b)的宽度。在这种情况下，在公共源极栓塞CSP或漏极接触栓塞DCP的边缘处可以包括部分电荷储存层204和介电层206。如果公共源极栓塞CSP或漏极接触栓塞DCP的宽度小于接触孔的宽度，则公共源极栓塞CSP或漏极接触栓塞DCP不包括电荷储存层304和介电层306，而是公共源极栓塞CSP或漏极接触栓塞DCP仅包括导电层312。

然后，优选利用离子注入法在字线WL0至WLn、选择线SSL和DSL、公共源极栓塞CSP和漏极接触栓塞DCP之间的半导体衬底230区域中形成第二结区316。第二结区316优选通过注入N型杂质形成。在选择线SSL之间形成的第二结区316与第一结区310a一起变成公共源极CS。此外，在漏极接触栓塞DCP之间形成的第二结区316与第一结区310b一起变成漏极。

参见图3F，在包括半导体衬底300的所得结构的整个表面上形成层间绝缘层318。为了减少由下面的结构产生的步骤，优选在层间绝缘层318上进行化学机械抛光(CMP)过程。

参见图3G，在部分去除漏极接触栓塞DCP上的层间绝缘层318和硬掩模图案314之后，用导电材料填充所去除的部分，形成上漏极接触栓塞320。在层间绝缘层318上形成连接到上漏极接触栓塞的位线322。

如上所述，在本实施方案中，公共源极栓塞CSP和漏极接触栓塞DCP与字线WL0至WLn和选择线DSL和SSL一起形成。因此，可以防止在随后形成公共源极栓塞CSP或漏极接触栓塞DCP的过程中可能发生的对准差错。

此外，在现有技术中，为了形成公共源极栓塞，形成了第一层间绝缘层，并且为了形成漏极接触栓塞，然后形成了第二层间绝缘层。然而，在本实施方案中，公共源极栓塞与字线和选择线一起形成。因此可以仅形成用于形成上漏极接触栓塞的层间绝缘层318。所以，可以减少工艺步骤，可以减小层间绝缘层的总厚度，并且可以减小在形成上漏极接触孔时的蚀刻厚度。

如上所述，根据本发明，在公共源极上形成的公共源极栓塞或在漏极上形成的一部分漏极接触栓塞与字线和选择线一起形成。因此，可以防止对准差错的发生，减少工艺步骤的数量，并且可以改善过程的可靠性。

所公开的本发明的实施方案是说明性而非限制性的。各种替换和等同时可能的。其它增加、减少或改进都落在所附权利要求的范围内。

Claims (19)

1.一种制造非易失性存储器件的方法，该方法包括以下步骤：

在半导体衬底上形成隧道绝缘层、电荷储存层和介电层；

蚀刻一部分绝缘层、电荷储存层和隧道绝缘层，以形成暴露所述半导体衬底的接触孔；

在所暴露的半导体衬底中形成第一结区；

在所述介电层上形成用于控制栅极的导电层以形成单元栅，在第一结区上形成用于控制栅极的导电层以填充所述接触孔；

使导电层、介电层和电荷储存层图案化以形成选择线和字线，以及接触栓塞。

2.权利要求1的方法，进一步包含以下步骤：在形成所述接触栓塞之后，在字线、选择线和接触栓塞之间的半导体衬底中形成第二结区。

3.权利要求2的方法，其中所述第一结区的杂质浓度高于所述第二结区的杂质浓度。

4.权利要求1的方法，其包括在公共源极区内形成所述第一结区，其中所述接触栓塞变成公共源极栓塞。

5.权利要求1的方法，其包括在漏极区内形成所述第一结区，其中所述接触栓塞变成漏极接触栓塞。

6.权利要求1的方法，其包括用多晶硅形成电荷储存层。

7.权利要求1的方法，其包括用氮化物层形成电荷储存层。

8.权利要求1的方法，其中所述介电层具有ONO结构。

9.权利要求1的方法，其包括用氧化铝层形成介电层。

10.一种制造非易失性存储器件的方法，该方法包括以下步骤：

在包括电荷储存层的半导体衬底上形成隧道绝缘层、电荷储存层和介电层；

蚀刻一部分介电层、电荷储存层和隧道绝缘层来形成公共源极区和漏极区中的接触孔；

在半导体衬底中形成第一结区以暴露所述接触孔；

在所述介电层上形成用于控制栅极的导电层以形成单元栅并在第一结区上形成用于控制栅极的导电层以填充所述接触孔；

使控制栅极、介电层和电荷储存层图案化以形成选择线和字线，以及公共源极栓塞和漏极栓塞。

11.权利要求10的方法，进一步包含以下步骤：在形成所述公共源极栓塞和漏极接触栓塞之后，在字线、选择线、公共源极栓塞和漏极接触栓塞之间的半导体衬底中形成第二结区。

12.权利要求11的方法，其中所述第一结区的杂质浓度高于所述第二结区的杂质浓度。

13.权利要求10的方法，进一步包括：

在形成所述公共源极栓塞和所述漏极接触栓塞之后，

在单元栅、公共源极栓塞和漏极接触栓塞上形成层间绝缘层；

形成第二接触孔以暴露所述漏极接触栓塞；和

用导电材料填充第二接触孔。

14.权利要求10的方法，其包括用多晶硅形成所述电荷储存层。

15.权利要求10的方法，其包括用氮化物层形成所述电荷储存层。

16.权利要求10的方法，其中所述介电层具有ONO结构。

17.权利要求10的方法，其包括用氧化铝层形成介电层。

18.权利要求10的方法，其进一步包括在所述介电层上形成覆盖层的步骤。

19.权利要求18的方法，其包括用多晶硅形成所述覆盖层。

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