KR20210072276A - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

반도체 메모리 장치 및 그의 제조 방법 Download PDF

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Abstract

본 기술은 소스 구조체 위에 교대로 적층된 희생 패턴들 및 절연 패턴들을 형성하는 단계; 상기 희생 패턴들 및 상기 절연 패턴들을 관통하는 채널 구조체들을 형성하는 단계; 상기 희생 패턴들 및 상기 절연 패턴들을 관통하는 제1 트렌치 및 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치들을 통해 상기 희생 패턴들을 도전 패턴들로 대체하는 단계; 및 상기 도전 패턴들의 일부 및 상기 절연 패턴들의 일부를 관통하고, 상기 제1 트렌치 및 상기 제2 트렌치 사이에 위치하는 게이트 분리막들을 형성하는 단계를 포함하고, 상기 절연 패턴들은 제1 절연 패턴 및 상기 제1 절연 패턴과 상기 소스 구조체 사이의 제2 절연 패턴들을 포함하고, 상기 게이트 분리막들의 최하부들은 상기 제1 절연 패턴 내에 위치하고, 상기 제1 절연 패턴의 두께는 상기 제2 절연 패턴들의 두께들보다 두꺼운 반도체 메모리 장치의 제조 방법을 포함한다.

Description

반도체 메모리 장치 및 그의 제조 방법 {SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다.
데이터를 저장하는 방식 및 유지 방식에 따라, 반도체 메모리 장치는 휘발성(Volatile) 반도체 메모리 장치와 비휘발성(Non-volatile) 반도체 메모리 장치로 구분될 수 있다. 휘발성 반도체 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸되는 메모리 장치이고, 비휘발성 반도체 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 유지되는 메모리 장치이다.
최근에는 휴대용 전자 기기의 사용이 증가하면서 비휘발성 반도체 메모리 장치의 사용이 증가하고 있으며, 휴대성 및 대용량화를 위하여 반도체 메모리 장치의 고집적화 및 대용량화가 요구되고 있다. 이러한 고집적화 및 대용량화를 위하여 3차원 반도체 메모리 장치가 제안된 바 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법은 소스 구조체 위에 교대로 적층된 희생 패턴들 및 절연 패턴들을 형성하는 단계; 상기 희생 패턴들 및 상기 절연 패턴들을 관통하는 채널 구조체들을 형성하는 단계; 상기 희생 패턴들 및 상기 절연 패턴들을 관통하는 제1 트렌치 및 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치들을 통해 상기 희생 패턴들을 도전 패턴들로 대체하는 단계; 및 상기 도전 패턴들의 일부 및 상기 절연 패턴들의 일부를 관통하고, 상기 제1 트렌치 및 상기 제2 트렌치 사이에 위치하는 게이트 분리막들을 형성하는 단계를 포함하고, 상기 절연 패턴들은 제1 절연 패턴 및 상기 제1 절연 패턴과 상기 소스 구조체 사이의 제2 절연 패턴들을 포함하고, 상기 게이트 분리막들의 최하부들은 상기 제1 절연 패턴 내에 위치하고, 상기 제1 절연 패턴의 두께는 상기 제2 절연 패턴들의 두께들보다 두꺼울 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 사이에 두고 서로 이격되는 제1 슬릿 구조체 및 제2 슬릿 구조체; 상기 적층체의 일부를 관통하고, 상기 제1 슬릿 구조체와 상기 제2 슬릿 구조체 사이에 배치되는 제1 게이트 분리막; 상기 적층체의 일부를 관통하고, 상기 제1 슬릿 구조체와 상기 제2 슬릿 구조체 사이에 배치되는 제2 게이트 분리막; 및 상기 적층체를 관통하고, 상기 제1 게이트 분리막과 상기 제2 게이트 분리막 사이에 배치되는 제1 채널 구조체들을 포함하고, 상기 절연 패턴들은 상기 제1 및 제2 게이트 분리막들의 최하부들에 접하는 제1 절연 패턴 및 상기 제1 및 제2 게이트 분리막들과 이격되는 제2 절연 패턴들을 포함하고, 상기 제1 절연 패턴의 두께는 상기 제2 절연 패턴들의 두께들보다 두꺼울 수 있다.
본 기술의 실시예들에 따른 반도체 메모리 장치는 게이트 분리막의 최하부를 둘러싸는 절연 패턴의 수직 방향으로의 길이가 상대적으로 클 수 있다. 이에 따라, 본 기술에 따른 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1b의 B영역의 확대도이다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 2b는 도 2a의 C영역의 확대도이다.
도 3a 내지 3e는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1b의 B영역의 확대도이다.
도 1a 내지 1c를 참조하면, 본 실시예에 따른 반도체 메모리 장치는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 상기 평면으로부터 돌출된 방향이 제3 방향(D3)으로 정의될 수 있다. 일 예로, 상기 제3 방향(D3)은 상기 평면과 수직할 수 있다. 상기 제1 내지 제3 방향들(D1, D2, D3)은 서로 교차할 수 있다.
기판(100)은 제1 분리 영역(DR1), 제1 적층 영역(SR1), 제2 분리 영역(DR2), 제2 적층 영역(SR2) 및 제3 분리 영역(DR3)을 포함할 수 있다. 제1 분리 영역(DR1), 제1 적층 영역(SR1), 제2 분리 영역(DR2), 제2 적층 영역(SR2) 및 제3 분리 영역(DR3)은 제1 방향(D1)을 따라 순차적으로 배열될 수 있다. 제1 및 제2 분리 영역들(DR1, DR2) 사이에 제1 적층 영역(SR1)이 배치될 수 있고, 제2 및 제3 분리 영역들(DR2, DR3) 사이에 제2 적층 영역(SR2)이 배치될 수 있다.
기판(100)은 단결정 반도체 기판일 수 있다. 일 예로, 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
기판(100)의 제1 및 제2 적층 영역들(SR1, SR2) 및 제2 분리 영역(DR2) 상에 소스 구조체(SL)가 제공될 수 있다. 소스 구조체(SL)는 도전 물질을 포함할 수 있다. 일 예로, 소스 구조체(SL)는 폴리 실리콘을 포함할 수 있다.
도시되지는 않았지만, 소스 구조체(SL)와 기판(100) 사이에 주변회로 구조 및 연결 구조가 제공될 수도 있다. 상기 주변회로 구조는 NMOS 트랜지스터들과 PMOS 트랜지스터들, 레지스터(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 입출력 회로를 구성하는 소자들로 이용될 수 있다. 상기 연결 구조는 콘택 플러그 및 배선을 포함할 수 있다.
일 예로, 도시된 것과 같이 소스 구조체(SL)는 제1 내지 제3 소스막들(SL1, SL2, SL3)을 포함할 수 있다. 다른 예로, 도시된 것과 달리 소스 구조체(SL)는 단일막으로 구성될 수도 있다. 이하에서는, 소스 구조체(SL)가 제1 내지 제3 소스막들(SL1, SL2, SL3)을 포함하는 것으로 예를 들어 설명하지만, 소스 구조체(SL)의 구조는 이에 한정되지 않을 수 있다.
제1 소스막(SL1)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다.
제1 소스막(SL1) 상에 제2 소스막들(SL2)이 제공될 수 있다. 제2 소스막들(SL2)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 각각의 제2 소스막들(SL2)은 제1 적층 영역(SR1) 또는 제2 적층 영역(SR2) 상에 제공될 수 있다.
각각의 제2 소스막들(SL2) 상에 각각의 제3 소스막들(SL3)이 제공될 수 있다. 제3 소스막들(SL3)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다.
제1 분리 영역(DR1) 상에 제1 슬릿 구조체(SS1)가 제공될 수 있고, 제2 분리 영역(DR2) 상에 제2 슬릿 구조체(SS2)가 제공될 수 있고, 제3 분리 영역(DR3) 상에 제3 슬릿 구조체(SS3)가 제공될 수 있다. 제1 내지 제3 슬릿 구조체들(SS1, SS2, SS3)은 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 제1 내지 제3 슬릿 구조체들(SS1, SS2, SS3)은 소스 구조체(SL)와 접할 수 있다. 제1 및 제2 슬릿 구조체들(SS1, SS2) 사이에 제2 및 제3 소스막들(SL2, SL3)이 제공될 수 있다. 제2 및 제3 슬릿 구조체들(SS2, SS3) 사이에 제2 및 제3 소스막들(SL2, SL3)이 제공될 수 있다.
제1 내지 제3 슬릿 구조체들(SS1, SS2, SS3) 중 적어도 하나는 절연 물질을 포함할 수 있다. 일 예로, 상기 절연 물질은 실리콘 산화물을 포함할 수 있다. 제1 내지 제3 슬릿 구조체들(SS1, SS2, SS3) 중 적어도 하나는 공통 소스 라인 및 소스 절연막들을 포함할 수 있다. 상기 소스 절연막들은 상기 공통 소스 라인을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 상기 소스 절연막들은 상기 공통 소스 라인과 후술하는 도전 패턴들(CP)을 전기적으로 분리할 수 있다. 상기 공통 소스 라인은 제1 소스막(SL1) 및 제2 소스막(SL2)에 접할 수 있다. 상기 공통 소스 라인은 도전 물질을 포함할 수 있다. 일 예로, 상기 공통 소스 라인은 텅스텐 또는 도프트 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 소스 절연막들은 실리콘 산화물을 포함할 수 있다.
제1 적층 영역(SR1) 상에 제1 적층체(SST1)가 제공될 수 있고, 제2 적층 영역(SR2) 상에 제2 적층체(SST2)가 제공될 수 있다. 제1 적층체(SST1)는 제1 및 제2 슬릿 구조체들(SS1, SS2) 사이에 제공될 수 있고, 제2 적층체(SST2)는 제2 및 제3 슬릿 구조체들(SS2, SS3) 사이에 제공될 수 있다. 제2 슬릿 구조체(SS2)에 의해 제1 및 제2 적층체들(SST1, SST2)이 서로 제1 방향(D1)으로 이격될 수 있다. 다시 말하면, 제1 및 제2 적층체들(SST1, SST2)은 제2 슬릿 구조체(SS2)에 의해 서로 분리될 수 있다. 제1 및 제2 슬릿 구조체들(SS1, SS2)은 제1 적층체(SST1)를 사이에 두고 서로 제1 방향(D1)으로 이격될 수 있다. 제2 및 제3 슬릿 구조체들(SS2, SS3)은 제2 적층체(SST2)을 사이에 두고 서로 제1 방향(D1)으로 이격될 수 있다.
제1 내지 제3 슬릿 구조체들(SS1, SS2, SS3)과 제1 및 제2 적층체들(SST1, SST2)이 하나의 메모리 블록(MB)을 구성할 수 있다. 반도체 메모리 장치의 소거 동작은 메모리 블록(MB) 단위로 수행될 수 있다.
제1 및 제2 적층체들(SST1, SST2) 각각은 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5) 및 도전 패턴들(CP)을 포함할 수 있다.
각각의 제1 및 제2 적층체들(SST1, SST2) 내에서, 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5)은 제3 방향(D3)을 따라 서로 이격되어 순차적으로 배열될 수 있다. 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5) 중, 제1 절연 패턴들(IP1)은 제1 적층체(SST1) 또는 제2 적층체(SST2)의 최하부에서 중간부까지 제3 방향(D3)을 따라 배열될 수 있고, 제5 절연 패턴들(IP5)은 제1 적층체(SST1) 또는 제2 적층체(SST2)의 최상부에 배치될 수 있다. 제2 내지 제4 절연 패턴들(IP2, IP3, IP4)은 제1 및 제5 절연 패턴들(IP1, IP5) 사이에 배치될 수 있다. 제2 절연 패턴(IP2) 아래에 제1 절연 패턴들(IP1)이 배치될 수 있고, 제2 절연 패턴(IP2) 위에 제3 절연 패턴들(IP3)이 배치될 수 있고, 제3 절연 패턴들(IP3) 위에 제4 절연 패턴들(IP4)이 배치될 수 있다. 제1 절연 패턴들(IP1)은 제2 절연 패턴(IP2)과 기판(100) 사이 또는 제2 절연 패턴(IP2)과 소스 구조체(SL) 사이에 배치될 수 있다.
도전 패턴들(CP)은 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5)과 교대로 적층될 수 있다.
일 예로, 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5)은 실리콘 산화물을 포함할 수 있다. 도전 패턴들(CP)은 게이트 도전막을 포함할 수 있다. 일 예로, 상기 게이트 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있고, 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 선택 라인으로 사용될 수 있다. 도전 패턴들(CP)은 상기 게이트 도전막을 둘러싸는 게이트 배리어막을 더 포함할 수 있다. 일 예로, 상기 게이트 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
제1 적층체(SST1) 또는 제2 적층체(SST2)의 상부를 관통하는 게이트 분리막들(DL)이 제공될 수 있다. 게이트 분리막들(DL)은 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5)의 일부 및 도전 패턴들(CP)의 일부를 관통할 수 있다. 도전 패턴들(CP)은 선택 라인들(SP1, SP2, SP3, SP4)을 포함할 수 있고, 워드라인들을 포함할 수 있다. 선택 라인들(SP1, SP2, SP3, SP4)은 게이트 분리막들(DL)에 의해 관통될 수 있다. 워드라인들은 게이트 분리막들(DL)에 의해 관통되지 않을 수 있다. 각각의 선택 라인들(SP1, SP2, SP3, SP4)의 제1 방향(D1)으로의 폭은 각각의 워드라인들의 제1 방향(D1)으로의 폭보다 좁을 수 있다.
게이트 분리막들(DL)은 제1 적층체(SST1) 또는 제2 적층체(SST2) 내에 제공될 수 있다. 게이트 분리막들(DL)은 제2 방향(D2)으로 연장할 수 있다.
복수개의 게이트 분리막들(DL)이 하나의 적층체(SST1, SST2)의 상부를 관통할 수 있다. 다시 말하면, 복수개의 게이트 분리막들(DL)이 제1 및 제2 슬릿 구조체(SS1, SS2) 사이 또는 제2 및 제3 슬릿 구조체(SS2, SS3) 사이에 배치될 수 있다. 예를 들면, 제1 적층체(SST1)를 관통하는 게이트 분리막들(DL)은 제1 내지 제3 게이트 분리막들(DL1, DL2, DL3)을 포함할 수 있다. 제1 내지 제3 게이트 분리막들(DL1, DL2, DL3)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제1 내지 제3 게이트 분리막들(DL1, DL2, DL3)은 제1 및 제2 슬릿 구조체들(SS1, SS2) 사이에 배치될 수 있다.
게이트 분리막(DL)은 후술하는 채널 구조체(CST)의 상부를 관통할 수 있다. 일 예로, 게이트 분리막(DL)은 실리콘 산화물을 포함할 수 있다.
게이트 분리막(DL)의 최하부(DL_L)는 제2 절연 패턴(IP2)과 접할 수 있다. 게이트 분리막(DL)의 최하부(DL_L)는 제2 절연 패턴(IP2) 내에 위치할 수 있다. 게이트 분리막(DL)의 최하부(DL_L)의 레벨은 제2 절연 패턴(IP2)의 상면(IP2_T)의 레벨보다 낮을 수 있고, 제2 절연 패턴(IP2)의 하면(IP2_B)의 레벨보다 높을 수 있다. 게이트 분리막(DL)의 최하부(DL_L)는 제2 절연 패턴(IP2)의 상면(IP2_T) 및 하면(IP2_B) 사이에 위치할 수 있다. 제2 절연 패턴(IP2)이 게이트 분리막(DL)의 최하부(DL_L)를 둘러쌀 수 있다.
게이트 분리막(DL)의 최하부(DL_L)의 레벨은 제1 슬릿 구조체(SS1)의 하면(SS1_B)의 레벨보다 높을 수 있고, 제2 슬릿 구조체(SS2)의 하면(SS2_B)의 레벨보다 높을 수 있다.
게이트 분리막(DL)은 제3 절연 패턴들(IP3)을 서로 제1 방향(D1)으로 분리할 수 있고, 제4 절연 패턴들(IP4)을 서로 제1 방향(D1)으로 분리할 수 있고, 제5 절연 패턴들(IP5)을 서로 제1 방향(D1)으로 분리할 수 있다. 제3 절연 패턴들(IP3)은 게이트 분리막(DL)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제4 절연 패턴들(IP4)은 게이트 분리막(DL)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제5 절연 패턴들(IP5)은 게이트 분리막(DL)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
제1 절연 패턴들(IP1)은 게이트 분리막(DL)과 이격될 수 있다. 재2 내지 제5 절연 패턴들(IP2, IP3, IP4, IP5)은 게이트 분리막(DL)과 접할 수 있다.
도전 패턴들(CP) 중 일부는 게이트 분리막들(DL)에 의해 제1 방향(D1)으로 서로 분리될 수 있다. 게이트 분리막(DL)에 의해 제1 방향(D1)으로 서로 분리되는 도전 패턴들(CP)이 제1 내지 제4 선택 라인들(SP1, SP2, SP3, SP4)로 정의될 수 있다.
제1 선택 라인(SP1)은 제1 슬릿 구조체(SS1) 및 제1 게이트 분리막(DL1) 사이에 배치될 수 있고, 제2 선택 라인(SP2)은 제1 게이트 분리막(DL1) 및 제2 게이트 분리막(DL2) 사이에 배치될 수 있고, 제3 선택 라인(SP3)은 제2 게이트 분리막(DL2) 및 제3 게이트 분리막(DL3) 사이에 배치될 수 있고, 제4 선택 라인(SP4)은 제3 게이트 분리막(DL3) 및 제2 슬릿 구조체(SS2) 사이에 배치될 수 있다.
제1 및 제2 선택 라인들(SP1, SP2)은 제1 게이트 분리막(DL1)에 의해 전기적으로 분리될 수 있고, 제2 및 제3 선택 라인들(SP2, SP3)은 제2 게이트 분리막(DL2)에 의해 전기적으로 분리될 수 있고, 제3 및 제4 선택 라인들(SP3, SP4)은 제3 게이트 분리막(DL3)에 의해 전기적으로 분리될 수 있다.
제1 절연 패턴(IP1)의 제3 방향(D3)으로의 길이가 제1 길이(L1)로 정의될 수 있고, 제2 절연 패턴(IP2)의 제3 방향(D3)으로의 길이가 제2 길이(L2)로 정의될 수 있고, 제3 절연 패턴(IP3)의 제3 방향(D3)으로의 길이가 제3 길이(L3)로 정의될 수 있고, 제4 절연 패턴(IP4)의 제3 방향(D3)으로의 길이가 제4 길이(L4)로 정의될 수 있고, 제5 절연 패턴(IP5)의 제3 방향(D3)으로의 길이가 제5 길이(L5)로 정의될 수 있다.
상기 제2 내지 제4 길이들(L2, L3, L4)은 상기 제1 길이(L1)보다 클 수 있다. 상기 제2 내지 제4 길이들(L2, L3, L4)은 서로 동일할 수 있다. 상기 제5 길이(L5)는 상기 제2 내지 제4 길이들(L2, L3, L4)보다 클 수 있다.
제2 절연 패턴(IP2)의 두께는 제1 절연 패턴들(IP1)의 두께보다 두꺼울 수 있다. 제2 내지 제4 절연 패턴들(IP2, IP3, IP4)의 두께는 서로 동일할 수 있다. 제5 절연 패턴(IP5)의 두께는 제2 절연 패턴(IP2)의 두께보다 두꺼울 수 있다.
제1 적층체(SST1) 또는 제2 적층체(SST2)를 관통하는 채널 구조체들(CST)이 제공될 수 있다. 채널 구조체들(CST)은 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5) 및 도전 패턴들(CP)을 관통할 수 있다. 채널 구조체들(CST)은 원기둥(pillar)의 형태를 가질 수 있다. 채널 구조체들(CST)은 제2 및 제3 소스막들(SL2, SL3)을 관통할 수 있다. 채널 구조체들(CS)은 제3 방향(D3)으로 연장될 수 있다. 채널 구조체들(CS)의 최하부는 제1 소스막(SL1) 내에 위치할 수 있다.
채널 구조체들(CST) 각각은 제1 슬릿 구조체(SS1) 및 제1 게이트 분리막(DL1) 사이, 제1 및 제2 게이트 분리막들(DL1, DL2) 사이, 제2 및 제3 게이트 분리막들(DL2, DL3) 사이, 또는 제3 게이트 분리막(DL3) 및 제2 슬릿 구조체(SS2) 사이에 배치될 수 있다.
각각의 채널 구조체들(CST)은 필링막(FL), 필링막(FL) 상의 도전 패드(PA), 필링막(FL) 및 도전 패드(PA)를 둘러싸는 채널막(CL) 및 채널막(CL)을 둘러싸는 메모리막(ML)을 포함할 수 있다. 필링막(FL) 및 채널막(CL)은 제2 소스막(SL2)을 관통할 수 있다. 제2 소스막(SL2)은 메모리막(ML)을 관통하여 채널막(CL)의 측벽에 접할 수 있다. 제2 소스막(SL2)에 의해 채널막(CL) 및 공통 소스 라인(CSL)이 서로 전기적으로 연결될 수 있다. 다시 말하면, 제2 소스막(SL2)에 의해 채널막(CL) 및 공통 소스 라인(CSL)이 서로 전기적으로 연결될 수 있다.
일 예로, 필링막(FI)은 실리콘 산화물을 포함할 수 있다. 일 예로, 채널막(CL)은 도프트 폴리 실리콘 또는 언도프트 폴리 실리콘을 포함할 수 있다. 메모리막(ML)은 채널막(CL)과 접하는 터널막, 상기 터널막을 둘러싸는 저장막 및 상기 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 상기 터널막은 전하 터널링이 가능한 산화물을 포함할 수 있다. 상기 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 상기 블로킹막은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 도전 패드(PA)는 도프트 폴리 실리콘을 포함할 수 있다.
도시된 것과 같이, 본 실시예에서는 채널막(CL)이 원통(cylinder)의 형태를 가질 수 있다. 도시된 것과 달리, 본 실시예와 다른 실시예에서는 채널막(CL)이 원기둥(pillar)의 형태를 가질 수도 있다. 이 경우, 채널막(CL) 내에는 필링막(FL)이 제공되지 않을 수 있다.
도시되지는 않았지만, 제1 및 제2 적층체들(SST1, SST2) 상에 제1 방향(D1)으로 연장하는 비트라인들이 제공될 수 있다. 비트라인들은 채널 구조체들(CST)과 전기적으로 연결될 수 있다.
전술한 바와 같은 구조에 따르면, 하나의 메모리 블록(MB)이 복수개의 슬릿 구조체들(SS1, SS2, SS3) 및 복수개의 적층체들(SST1, SST2)을 포함할 수 있다. 하나의 적층체(SST1, SST2)가 복수개의 게이트 분리막들(DL)을 포함할 수 있다. 또한, 동일한 레벨에 위치된 선택 라인들(SP1, SP2, SP3, SP4)이 게이트 분리막들(DL)에 의해 서로 분리될 수 있다.
또한, 제2 내지 제4 절연 패턴들(IP2, IP3, IP4)이 제1 절연 패턴(IP1)에 비해 두꺼운 두께를 가질 수 있다. 따라서, 공정 상의 한계로 인해 게이트 분리막들(DL)이 불균일한 깊이로 형성되더라도, 게이트 분리막들(DL)의 최하부들(DL_L)이 제2 절연 패턴(IP2) 내에 위치될 수 있다. 따라서, 게이트 분리막(DL)에 의해 워드 라인이 손상되거나, 선택 라인들(SP1, SP2, SP3, SP4)이 서로 분리되지 않는 것을 방지할 수 있다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 단면도이다. 도 2b는 도 2a의 C영역의 확대도이다.
본 실시예에 따른 반도체 메모리 장치는 아래에서 설명하는 것을 제외하면, 도 1a 내지 도 1c에 따른 반도체 메모리 장치와 유사할 수 있다.
도 2a 및 2b를 참조하면, 본 실시예에 따른 반도체 메모리 장치의 제1 적층체(SST1) 및 제2 적층체(SST2) 각각은 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5)을 포함할 수 있다.
제1 절연 패턴(IP1)의 수직 방향(즉, 제3 방향(D3))으로의 길이가 제6 길이(L6)로 정의될 수 있고, 제2 절연 패턴(IP2)의 수직 방향으로의 길이가 제7 길이(L7)로 정의될 수 있고, 제3 절연 패턴(IP3)의 수직 방향으로의 길이가 제8 길이(L8)로 정의될 수 있고, 제4 절연 패턴(IP4)의 수직 방향으로의 길이가 제9 길이(L9)로 정의될 수 있고, 제5 절연 패턴(IP5)의 수직 방향으로의 길이가 제10 길이(L10)로 정의될 수 있다.
상기 제7 길이(L7)는 상기 제6 길이(L6)보다 클 수 있다. 상기 제7 길이(L7)는 상기 제8 및 제9 길이들(L8, L9)보다 클 수 있다. 상기 제6, 제8 및 제9 길이들(L6, L8, L9)은 서로 동일할 수 있다. 상기 제10 길이(L10)는 상기 제7 길이(L7)보다 클 수 있다.
제2 절연 패턴(IP2)의 두께는 제3 및 제4 절연 패턴들(IP3, IP4)의 두께들보다 두꺼울 수 있다. 제3 및 제4 절연 패턴들(IP3, IP4)의 두께들은 제1 절연 패턴들(IP1)의 두께들과 동일할 수 있다.
전술한 바와 같은 구조에 따르면, 제2 절연 패턴(IP2)이 제1 절연 패턴(IP1) 및 제2 내지 제4 절연 패턴들(IP2, IP3, IP4)에 비해 두꺼운 두께를 가질 수 있다. 따라서, 식각 공정 상의 한계로 인해 게이트 분리막들(DL0이 불균일한 깊이로 형성되더라도, 게이트 분리막들(DL)의 최하부들(DL_L)이 제2 절연 패턴(IP2) 내에 위치될 수 있다. 또한, 제2 절연 패턴(IP2)의 두께를 선택적을 증가시킴에 따라, 적층체(SST1, SST2)의 높이가 증가되는 것을 최소화할 수 있다.
도 3a 내지 3e는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 1a 내지 도 1c를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 1a 내지 도 1c에 따른 반도체 메모리 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 내지 도 1c에 따른 반도체 메모리 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 3a를 참조하면, 기판(100) 상에 소스 구조체(SL)를 형성할 수 있다. 소스 구조체(SL)는 제1 소스막(SL1), 소스 희생막(SFL) 및 제3 소스막(SL3)을 포함할 수 있다.
기판(100) 상에 제1 소스막(SL1)을 형성할 수 있고, 제1 소스막(SL1) 상에 소스 희생막(SFL)을 형성할 수 있고, 소스 희생막(SFL) 상에 제3 소스막(SL3)을 형성할 수 있다. 일 예로, 소스 희생막(SFL)은 폴리 실리콘막 및 실리콘 산화막을 포함할 수 있다.
이어서, 소스 구조체(SL) 상에 적층체(SST)를 형성할 수 있다. 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5) 및 희생 패턴들(FP)이 교대로 적층되어 적층체(SST)가 형성될 수 있다. 제2 절연 패턴(IP2)의 두께는 제1 절연 패턴들(IP1)의 두께들보다 두꺼울 수 있다. 제3 및 제4 절연 패턴들(IP3, IP4)의 두께는 제2 절연 패턴(IP2)의 두께와 동일할 수 있다. 제5 절연 패턴(IP5)의 두께는 제2 내지 제4 절연 패턴들(IP2, IP3, IP4)의 두께들보다 두꺼울 수 있다. 일 예로, 상기 희생 패턴들(FP)은 실리콘 질화물을 포함할 수 있다.
제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5), 희생 패턴들(FP), 소스 희생막(SFL) 및 제3 소스막(SL3)을 관통하는 채널 구조체들(CST)이 형성될 수 있다. 채널 구조체들(CST)을 형성하는 단계는, 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5), 희생 패턴들(FP), 소스 희생막(SFL) 및 제3 소스막(SL3)을 관통하는 홀들(미도시)을 형성하는 단계, 및 상기 홀들 내에 메모리막(ML), 채널막(CL), 필링막(FL) 및 도전 패드(PA)를 순차적으로 채우는 단계를 포함할 수 있다.
도 3b를 참조하면, 제2 방향(D2)으로 연장하는 제1 트렌치(TR1) 및 제2 트렌치(TR2)를 형성할 수 있다. 제1 트렌치(TR1)는 제1 분리 영역(DR1) 상에 형성될 수 있고, 제2 트렌치(TR2)는 제2 분리 영역(DR2) 상에 형성될 수 있다.
제1 및 제2 트렌치들(TR1, TR2)은 적층체(SST)를 관통할 수 있다. 제1 및 제2 트렌치들(TR1, TR2)에 의해 적층체(SST)가 제1 및 제2 적층체들(SST1, SST2)로 분리될 수 있다. 제1 및 제2 트렌치들(TR1, TR2) 사이에 제1 적층체(SST1)가 제공될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)은 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5) 및 희생 패턴들(FP)을 관통할 수 있다.
제1 및 제2 트렌치들(TR1, TR2)에 의해 소스 구조체(SL)가 노출될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)을 통해 소스 희생막(SFL)을 제2 소스막(SL2)으로 대체할 수 있다. 예를 들어, 소스 희생막(SFL)을 제거하고, 메모리막(ML)을 식각하여 채널막(CL)을 노출시킨 후, 제2 소스막(SL2)을 형성할 수 있다. 제2 소스막(SL2)은 메모리막(ML)을 관통하여 채널막(CL)에 접할 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 통해 노출된 희생 패턴들(FP)을 제거할 수 있다. 제1 및 제2 트렌치들(TR1, TR2)을 통해 적층체(SST1, SST2)의 내부로 식각 조성물이 유입될 수 있고, 희생 패턴들(FP)이 제거될 수 있다. 희생 패턴들(FP)이 제거됨에 따라, 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5) 사이에 빈 공간들(AS)이 형성될 수 있다. 게이트 분리막(DL)을 형성하기 전에 희생 패턴들(FP)을 제거하므로, 적층체(SST1, SST2)의 내부까지 빈 공간들(AS)이 형성될 수 있다.
도 3c를 참조하면, 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5) 사이의 빈 공간들(AS)을 도전 패턴들(CP)로 채울 수 있다. 제1 내지 제5 절연 패턴들(IP1, IP2, IP3, IP4, IP5) 사이의 희생 패턴들(FP)은 제1 및 제2 트렌치들(TR1, TR2)을 통해 도전 패턴들(CP)로 대체될 수 있다.이어서, 제1 트렌치(TR1) 내에 제1 슬릿 구조체(SS1)를 형성할 수 있고, 제2 트렌치(TR2) 내에 제2 슬릿 구조체(SS2)를 형성할 수 있다.
도 3d를 참조하면, 제1 및 제2 적층체들(SST1, SST2)의 상부를 관통하는 복수개의 제3 트렌치들(TR3)을 형성할 수 있다. 복수개의 제3 트렌치들(TR3)이 제1 및 제2 트렌치들(TR1, TR2) 사이에 형성될 수 있다. 복수개의 제3 트렌치들(TR3)이 제1 및 제2 슬릿 구조체들(SS1, SS2) 사이에 형성될 수 있다.
제3 트렌치들(TR3)은 제2 방향(D2)으로 연장할 수 있다. 제3 트렌치들(TR3)은 도전 패턴들(CP) 중 일부,, 제3 절연 패턴(IP3), 제4 절연 패턴(IP4) 및 제5 절연 패턴(IP5)을 관통할 수 있다. 제3 트렌치들(TR3)에 의해 제3 내지 제5 절연 패턴들(IP3, IP4, IP5) 각각은 복수개로 분리될 수 있다. 제2 내지 제5 절연 패턴들(IP2, IP3, IP4, IP5) 사이의 도전 패턴들(CP) 각각은 제3 트렌치들(TR3)에 의해 복수개로 분리될 수 있다.
제3 트렌치(TR3)는 채널 구조체들(CST) 중 일부의 상부를 관통할 수 있다. 제3 트렌치(TR3)의 바닥면은 제2 절연 패턴(IP2) 내에 위치할 수 있다. 제3 트렌치(TR3)의 바닥면의 레벨은 제1 트렌치(TR1)의 바닥면(TR1_B) 및 제2 트렌치(TR2)의 바닥면(TR2_B)의 레벨보다 높을 수 있다.
제3 트렌치들(TR3)을 형성하는 단계는, 제1 및 제2 적층체들(SST1, SST2) 상에 개구부를 포함하는 마스크 패턴(MP)을 형성하는 단계, 및 상기 개구부를 통해 제1 및 제2 적층체(SST1, SST2)를 패터닝하는 단계를 포함할 수 있다. 상기 패터닝 후, 잔류하는 마스크 패턴(MP)은 제거될 수 있다.
도 3e를 참조하면, 제3 트렌치들(TR3) 내에 게이트 분리막들(DL)을 형성할 수 있다. 게이트 분리막들(DL)에 의해 동일한 레벨에 위치된 선택 라인들(SP1, SP2, SP3, SP4)이 서로 분리될 수 있다. 게이트 분리막들(DL)의 최하부들(DL_L)은 제2 절연 패턴(IP2) 내에 위치될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 하나의 적층체(SST1, SST2)에 복수의 게이트 분리막들(DL)이 형성된다. 따라서, 서로 인접하는 게이트 분리막들(DL)의 사이에 고립된 영역(IR)이 존재하게 된다. 만약, 희생 패턴들(FP)을 도전 패턴들(CP)로 대체하기 전에 게이트 분리막들(DL)을 형성하면, 게이트 분리막들(DL) 사이의 희생 패턴들(FP)이 고립된다. 이 경우, 제1 트렌치(TR1) 및 제2 트렌치(TR2)를 통해 유입된 식각 조성물이 고립된 희생 패턴들(FP)에 도달할 수 없고, 고립된 희생 패턴들(FP)을 도전 패턴들(CP)로 대체할 수 없다. 따라서, 게이트 분리막들(DL) 사이에 선택 라인(SP1, SP2, SP3, SP4)을 형성할 수 없다. 반면에, 본 발명의 일 실시예에 따르면, 희생 패턴들(FP)을 도전 패턴들(CP)로 대체한 후에 게이트 분리막들(DL)을 형성하므로 이러한 문제점을 해결할 수 있다.
한편, 희생 패턴들(FP)을 도전 패턴들(CP)로 대체한 후에 게이트 분리막들(DL)을 형성하므로, 도전 패턴들(CP) 및 제2 내지 제5 절연 패턴들(IP2, IP3, IP4, IP5)을 반복적으로 식각하여 제3 트렌치(TR3)를 형성한다. 그런데, 텅스텐 등을 포함하는 도전 패턴들(CP)과 산화물 등을 포함하는 제2 내지 제5 절연 패턴들(IP2, IP3, IP4, IP5) 간의 식각 선택비가 작기 때문에 제3 트렌치(TR3)의 깊이를 제어하는데 어려움이 있다. 따라서, 본 발명의 일 실시예에 따르면, 식각 정지 레벨에 위치된 제2 절연 패턴(IP2)의 두께를 증가시킨다. 이와 같이 특정 절연 패턴의 두께를 증가시킴으로써, 공정 조건을 변경하지 않고도 식각 마진을 확보할 수 있다. 또한, 제3 트렌치들(TR3)이 충분한 깊이로 형성되지 않거나, 제3 트렌치들(TR3)이 제2 절연 패턴(IP2)을 관통하여 하부의 도전 패턴(CP)을 손상시키는 것을 방지할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 내지 1c, 도 2a 및 2b를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PFI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 5는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(FIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 4를 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
SST1, SST2: 적층체
CST: 채널 구조체
DL: 게이트 분리막

Claims (18)

  1. 소스 구조체 위에 교대로 적층된 희생 패턴들 및 절연 패턴들을 형성하는 단계;
    상기 희생 패턴들 및 상기 절연 패턴들을 관통하는 채널 구조체들을 형성하는 단계;
    상기 희생 패턴들 및 상기 절연 패턴들을 관통하는 제1 트렌치 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치들을 통해 상기 희생 패턴들을 도전 패턴들로 대체하는 단계; 및
    상기 도전 패턴들의 일부 및 상기 절연 패턴들의 일부를 관통하고, 상기 제1 트렌치 및 상기 제2 트렌치 사이에 위치하는 게이트 분리막들을 형성하는 단계를 포함하고,
    상기 절연 패턴들은 제1 절연 패턴 및 상기 제1 절연 패턴과 상기 소스 구조체 사이의 제2 절연 패턴들을 포함하고,
    상기 게이트 분리막들의 최하부들은 상기 제1 절연 패턴 내에 위치하고,
    상기 제1 절연 패턴의 두께는 상기 제2 절연 패턴들의 두께들보다 두꺼운 반도체 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 게이트 분리막들은 제1 게이트 분리막 및 제2 게이트 분리막을 포함하는 반도체 메모리 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 절연 패턴들은 상기 게이트 분리막에 의해 관통되는 제3 절연 패턴을 더 포함하고,
    상기 제3 절연 패턴의 두께는 상기 제1 절연 패턴의 두께와 동일한 반도체 메모리 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 절연 패턴들은 상기 게이트 분리막에 의해 관통되는 제3 절연 패턴을 더 포함하고,
    상기 제3 절연 패턴의 두께보다 상기 제1 절연 패턴의 두께가 두꺼운 반도체 메모리 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 트렌치 내에 제1 슬릿 구조체를 형성하는 단계; 및
    상기 제2 트렌치 내에 제2 슬릿 구조체를 형성하는 단계를 더 포함하고,
    상기 제1 및 제2 슬릿 구조체들 중 적어도 하나는 공통 소스 라인을 포함하는 반도체 메모리 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 슬릿 구조체 및 상기 제2 슬릿 구조체는 상기 소스 구조체에 연결되는 반도체 메모리 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 게이트 분리막들의 최하부들은 상기 제1 절연 패턴의 상면 및 하면 사이에 위치하는 반도체 메모리 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 채널 구조체들 중 적어도 하나는 서로 인접하는 상기 게이트 분리막들 사이에 위치하는 반도체 메모리 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 게이트 분리막들의 최하부들의 레벨은 상기 제1 및 제2 트렌치들의 바닥면들의 레벨보다 높은 반도체 메모리 장치의 제조 방법.
  10. 제1 항에 있어서,
    상기 절연 패턴들은 상기 절연 패턴들 중 최상부에 위치하는 제3 절연 패턴을 더 포함하고,
    상기 제3 절연 패턴의 두께는 상기 제1 절연 패턴의 두께보다 두꺼운 반도체 메모리 장치의 제조 방법.
  11. 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 사이에 두고 서로 이격되는 제1 슬릿 구조체 및 제2 슬릿 구조체;
    상기 적층체의 일부를 관통하고, 상기 제1 슬릿 구조체와 상기 제2 슬릿 구조체 사이에 배치되는 제1 게이트 분리막;
    상기 적층체의 일부를 관통하고, 상기 제1 슬릿 구조체와 상기 제2 슬릿 구조체 사이에 배치되는 제2 게이트 분리막; 및
    상기 적층체를 관통하고, 상기 제1 게이트 분리막과 상기 제2 게이트 분리막 사이에 배치되는 제1 채널 구조체들을 포함하고,
    상기 절연 패턴들은 상기 제1 및 제2 게이트 분리막들의 최하부들에 접하는 제1 절연 패턴 및 상기 제1 및 제2 게이트 분리막들과 이격되는 제2 절연 패턴들을 포함하고,
    상기 제1 절연 패턴의 두께는 상기 제2 절연 패턴들의 두께들보다 두꺼운 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 제1 및 제2 게이트 분리막들의 상기 최하부들의 레벨은 상기 제1 및 제2 슬릿 구조체들의 하면들의 레벨보다 높은 반도체 메모리 장치.
  13. 제11 항에 있어서,
    상기 도전 패턴들은 워드 라인들 및 선택 라인들을 포함하고,
    상기 제1 슬릿 구조체 및 상기 제2 슬릿 구조체는 상기 워드 라인들 및 상기 선택 라인들을 관통하고,
    상기 제1 게이트 분리막 및 상기 제2 게이트 분리막은 상기 선택 라인들을 관통하는 반도체 메모리 장치.
  14. 제11 항에 있어서,
    상기 제1 슬릿 구조체와 상기 제1 게이트 분리막 사이에 배치되는 제2 채널 구조체들; 및
    상기 제2 슬릿 구조체와 상기 제2 게이트 분리막 사이에 배치되는 제3 채널 구조체들을 더 포함하는 반도체 메모리 장치.
  15. 제13 항에 있어서,
    상기 선택 라인들은 제1 선택 라인, 제2 선택 라인 및 제3 선택 라인을 포함하고,
    상기 제1 및 제2 선택 라인들은 상기 제1 게이트 분리막에 의해 서로 전기적으로 분리되고,
    상기 제2 및 제3 선택 라인들은 상기 제2 게이트 분리막에 의해 서로 전기적으로 분리되는 반도체 메모리 장치.
  16. 제15 항에 있어서,
    상기 제1 내지 제3 선택 라인들은 동일한 레벨에 위치하는 반도체 메모리 장치.
  17. 제11 항에 있어서,
    상기 절연 패턴들은 상기 제1 및 제2 게이트 분리막들에 의해 관통되는 제3 절연 패턴을 더 포함하고,
    상기 제3 절연 패턴의 두께는 상기 제1 절연 패턴의 두께와 동일한 반도체 메모리 장치.
  18. 제11 항에 있어서,
    상기 절연 패턴들은 상기 제1 및 제2 게이트 분리막들에 의해 관통되는 제3 절연 패턴을 더 포함하고,
    상기 제1 절연 패턴의 두께는 상기 제3 절연 패턴의 두께보다 두꺼운 반도체 메모리 장치.
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